KR102616129B1 - 멀티 레벨 강유전체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
강유전체 메모리 장치 및 그 제조방법에 관한 기술이다. 본 발명의 일 실시예에 따른 강유전체 메모리 장치는, 소정 깊이를 갖는 리세스를 구비한 반도체 기판, 상기 리세스 내부에 매립된 복수의 강유전체막, 상기 리세스 일측에 형성되는 소스, 상기 리세스 타측에 형성되는 드레인, 및 상기 강유전체막 상부에 형성되는 게이트를 포함하며, 상기 복수의 강유전체막은 서로 다른 전계에 의해 분극이 발생되는 성질을 갖는다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 멀티 레벨 강유전체 메모리 장치 및 그 제조방법에 관한 것이다.
최근, 고집적 및 대용량을 실현할 수 있는 비휘발성 반도체 메모리 장치의 수요가 점차 증대되고 있다. 이와 같은 비휘발성 반도체 메모리 장치로는 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능의 비휘발성 메모리 장치에 대한 연구가 활발히 이루어지고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
강유전체 메모리 장치(FeRAM:Ferroelectric Random Access Memory)는 강유전체 물질을 저장 매체로 이용한다. 강유전체 물질은 자발 분극 특성(spontaneous polarization characteristic)을 가지며, 그것의 자발 분극(또는 잔류 분극)의 방향은 전계에 의해 제어 가능하다. 이와 같은 분극 특성에 따라, 일정 전압 또는 전계를 인가하게 되면, 강유전체 물질이 분극되어, 메모리 동작을 수행할 수 있다.
본 발명은 멀티 레벨을 실현할 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 강유전체 메모리 장치는, 소정 깊이를 갖는 리세스를 구비한 반도체 기판, 상기 리세스 내부에 매립된 복수의 강유전체막, 상기 리세스 일측에 형성되는 소스, 상기 리세스 타측에 형성되는 드레인, 및 상기 강유전체막 상부에 형성되는 게이트를 포함하며, 상기 복수의 강유전체막은 서로 다른 전계에 의해 분극이 발생되는 성질을 갖는다.
본 발명의 일 실시예에 따른 강유전체 메모리 장치는, 반도체 기판, 상기 반도체 기판의 소정 부분에 매립되는 저장 부재, 상기 저장 부재 사이의 상기 반도체 기판에 형성되는 소스 및 드레인, 및 상기 저장 부재 상부에 형성되는 게이트를 포함하고, 상기 저장 부재는 각기 다른 전계에 의해 순차적으로 분극이 발생되는 복수의 강유전체막을 포함한다.
본 발명의 일 실시예에 따른 강유전체 메모리 장치의 제조방법은 먼저, 반도체 기판 상부에 불순물을 주입한다. 다음, 상기 반도체 기판의 소정 부분을 식각하여, 리세스를 형성하는 단계로, 상기 리세스에 의해 상기 불순물이 주입된 영역을 소스 및 드레인을 한정한다. 상기 리세스 측벽에 제 1 강유전체막을 형성한다. 상기 제 1 강유전체막으로 둘러싸인 상기 리세스 내부에 제 2 강유전체막을 매립한다. 상기 제 1 및 제 2 강유전체막 상부에 게이트를 형성한다.
반도체 기판 내부에 리세스를 형성하고, 리세스 내부에 저장 매체 및 게이트 절연막으로 복수의 강유전체막을 매립한다. 복수의 강유전체막으로 서로 상이한 전계에 의해 분극이 발생되는 막을 이용함에 따라, 복수의 강유전체막의 개수 및 분극 정도에 의존하여, 다양한 임계 전압을 얻을 수 있다. 이에 따라, 멀티 레벨을 실현할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 전류 전압 특성 그래프이다.
도 9는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 전류 전압 특성 그래프이다.
도 9는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 멀티 레벨 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 실리콘(Si) 또는 실리콘 저머늄(SiGe)과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(100) 상부에 접합 영역을 형성하기 위한 불순물을 주입하여, 불순물 영역(도시되지 않음)을 형성한다. 상기 불순물 영역은 예를 들어, 고농도를 갖는 인(P) 또는 비소(As)와 같은 n형 불순물을 포함할 수 있다. 하지만, 여기에 한정되지 않고, PMOS 트랜지스터를 형성할 경우, 보론(B)과 같은 p형의 불순믈을 주입할 수 있다. 또한, 상기 소스 및 드레인은 서로 반대 타입 불순물로 구성될 수 있다.
상기 불순물 영역이 형성된 반도체 기판(100)의 소정 부분을 식각하여, 리세스(T)를 형성한다. 상기 리세스(T)는 비등방성 식각 방식 또는 등방성 식각 방식에 의해 형성될 수 있다. 본 실시예에서는 비등방성 식각 방식을 이용하여, 트렌치 형태의 리세스(T)를 구축하였으나, 여기에 한정되지 않고, 다양한 형태로 리세스를 형성할 수 있다.
리세스(T)에 의해, 상기 불순물 영역은 소스 및 드레인(110a, 110b)으로 한정될 수 있다. 소스 및 드레인(110a,110b) 사이에 리세스(T)가 형성됨에 따라, 기존 플래너(planar) 타입보다 채널 영역의 길이를 실질적으로 증대시킬 수 있다.
도 2를 참조하면, 반도체 기판(100) 결과물 표면을 따라, 제 1 강유전체막(115)을 증착한다. 제 1 강유전체막(115)은 예를 들어, ALD(atomic layer deposition) 방식으로 형성될 수 있다. 제 1 강유전체막(115)은 제 1 외부 전계에 의해 스위칭 가능한 분극을 나타낼 수 있는 유전체일 수 있다. 여기서, 상기 제 1 외부 전계는 이후 형성될 게이트로부터 제공될 수 있으며, 제 1 강유전체막(115)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy) 또는 지르코늄 산화막(ZrxOy)이 이용될 수 있다. 또한, 제 1 강유전체막(115)은 하프늄과 지르코늄이 적절한 비율로 혼합된 하프늄지르코늄 산화막(HfxZryOz)막이 이용될 수 있다. 경우에 따라, 상기 강유전체막에 Si, Gd, Al, Y, Sr 또는 La 등과 같은 물질이 도핑될 수 있다. 또한, 제 1 강유전체막(115)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다.
도 3을 참조하면, 제 1 강유전체막(115)이 리세스(T) 내에 잔류할 수 있도록, 제 1 강유전체막(115)을 비등방성 식각한다. 예를 들어, 제 1 강유전체막(115)은 소스 및 드레인(110a,110b) 표면이 노출되도록 비등방성 식각될 수 있다. 제 1 강유전체막(115a,115b)은 리세스(T)의 내측벽면을 덮도록 형성될 수 있다. 도면에서, 일측벽에 위치하는 강유전체막(115a)과 타측벽에 위치하는 강유전체막(115b)을 분리하여 나타내고 있지만, 평면상으로 볼 때, 실질적인 링 형태로 구성될 수 있다.
도 4를 참조하면, 반도체 기판(100) 상부에 제 2 강유전체막(120)을 형성한다. 제 2 강유전체막(120)은 상기 리세스(T)가 매립될 수 있는 두께로 형성될 수 있다. 제 2 강유전체막(120)은 ALD 또는 CVD(chemical vapor deposition) 방식으로 형성될 수 있다. 본 실시예의 제 2 강유전체막(120)은 제 1 외부 전계와 다른 제 2 외부 전계에 의해 스위칭 가능한 분극이 발생되는 물질일 수 있다. 제 2 강유전체막(120)은 제 1 강유전체막(115)과 다른 종류의 유전체거나, 제 1 강유전체막(115)과 동일한 종류이되 서로 다른 조성비를 갖는 유전체가 이용될 수 있다.
도 5를 참조하여 설명하면, 제 2 강유전체막(120)을 소스 및 드레인(110a,110b) 표면이 노출되도록 비등방성 식각하여, 리세스(T) 내부에 제 2 강유전체막(120a)을 잔류시킨다. 리세스(T) 내부에, 물성이 상이한 제 1 및 제 2 강유전체막(115a,115b,120a)이 교대로 위치, 매립된다. 예를 들어, 상면에서 바라보는 경우, 제 2 강유전체막(120a)은 링 형태의 제 1 강유전체(115a, 115b)에 의해 둘러싸여질 수 있다.
도 6에 도시된 바와 같이, 반도체 기판(100) 상부에 도전층을 증착하고, 상기 제 1 및 제 2 강유전체막(115a,115b,120a) 상부에 잔류하도록 상기 도전층을 패터닝하여, 게이트(130)를 형성한다.
한편, 도 7에 도시된 바와 같이, 반도체 기판(100)과 제 1 및 제 2 강유전체막(115a,115b,120a) 사이에 실리콘 산화막으로 구성된 게이트 절연막(125)이 추가적으로 개재될 수 있다. 게이트 절연막(125)은 도 1의 리세스(T) 형성 단계와 제 1 강유전체막(115) 형성 단계 사이에 형성될 수 있다. 이에 따라, 강유전체 메모리의 전기적 특성을 보다 개선할 수 있다.
이와 같은 본 실시예의 메모리 장치는 게이트와 드레인의 전압차(혹은 워드 라인과 비트 라인간의 전압차)에 의해 발생되는 전계에 의해, 상기 제 1 및 제 2 강유전체막(115a,115b,120a)이 선택적으로 혹은 동시에 분극을 일으키게 된다. 상기 전계는 게이트 인가 전압 또는 드레인 전압에 의해 가변될 수 있다. 이에 따라, 다양한 저항 레벨을 얻을 수 있게 된다.
예를 들어, 물성이 상이한 제 1 내지 제 4 강유전체막이 강유전체 메모리 장치의 게이트 절연막으로 적용되는 경우, 도 8에 도시된 바와 같이, 4개의 강유전체막이 각기 다른 임계 전압(V1,V2,V3,V4)하에서 분극이 일어날 수 있다. 이러한 경우, 절연 상태, 제 1 강유전체막의 분극, 제 1 및 제 2 강유전체막의 분극, 제 1 내지 제 3 강유전체막의 분극, 및 제 1 내지 제 4 강유전체막의 분극 상태 등 다양한 형태의 분극이 발생되어, 다양한 저항 레벨을 얻을 수 있게 된다.
본 발명에 따르면, 반도체 기판 내부에 리세스를 형성하고, 리세스 내부에 저장 매체 및 게이트 절연막으로 복수의 강유전체막을 매립한다. 복수의 강유전체막으로 서로 상이한 전계에 의해 분극이 발생되는 강유전체막들을 이용함에 따라, 복수의 강유전체막의 개수 및 분극 정도에 의존하여, 다양한 저항 레벨을 얻을 수 있다. 이에 따라, 멀티 레벨 강유전체 메모리 제조 장치를 구현할 수 있다.
비록 본 실시예에서는 2개의 서로 다른 분극 특성을 갖는 제 1 및 제 2 강유전체막을 이용하였지만, 여기에 한정되지 않고, 2개 이상의 강유전체막을 매립시켜 강유전체 메모리 장치를 제작할 수 있음은 자명하다.
도 9는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(2000) 및 메모리(3000)을 포함할 수 있다. 상기 메모리(3000)는 버스 라인(B)을 통해 상기 메모리 콘트롤러(2000)와 커뮤니케이션된다. 상기 버스 라인(S)은 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(3000)는 상술한 강유전체 메모리 장치를 포함할 수 있다. 강유전체 메모리 장치는 반도체 기판내에 매립된 서로 상이한 특성을 갖는 복수의 강유전체막을 포함할 수 있다. 복수의 강유전체막에 의해, 다양한 전압 레벨에 저항값이 가변되기 때문에, 멀티 레벨을 실현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110a, 110b: 소스, 드레인
115a, 115b: 제 1 강유전체막 120 : 제 2 강유전체막
130 : 게이트
115a, 115b: 제 1 강유전체막 120 : 제 2 강유전체막
130 : 게이트
Claims (16)
- 소정 깊이를 갖는 리세스를 구비한 반도체 기판;
상기 리세스 내부에 매립된 복수의 강유전체막;
상기 리세스 일측에 형성되는 소스;
상기 리세스 타측에 형성되는 드레인; 및
상기 복수의 강유전체막 상부에 형성되는 게이트를 포함하며,
상기 복수의 강유전체막은 서로 다른 전계에 의해 분극이 발생되는 성질을 가지고,
상기 복수의 강유전체막은 상기 리세스 내측벽에 형성되는 제 1 강유전체막 및 상기 제 1 강유전체막으로 둘러싸인 상기 리세스 내부를 매립하는 제 2 강유전체막을 포함하고,
상기 제1 강유전체막 및 제2 강유전체막은 각각, 하면이 상기 리세스의 바닥면에 접촉되고 상면은 상기 게이트의 하면과 접촉되는 강유전체 메모리 장치. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 강유전체막 및 상기 제 2 강유전체막은 서로 다른 물질인 강유전체 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 강유전체막 및 상기 제 2 강유전체막은 동일 물질이되, 서로 다른 조성비를 갖는 물질인 강유전체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 반도체 기판과 상기 게이트 사이에 게이트 절연막이 더 개재되는 강유전체 메모리 장치. - 반도체 기판;
상기 반도체 기판의 소정 부분에 매립되는 저장 부재;
상기 저장 부재 사이의 상기 반도체 기판에 형성되는 소스 및 드레인; 및
상기 저장 부재 상부에 형성되는 게이트를 포함하고,
상기 저장 부재는 서로 상이한 전계 의해 순차적으로 분극이 발생되는 복수의 강유전체막을 포함하며,
상기 복수의 강유전체막은 상기 소정 부분의 내측벽에 형성되는 제 1 강유전체막 및 제 1 강유전체막으로 둘러싸인 상기 소정 부분의 내부를 매립하는 제 2 강유전체막을 포함하며,
상기 게이트는 상기 복수의 강유전체막 상부에 형성되고,
상기 제1 강유전체막 및 제2 강유전체막은 각각, 하면이 상기 소정 부분의 바닥면에 접촉되고 상면은 상기 게이트의 하면과 접촉되는 강유전체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 복수의 강유전체막은 각각 서로 다른 물질인 강유전체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 복수의 강유전체막은 동일 물질이되, 서로 다른 조성비를 갖는 강유전체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 반도체 기판과 상기 저장 부재 사이에 게이트 절연막이 더 개재되는 강유전체 메모리 장치. - 반도체 기판 상부에 불순물을 주입하는 단계;
상기 반도체 기판의 소정 부분을 식각하여, 리세스를 형성하는 단계로, 상기 리세스에 의해 상기 불순물이 주입된 영역을 소스 및 드레인을 한정하는 단계;
하면이 상기 리세스의 바닥면에 접촉되도록 상기 리세스 내측벽에 제 1 강유전체막을 형성하는 단계;
상기 제 1 강유전체막으로 둘러싸여진 리세스 내부에 하면이 상기 리세스의 바닥면에 접촉되도록 제 2 강유전체막을 매립하는 단계; 및
상기 제 1 및 제 2 강유전체막 각각의 상면에 하면이 접촉되도록 상부에 게이트를 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조방법. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 2 강유전체막은 상기 제 1 강유전체막과 다른 전계하에서, 분극이 발생되는 물질로 형성하는 강유전체 메모리 장치의 제조방법. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 1 강유전체막을 형성하는 단계는,
상기 리세스가 형성된 상기 반도체 기판 표면을 따라 상기 제 1 강유전체막을 증착하는 단계; 및
상기 제 1 강유전체막을 비등방성 식각하여, 상기 리세스 내측벽에 잔류시키는 단계를 포함하는 강유전체 메모리 장치의 제조방법. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 1 강유전체막은 ALD(atomic layer deposition) 방식으로 증착하는 강유전체 메모리 장치의 제조방법. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 2 강유전체막을 형성하는 단계는,
상기 반도체 기판 상부에 제 2 강유전체막을 증착하는 단계; 및
상기 제 2 강유전체막을 상기 소스 및 드레인 표면이 노출되도록 평탄화하는 단계를 포함하는 강유전체 메모리 장치의 제조방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 2 강유전체막은 ALD 또는 CVD(Chemical vapor deposition) 방식으로 증착하는 강유전체 메모리 장치의 제조방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 2 강유전체막을 형성하는 단계와, 상기 게이트를 형성하는 단계 사이에, 상기 반도체 기판 표면상에 게이트 절연막을 형성하는 단계를 더 포함하는 강유전체 메모리 장치의 제조방법.
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