KR20190115508A - 강유전성 메모리 장치 - Google Patents

강유전성 메모리 장치

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KR20190115508A
KR20190115508A KR1020180030344A KR20180030344A KR20190115508A KR 20190115508 A KR20190115508 A KR 20190115508A KR 1020180030344 A KR1020180030344 A KR 1020180030344A KR 20180030344 A KR20180030344 A KR 20180030344A KR 20190115508 A KR20190115508 A KR 20190115508A
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ferroelectric
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유향근
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Abstract

일 실시 예에 있어서, 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판 상에 배치되고 에피택셜 박막(epitaxial film)을 구비하는 채널층, 상기 채널층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다.

Description

강유전성 메모리 장치{Ferroelectric Memory Device}
본 개시(disclosure)는 강유전성 메모리 장치에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 또는 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
한편, 상기 잔류 분극은 외부 전계를 인가하여 스위칭할 수 있기 때문에, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 일 적용예로서, 단일 트랜지스터를 구비하는 셀 구조에서, 상기 트랜지스터의 게이트 유전층으로서 상기 강유전성 물질을 적용하는 비휘발성 메모리 장치를 들 수 있다. 상기 강유전성 물질을 포함하는 게이트 유전층은 외부에서 인가되는 전압의 크기 또는 극성에 따라, 서로 다른 분극 배향을 가지는 잔류 분극을 저장할 수 있다. 또한, 상기 다른 분극 배향은 상기 트랜지스터의 채널 영역으로 서로 다른 유형의 전하를 유도할 수 있다. 그 결과, 상기 트랜지스터의 채널 저항을 측정하여, 상기 저장된 잔류 분극을 서로 식별할 수 있다.
본 개시의 일 실시 예는 분극 스위칭 동작의 신뢰성을 향상시킬 수 있는 강유전성 메모리 장치를 제공한다.
본 개시의 일 실시 예는 멀티 레벨의 신호 정보를 효과적으로 구현할 수 있는 강유전성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판 상에 배치되고 에피택셜 박막(epitaxial film)을 구비하는 채널층, 상기 채널층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판의 상부에 배치되는 문턱 스위칭층, 상기 문턱 스위칭층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 또다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판에 배치되고, 트렌치를 구비하는 핀 구조물, 상기 트렌치의 바닥면 및 측벽면 상에 배치되는 강유전층, 상기 트렌치 내에서 수직 방향으로 적층되며, 서로 다른 전기적 저항을 가지는 복수의 저항체층, 및 상기 복수의 저항체층의 각 저항체층과 전기적으로 연결되는 게이트 전극층을 포함한다. 상기 복수의 저항체층은 상기 게이트 전극층과 상기 강유전층 사이에 배치된다.
상술한 본 개시의 일 실시 예에 따르면, 에피택셜 박막을 구비하는 채널층을 포함하는 강유전성 메모리 장치를 제공할 수 있다. 상기 에피택셜 박막은 산소와의 반응 효율이 낮은 탄소 또는 게르마늄을 포함한다. 상기 에피택셜 박막은 상기 강유전층과 안정적인 계면을 이룸으로써, 상기 채널층과 상기 강유전층 사이의 계면 결함을 감소시킬 수 있다. 또한, 상기 채널층 상에 상기 강유전층을 바로 형성함으로써, 상기 채널층과 상기 강유전층 사이에 개재되는 계면 절연층을 생략할 수 있다. 또한, 상기 강유전층을 에피택셜 박막 상에 형성함으로써, 상기 강유전층의 결정립(grain) 균일도를 향상시킬 수 있다. 이에 따라, 상기 강유전성 메모리 장치가 복수의 강유전성 메모리 셀 트랜지스터를 구비하고, 상기 복수의 메모리 셀 트랜지스터에서 분극 스위칭 동작이 수행될 때, 상기 복수의 메모리 셀 트랜지스터 간의 분극 스위칭 동작이 보다 균일하게 진행될 수 있다. 또한, 본 실시 예에 따르면, 상기 채널층과 상기 강유전층 사이에 상기 계면 절연층을 생략함으로써, 상기 강유전성 메모리 장치의 동작 시에, 상기 계면 절연층으로 인해 쓰기 전압 또는 읽기 전압이 상승하는 현상, 및 상기 계면 절연층 내에 트랩 사이트가 형성되어 상기 강유전성 메모리 장치의 내구성이 저하되는 현상을 방지할 수 있다.
상술한 본 개시의 다른 실시 예에 따르면, 반도체 기판과 강유전층 사이에 배치되는 문턱 스위칭층을 구비하는 강유전성 메모리 장치를 제공할 수 있다. 상기 문턱 스위칭층은 소정의 문턱 전압 이상의 전압에서 턴온 되고, 또한, 소정의 문턱 전압 이하의 전압에서 턴오프될 수 있다. 이에 따라, 상기 문턱 스위칭층의 문턱 스위칭 동작을 이용하여, 상기 강유전층에 제공되는 분극 스위칭 전압을 제어할 수 있다. 결과적으로, 상기 강유전층이 소정의 분극 스위칭 전압 이상에서 분극 스위칭 동작을 수행하도록 제어함으로써, 상기 강유전성 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
상술한 본 개시의 또다른 실시 예에 따르면, 강유전층과 게이트 전극층 사이에 배치되는 복수의 저항체층을 구비하는 강유전성 메모리 장치를 제공할 수 있다. 이 때, 상기 복수의 저항체층은 서로 다른 저항을 구비할 수 있다. 본 실시 예에서는 상기 게이트 전극층에 전압이 인가될 때, 상기 복수의 저항체층과 접촉하는 강유전층의 부분별로 분극 스위칭이 각각 발생하도록 제어할 수 있다. 그 결과, 강유전층의 부분별로 잔류 분극을 제어함으로써, 상기 강유전층 내에 멀티 레벨의 신호 정보를 효과적으로 저장할 수 있다.
도 1은 본 개시의 일 비교예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3c는 본 개시의 제2 실시 예에 따르는 3차원 구조의 강유전성 메모리 장치를 개략적으로 나타내는 도면이다.
도 4는 본 개시의 제3 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 동작 방법을 개략적으로 설명하는 도면이다.
도 6a 내지 도 6c는 본 개시의 제4 실시 예에 따르는 3차원 구조의 강유전성 메모리 장치를 개략적으로 나타내는 도면이다.
도 7a 내지 도 7d는 본 개시의 제5 실시 예에 따르는 3차원 구조의 강유전성 메모리 장치를 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 개시의 일 비교예에 따르는 강유전성 메모리 장치(1)를 개략적으로 나타내는 단면도이다. 강유전성 메모리 장치(1)는 기판(101), 계면 절연층(110), 강유전층(130) 및 게이트 전극층(150)을 포함한다. 강유전성 메모리 장치(1)는 강유전층(130)에 저장된 잔류 분극의 배향에 따라, 서로 다른 채널 저항을 구현하는 트랜지스터 형태의 메모리 장치일 수 있다.
본 실시 예에서 설명하는 강유전성 메모리 장치(1)는 다음과 같은 메모리 쓰기 동작을 수행할 수 있다. 게이트 전극층(150)을 통해 소정의 쓰기 전압이 인가될 때, 강유전층(130) 내에 소정 방향의 분극 배향을 가지는 분극이 형성된다. 그리고, 상기 쓰기 전압이 제거된 후에 강유전층(130) 내에 상기 분극 배향과 동일한 배향을 가지는 잔류 분극이 저장될 수 있다. 상기 저장된 잔류 분극은 대응되는 논리 정보를 구현할 수 있다. 일 예로서, 게이트 전극층(150)으로부터 기판(101) 방향의 배향을 가지는 잔류 분극은 '1'의 논리 정보에 대응할 수 있으며, 기판(101)으로부터 게이트 전극층(150) 방향의 배향을 가지는 잔류 분극은 '0'의 논리 정보에 대응할 수 있다.
본 실시 예에서 설명하는 강유전성 메모리 장치(1)의 읽기 동작은 다음과 같이 수행될 수 있다. 먼저, 상기 잔류 분극은 기판(101)의 채널 영역(105)으로 전자를 유도하거나, 채널 영역(105)으로부터 홀을 축출할 수 있다. 또한, 상기 잔류 분극은 기판(101)의 채널 영역(105)으로 홀을 유도하거나, 채널 영역(105)으로부터 전자를 축출할 수 있다. 읽기 전압이 게이트 전극층(150)에 인가될 때, 채널 영역(105)에 유도된 전하의 유형 및 전하량 등에 따라 소스 영역(170)과 드레인 영역(190)간 채널 저항이 변화할 수 있다. 일 예로서, NMOS 형태를 가지는 강유전성 메모리 장치(1)의 강유전층(130)에 '1'의 정보가 저장된 경우, 대응되는 잔류 분극에 의해 채널 영역(105)으로 전자가 유도될 수 있다. 이 경우, 소정의 읽기 전압이 인가될 때 채널 저항이 상대적으로 감소할 수 있다. 다른 예로서, NMOS 형태를 가지는 강유전성 메모리 장치(1)의 강유전층(130)에 '0'의 정보가 저장된 경우, 대응되는 상기 잔류 분극에 의해 채널 영역(105)으로부터 전자가 축출될 수 있다. 이 경우, 읽기 전압이 인가될 때 상기 채널 저항이 상대적으로 증가할 수 있다. 이와 같이, 채널 저항의 변화를 측정함으로써, 강유전성 메모리 소자(1)에 저장된 논리 정보를 판독할 수 있다.
도 1을 참조하면, 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 일 예로서, 기판(101)은 p형으로 도핑된 실리콘 기판일 수 있다. 게이트 전극층(150)의 양단의 기판(101)에 소스 영역(170) 및 드레인 영역(190)이 배치될 수 있다. 기판(101)이 p형으로 도핑될 때, 소스 영역(170) 및 드레인 영역(190)은 기판(101) 내에서 n형으로 도핑된 영역일 수 있다.
기판(101) 상에 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 비정질 구조를 가질 수 있다. 계면 절연층(110)은 기판(101)과 강유전층(130) 사이에 개재됨으로써, 제조 공정 시에 기판(101)과 강유전층(130) 사이의 계면 반응을 억제하는 기능을 수행할 수 있다. 상기 계면 반응에 의해, 기판(101)과 강유전층(130) 사이의 계면에 전하를 포획할 수 있는 결함 사이트가 생성될 수 있으며, 상기 결함 사이트의 밀도가 증가함에 따라 강유전층(130)의 강유전 특성이 저하될 수 있다. 계면 절연층(110)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘산질화물을 포함할 수 있다.
계면 절연층(110) 상에 강유전층(130)이 배치될 수 있다. 강유전층(130)은 결정질의 금속 산화물을 포함할 수 있다. 강유전층(130)은, 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 또는 이들의 조합을 포함할 수 있다. 강유전층(130)은 적어도 하나의 도펀트를 포함할 수 있다. 일 예로서, 강유전층(130)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전층(130) 상에 게이트 전극층(150)이 배치될 수 있다. 게이트 전극층(150)은 전도성 물질을 포함할 수 있다. 게이트 전극층(150)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 텅스텐카바이드(WC), 티타늄카바이드(TiC), 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 탄탈륨실리사이드(TaSi2) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 일 비교예의 강유전성 메모리 장치는 후술하는 도 2에 따르는 일 실시예의 강유전성 메모리 장치에 비하여, 다음과 같이 상대적으로 열위한 부분이 존재할 수 있다. 일 예로서, 계면 절연층(110)이 비정질 구조를 가짐으로써, 계면 절연층(110) 상에서 강유전층(130)이 형성될 때 강유전층(130)의 결정립 크기 및 결정립 내 분극축의 배향이 반도체 기판(101)의 위치 별로 불균일한 분포를 가질 수 있다. 이에 따라, 강유전성 메모리 장치가 복수의 강유전성 메모리 셀 트랜지스터를 포함하는 경우, 상기 복수의 메모리 셀 트랜지스터 간에 분극 스위칭 전압의 편차가 발생할 수 있다. 다른 예로서, 반도체 기판(101)과 강유전층(130) 사이에 계면 절연층(110)이 개재됨으로써, 게이트 전극층(150)과 반도체 기판(101) 사이에 쓰기 전압 또는 읽기 전압이 인가될 때, 계면 절연층(110)의 양단에서 전압 강하가 발생할 수 있다. 이에 따라, 계면 절연층(110)이 존재하지 않는 경우와 대비하여, 상기 전압 강하를 보상하기 위해 상기 쓰기 전압 또는 상기 읽기 전압의 크기를 증가시킬 필요가 있다. 그 결과, 강유전성 메모리 소자의 동작 전압이 증가할 수 있다. 또다른 예로서, 계면 절연층(110)이 존재하는 경우, 상술한 바와 같이, 반도체 기판(101)과 강유전층(130) 사이에 인가되는 쓰기 또는 읽기 전압이 상대적으로 증가할 수 있다. 이에 따라, 상기 쓰기 또는 읽기 동작 중에, 계면 절연층(110)가 상기 쓰기 전압 또는 읽기 전압에 의해 전기적 손상(damage)을 받을 수 있다. 그 결과, 계면 절연층(110)의 내부 또는 계면 절연층(110)과 강유전층(130)의 계면에 전하의 트랩 사이트가 형성될 수 있다. 상기 트랩 사이트는 전하의 누설 경로가 됨으로써, 강유전성 메모리 장치의 내구성(endurance)이 열화될 수 있다.
도 2는 본 개시의 제1 실시 예에 따르는 강유전성 메모리 장치(2)를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 강유전성 메모리 장치(2)는 반도체 기판(201), 채널층(210), 강유전층(230) 및 게이트 전극층(250)을 포함한다. 이때, 채널층(210)은 에피택셜 박막을 포함한다.
반도체 기판(201)은 일 예로서, 반도체 물질을 포함할 수 있다. 반도체 기판(201)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 반도체 기판(201)의 적어도 일부분은 도펀트로 도핑될 수 있다. 일 예로서, 반도체 기판(201)은 n형 또는 p형으로 도핑될 수 있다. 한편, 소스 영역(270) 및 드레인 영역(290)이 반도체 기판(201)에 배치될 수 있다. 소스 영역(270) 및 드레인 영역(290)은 게이트 전극층(250) 양단의 반도체 기판(201)에 위치할 수 있다. 소스 영역(270) 및 드레인 영역(290)은 채널층(210)과 접할 수 있다. 일 실시 예에 있어서, 반도체 기판(201)이 p형으로 도핑될 때, 소스 영역(270) 및 드레인 영역(290)은 반도체 기판(201) 내에서 n형으로 도핑된 영역일 수 있다. 다르게는, 반도체 기판(201)이 n형으로 도핑될 때, 소스 영역(270) 및 드레인 영역(290)은 반도체 기판(201) 내에서 p형으로 도핑된 영역일 수 있다.
반도체 기판(201) 상에 채널층(210)이 배치될 수 있다. 일 예로서, 채널층(210)은 5 내지 20 nm의 두께를 가질 수 있다. 일 실시 예에 있어서, 채널층(210)은 결정질 구조를 가질 수 있다. 일 예로서, 채널층(210)은 단결정 구조를 가질 수 있다.
채널층(210)은 에피택셜 박막을 구비할 수 있다. 상기 에피택셜 박막은 산소와의 반응 효율이 낮을 수 있다. 즉, 강유전층(230)이 금속 산화물을 포함하는 경우, 채널층(210)은 상기 금속 산화물과 반응하지 않을 수 있다. 이에 따라, 채널층(210)은 강유전층과 안정된 계면을 형성할 수 있다. 일 실시 예에 있어서, 상기 에피택셜 박막은 탄소(C) 또는 게르마늄(Ge)과 같은 4족 원소를 포함할 수 있다. 일 실시 예에서, 반도체 기판(201)이 실리콘을 포함할 때, 상기 에피택셜 박막은 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 상기 에피택셜 박막이 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)을 포함하는 경우, 탄소(C) 또는 게르마늄(Ge)은 실리콘(Si) 내에서 치환형 원소로 존재할 수 있다. 탄소(C) 또는 게르마늄(Ge)의 양에 따라, 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)의 격자 변형 정도가 달라질 수 있다. 즉, 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)의 형성을 위해 제공되는 탄소(C) 또는 게르마늄(Ge)을 제어함으로써, 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)의 격자 크기를 제어할 수 있다.
또한, 상기 격자의 크기가 제어된 상기 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)을 포함하는 상기 에피택셜 박막과 강유전층(130)을 접합시킬 때, 상기 에피택셜 박막은 강유전층(130)의 격자 변경을 유도할 수 있다. 상기 강유전층(130)의 격자 변형은 변전(flexoelectric)효과에 의해 강유전층(130)에 전계를 형성할 수 있다. 상기 변전 효과는 강유전층(130)의 강유전 특성을 안정화시킬 수 있다. 상기 강유전 특성을 안정화시킨다는 의미는 강유전층(130)의 강유전 특성이 상유전 특성 등 다른 유전 특성으로 변화하는 것을 억제하거나, 강유전층(130)이 균일한 강유전성을 유지하도록 돕는 것을 의미할 수 있다.
일 실시 예에 있어서, 상기 에피택셜 박막으로 탄화실리콘 박막을 형성할 때, 상기 탄화실리콘 박막 내의 탄소 함량을 제어함으로써, 상기 에피택셜 박막과 접합하는 강유전층(130)에 다양한 크기의 격자 변형을 발생시킬 수 있다. 상기 격자 변형은 인장 변형 또는 압축 변형을 포함할 수 있다. 이 때, 상기 탄화실리콘 박막 내의 탄소는, 상기 탄화실리콘 박막의 두께 방향을 따라 농도 구배(gradient)를 형성할 수 있다. 다르게는, 상기 탄화실리콘 박막 내의 탄소는, 상기 탄화실리콘 박막의 두께 방향을 따라 동일한 농도를 가질 수 있다.
다른 실시 예에 있어서, 상기 에피택셜 박막으로 실리콘게르마늄 박막을 형성할 때, 상기 실리콘게르마늄 박막 내의 게르마늄 함량을 제어함으로써, 상기 에피택셜 박막과 접합하는 강유전층(130)에 다양한 크기의 격자 변형을 발생시킬 수 있다. 상기 격자 변형은 인장 변형 또는 압축 변형을 포함할 수 있다. 이 때, 상기 실리콘게르마늄 박막 내의 게르마늄은, 상기 실리콘게르마늄 박막의 두께 방향을 따라 농도 구배(gradient)를 형성할 수 있다. 다르게는, 상기 실리콘게르마늄 박막 내의 게르마늄은, 상기 실리콘게르마늄 박막의 두께 방향을 따라 동일한 농도를 가질 수 있다.
채널층(210)은 도펀트에 의해 도핑됨으로써 반도체 물성을 가질 수 있다. 상기 도펀트의 유형은 반도체 기판(201)의 도핑 유형과 동일할 수 있다. 즉, 반도체 기판(201)이 p형으로 도핑된 경우, 채널층(210)은 p형으로 도핑될 수 있다. 이때, 채널층(210)은 p형 도펀트로서, 보론(B) 또는 알루미늄(Al)을 포함할 수 있다. 반도체 기판(201)이 n형으로 도핑된 경우, 채널층(210)은 n형으로 도핑될 수 있다. 이때, 채널층(210)은 n형 도펀트로서, 인(P) 또는 비소(As)를 포함할 수 있다. 일 실시 예에 있어서, 채널층(210)의 표면은 상기 에피택셜 박막를 구성하는 화합물 중에서 탄소(C) 또는 게르마늄(Ge)으로 종료(termination)될 수 있다. 즉, 채널층(210)의 표면은 탄소(C) 원소 또는 게르마늄(Ge) 원소로 이루어질 수 있다. 이에 따라, 강유전층(230)은 상기 에피택셜 박막의 탄소(C) 또는 게르마늄(Ge)과 직접 접할 수 있다.
채널층(210) 상에 강유전층(230)이 배치된다. 강유전층(230)은 결정질의 금속 산화물을 포함할 수 있다. 일 예로서, 강유전층(230)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(Hf0.5Zr0.5O2), Pb(Zr,Ti)O3, SrBi2Ta2O9 (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전층(230)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 강유전층(230)의 강유전성을 안정화시키는데 도움을 줄 수 있다. 일 예로서, 강유전층(230)은 도펀트로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전층(230) 상에 게이트 전극층(250)이 배치될 수 있다. 게이트 전극층(250)은 전도성 물질을 포함할 수 있다. 게이트 전극층(250)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 텅스텐카바이드(WC), 티타늄카바이드(TiC), 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 탄탈륨실리사이드(TaSi2) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 개시의 제1 실시 예에 따르면, 강유전성 메모리 장치(2)는 에피택셜 박막을 구비하는 채널층(210)을 포함할 수 있다. 상기 에피택셜 박막은 산소와의 반응 효율이 낮은 탄소 또는 게르마늄을 포함함으로써, 채널층(210)은 강유전층(230)과 안정적인 계면을 이룰 수 있다. 이에 따라, 채널층(210)과 강유전층(230) 사이에 배치되는 일 비교예의 계면 절연층이 생략될 수 있다.
본 실시 예에 따르면, 강유전층(230)을 상기 에피택셜 박막 상에서 형성함으로써, 강유전층(230)이 결정질 구조를 가지도록 유도할 수 있다. 그 결과, 강유전층(230)의 결정립(grain) 균일도를 향상시킬 수 있다. 이에 따라, 강유전성 메모리 장치(2)가 복수의 강유전성 메모리 셀 트랜지스터를 구비하고, 상기 복수의 메모리 셀 트랜지스터에서 분극 스위칭 동작이 수행될 때, 상기 복수의 메모리 셀 트랜지스터 간의 분극 스위칭 동작 균일도가 향상될 수 있다. 또한, 본 실시 예에 따르면, 채널층(210)과 강유전층(230) 사이에 상기 계면 절연층을 생략할 수 있다. 그 결과, 강유전성 메모리 장치(2)의 동작 시에, 상기 계면 절연층으로 인해 쓰기 전압 또는 읽기 전압이 상승하는 현상, 및 상기 계면 절연층 내에 트랩 사이트가 형성되어 강유전성 메모리 장치(2)의 내구성이 저하되는 현상을 방지할 수 있다.
도 3a 내지 도 3c는 본 개시의 제2 실시 예에 따르는 3차원 구조의 강유전성 메모리 장치(3)를 개략적으로 나타내는 도면이다. 구체적으로, 도 3a는 강유전성 메모리 장치(3)의 사시도이며, 도 3b는 도 3a의 강유전성 메모리 장치(3)를 I-I'라인을 따라 절취한 단면도이며, 도 3c는 도 3a의 강유전성 메모리 장치(3)를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 3a 내지 도 3c에 도시되는 강유전성 메모리 장치(3)는 안장형(Saddle) 채널 구조를 가지는 3차원 구조의 트랜지스터 소자일 수 있다. 상기 채널 구조는 핀(Fin) 형태로 구현될 수 있다. 일 실시 예에 따르면, 도 2와 관련하여 상술한 채널층(210)은 도 3a 내지 도 3c와 관련하여 상술하는 실시 예에 적용될 수 있다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(301)이 제공된다. 반도체 기판(301)은 상부로 돌출되도록 배치되는 핀 구조물(3010)을 구비한다. 반도체 기판(301)은 일 예로서, 도 2과 관련하여 상술한 제1 실시 예의 반도체 기판(201)과 실질적으로 동일한 구성을 가질 수 있다. 일 실시 예에서, 반도체 기판(301)은 도핑된 단결정 실리콘 기판일 수 있다. 일 실시 예에서, 핀 구조물(3010)은 반도체 기판(301)과 동일한 재질로 이루어질 수 있다. 핀 구조물(3010)은 x 방향을 따라 연장될 수 있다.
도 3a 및 도 3c를 참조하면, 반도체 기판(301) 상에서 핀 구조물(3010)을 둘러싸는 층간 절연층(305)이 배치된다. 층간 절연층(305)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 핀 구조물(3010)은 트렌치(30)를 구비할 수 있다. 핀 구조물(3010)은 트렌치(30) 내에서 x 방향 및 y 방향을 따라 연장되는 바닥면(301a)과 z 방향을 따라 연장되는 측벽면(301b, 301c)을 구비할 수 있다. 트렌치(30)의 바닥면(301a) 및 측벽면(301b, 301c) 상에 채널층(310)이 배치될 수 있다. 채널층(310) 상에는 강유전층(330)이 배치될 수 있다. 도 3a 및 도 3c를 참조하면, 핀 구조물(3010)의 상부면(301d) 및 측부면(301e, 301f)의 적어도 일부분, 및 층간 절연층(305)의 상면 상에 채널층(310) 및 강유전층(330)이 순차적으로 배치될 수 있다. 채널층(310) 및 강유전층(330)의 구성은 도 2과 관련하여 상술한 채널층(210) 및 강유전층(230)의 구성과 실질적으로 동일하다.
한편, 도 3b를 참조하면, 핀 구조물(3010)의 내벽면(301a, 301b, 301c)에 배치되는 강유전층(330) 상에 게이트 전극층(350)이 배치될 수 있다. 게이트 전극층(350) 상에는 상부 전도층(355)이 배치될 수 있다. 도 3c를 참조하면, 강유전층(330) 상에, 게이트 전극층(350) 및 상부 전도층(355)이 순차적으로 배치될 수 있다. 게이트 전극층(350) 및 상부 전도층(355)은 전도성 물질을 포함할 수 있다. 게이트 전극층(350) 및 상부 전극층(355)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 이리듐산화물(IrO2), 텅스텐질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐카바이드(WC), 티타늄카바이드(TiC), 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 탄탈륨실리사이드(TaSi2), 루테늄산화물(RuO2) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 트렌치(30)를 기준으로 서로 대향하는 위치의 핀 구조물(3010)에 소스 영역(370) 및 드레인 영역(390)이 각각 배치될 수 있다. 소스 영역(370) 및 드레인 영역(390)은 핀 구조물(3010)과 비교하여, 서로 다른 유형의 도펀트로 도핑될 수 있다. 일 예로서, 핀 구조물(3010)이 p형으로 도핑되는 경우, 소스 영역(370) 및 드레인 영역(390)은 n형으로 도핑될 수 있다. 다른 예로서, 핀 구조물(3010)이 n형으로 도핑되는 경우, 소스 영역(370) 및 드레인 영역(390)은 p형으로 도핑될 수 있다.
상술한 바와 같이, 본 개시의 제2 실시 예에 따르면, 도 2와 관련하여 상술한 제1 실시 예의 강유전성 메모리 장치(2)의 구성이 3차원 구조로 구현될 수 있다. 구체적으로, 강유전성 메모리 소자(3)는 핀 구조물(3010)과 강유전층(330) 사이에 배치되는 채널층(310)을 구비할 수 있다. 상술한 바와 같이, 채널층(310)은 산소와의 반응 효율이 낮아 강유전층(330)과 안정된 계면을 형성할 수 있다. 이에 따라, 채널층(310)과 강유전층(330) 사이에 상기 일 비교예의 계면 절연층을 생략할 수 있다. 그 결과, 강유전성 메모리 장치(3)의 동작 시에, 상기 계면 절연층으로 인해 쓰기 전압 또는 읽기 전압이 상승하는 현상, 및 상기 계면 절연층 내에 트랩 사이트가 형성되어 강유전성 메모리 장치(3)의 내구성을 저하시키는 현상을 방지할 수 있다.
또한, 채널층(310)이 결정질 구조를 가짐으로써, 채널층(310) 상에 형성되는 강유전층(330)이 균일한 결정립(grain)을 가질 수 있다. 이에 따라, 강유전성 메모리 장치(3)가 복수의 강유전성 메모리 셀 트랜지스터를 구비하고, 상기 복수의 메모리 셀 트랜지스터에서 분극 스위칭 동작이 수행될 때, 상기 복수의 메모리 셀 트랜지스터 간의 분극 스위칭 동작 균일도가 향상될 수 있다.
도 4는 본 개시의 제3 실시 예에 따르는 강유전성 메모리 장치(4)를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 강유전성 메모리 장치(4)는 반도체 기판(401), 계면 절연층(410), 문턱 스위칭층(420), 강유전층(430) 및 게이트 전극층(450)을 포함한다. 문턱 스위칭층(420)은 강유전층(430)에 제공되는 전압을 소정의 문턱 전압을 기준으로 제어할 수 있다.
반도체 기판(401)은 일 예로서, 반도체 물질을 포함할 수 있다. 반도체 기판(401)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 반도체 기판(401)의 적어도 일부분은 도펀트로 도핑될 수 있다. 일 예로서, 반도체 기판(401)은 n형 또는 p형으로 도핑될 수 있다. 게이트 전극층(450) 양단의 반도체 기판(401)에 소스 영역(470) 및 드레인 영역(490)이 배치될 수 있다. 일 실시 예에서, 반도체 기판(401)이 p형으로 도핑될 때, 소스 영역(470) 및 드레인 영역(490)은 반도체 기판(401) 내에서 n형으로 도핑된 영역일 수 있다. 다른 실시 예에서, 반도체 기판(401)이 n형으로 도핑될 때, 소스 영역(470) 및 드레인 영역(490)은 반도체 기판(401) 내에서 p형으로 도핑된 영역일 수 있다. 소스 영역(470)과 드레인 영역(490) 사이의 반도체 기판(401)에는 채널 영역(405)이 위치할 수 있다. 강유전층(430) 내에 저장된 잔류 분극의 배향에 따라, 채널 영역(405)으로 전하가 유도되거나, 채널 영역(405)으로부터 상기 전하가 축출될 수 있다.
기판(401) 상에 계면 절연층(410)이 배치될 수 있다. 계면 절연층(410)은 비정질 구조를 가질 수 있다. 계면 절연층(410)은 기판(401)과 문턱 스위칭(420) 사이에 개재됨으로써, 제조 공정 시에 기판(401)과 문턱 스위칭층(420) 사이의 계면 반응을 억제하는 기능을 수행할 수 있다. 상기 계면 반응에 의해, 기판(401)과 문턱 스위칭층(420)의 계면에 전하를 포획할 수 있는 결함 사이트가 생성될 수 있으며, 상기 결함 사이트의 밀도가 증가함에 따라 문턱 스위칭층(420)의 스위칭 성능이 저하될 수 있다. 일 실시 예에 있어서, 반도체 기판(401)이 실리콘을 포함할 때, 계면 절연층(410)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 또는 실리콘산질화물을 포함할 수 있다. 몇몇 실시 예들에 있어서, 기판(401)과 문턱 스위칭층(420)이 화학적으로 안정한 계면을 이룰 경우, 계면 절연층(410)은 생략될 수 있다. 이 경우, 문턱 스위칭층(420)이 기판(401) 상에 바로 배치될 수 있다.
도 4를 참조하면, 계면 절연층(410) 상에 문턱 스위칭층(420)이 배치될 수 있다. 문턱 스위칭층(420)은 외부에서 인가되는 전압에 의해 문턱 스위칭 동작을 수행할 수 있다. 문턱 스위칭(threshold switching) 동작이란, 문턱 스위칭층(420)에 외부 전압이 인가될 때, 문턱 스위칭층(420)이 소정의 문턱 전압을 기준으로 전기적 턴온 상태 및 턴오프 상태를 교대로 구현하는 것을 의미할 수 있다. 먼저, 상기 전기적 턴온 상태는, 초기 턴오프 상태에서 문턱 스위칭층(420)에 인가되는 외부 전압의 절대치를 순차적으로 증가시킬 때, 소정의 제1 문턱 전압 이상에서 문턱 스위칭층(420)의 내부를 흐르는 동작 전류가 비선형적으로 증가함으로써 발생할 수 있다. 한편, 문턱 스위칭층(420)이 상기 전기적 턴온 상태를 유지한 상태에서 문턱 스위칭층(420)에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 이하에서 동작 전류가 비선형적으로 감소함으로써, 턴오프 상태가 구현될 수 있다.
문턱 스위칭층(420)의 턴온 상태 또는 턴오프 상태에 따라, 강유전층(430)에 전압이 제공되거나, 또는, 상기 전압이 제거될 수 있다. 일 예로서, 문턱 스위칭층(420)이 턴온 상태를 유지하는 경우, 외부 인가 전압이 강유전층(430)에 전달될 수 있다. 반대로, 문턱 스위칭층(420)이 턴오프 상태를 유지하는 경우, 외부 인가 전압이 강유전층(430)에 충분히 전달되지 못한다. 일 실시 예에 있어서, 강유전성 메모리 장치(4)에 대한 쓰기 동작 또는 읽기 동작이 수행될 때, 문턱 스위칭층(420)의 상기 제1 및 제2 문턱 전압은 강유전층(430)의 분극 스위칭 전압보다 낮을 수 있다. 상기 분극 스위칭 전압은 강유전층(430)의 분극 배향이 스위칭될 수 있을 정도로 충분히 큰 동작 전압을 의미한다.
문턱 스위칭층(420)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물, 철 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 문턱 스위칭층(420)은 내부에 전자 또는 홀과 같은 전하를 포획하는 트랩 사이트를 구비할 수 있다. 일 실시 예에 있어서, 문턱 스위칭층(420)은, 도펀트를 포함할 수 있다. 일 예로서, 문턱 스위칭층(420)은, 상기 도펀트로서, 알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 니켈(Ni), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 도펀트는 문턱 스위칭층(420) 내부에 전하를 포획하는 상기 트랩 사이트의 밀도를 증가시킬 수 있다.
일 실시 예에서, 소정의 문턱 전압 이하의 전압이 인가될 때, 상기 트랩 사이트에 포획된 전하가 문턱 스위칭층(420) 내부의 다른 트랩 사이트로 이동하는 것이 억제될 수 있다. 상기 문턱 전압 이상의 전압이 인가될 때, 상기 트랩 사이트에 포획된 전하는 문턱 스위칭층(420)에 형성되는 전계를 따라 또다른 트랩 사이트로 이동할 수 있다. 상기 전하의 이동에 의해 문턱 스위칭층(420) 내부의 저항이 감소함으로써, 문턱 스위칭층(420)의 스위칭 동작이 수행될 수 있다.
도 4를 다시 참조하면, 문턱 스위칭층(420) 상에 강유전층(430)이 배치될 수 있다. 강유전층(430)은 결정질의 금속 산화물을 포함할 수 있다. 강유전층(430)은 일 예로서, 강유전층(430)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 하프늄지르코늄산화물(Hf0.5Zr0.5O2), Pb(Zr,Ti)O3, SrBi2Ta2O9 (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전층(430)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 강유전층(430)의 강유전성을 안정화시키는데 도움을 줄 수 있다. 일 예로서, 강유전층(430)은 도펀트로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전층(430) 상에 게이트 전극층(450)이 배치될 수 있다. 게이트 전극층(450)은 전도성 물질을 포함할 수 있다. 게이트 전극층(450)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 텅스텐카바이드(WC), 티타늄카바이드(TiC), 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 탄탈륨실리사이드(TaSi2) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 동작 방법을 개략적으로 설명하는 도면이다. 도 5a는 도 4와 관련하여 상술한 강유전성 메모리 장치(4)의 문턱 스위칭층(420)에 외부 전압이 인가될 때의 동작을 설명하는 도면이며, 도 5b는 강유전성 메모리 장치(4)의 강유전층(430)에 외부 전압이 인가될 때 분극 스위칭 전류의 분포를 설명하는 도면이며, 도 5c는 문턱 스위칭층(420)과 강유전층(430)이 직렬로 연결된 강유전성 메모리 장치(4)에 외부 전압이 인가될 때의 분극 스위칭 전류의 분포를 설명하는 도면이다.
도 5a을 참조하면, 문턱 스위칭층(420)의 양단에 전압을 스윕하면서 인가할 때, 제1 그래프(501)을 따라 입력 전압 대비 출력 전류의 특성을 나타낼 수 있다. 즉, 양의 극성을 가지는 외부 전압이 제1 문턱 전압(Vth1) 이상으로 증가할 때, 문턱 스위칭층(420)은 전기적으로 턴온되고, 음의 극성을 가지는 상기 외부 전압의 절대치가 제2 문턱 전압(-Vth1)의 절대치 이상으로 증가할 때, 문턱 스위칭층(420)은 전기적으로 턴온될 수 있다. 상기 제1 및 제2 문턱 전압(Vth1, -Vth1)을 기준으로 인가 전압의 변화에 따라, 문턱 스위칭층(420)의 내부를 흐르는 전류는 급격하게 변화할 수 있다.
도 5b를 참조하면, 강유전층(430)에 인가되는 전압에 따르는 분극 스위칭 전류의 분포는 제2 그래프(502)를 따를 수 있다. 상기 분극 스위칭 전류는 인가 전압의 인가에 의해 강유전층(430)에서 분극 스위칭 동작이 발생할 때, 강유전층(430)의 내부를 통해 흐르는 전류를 의미할 수 있다. 제2 그래프(502)를 참조하면, 양의 전압이 강유전층(430)에 인가될 때, 상기 분극 스위칭 동작은 제1 전압(Vl)과 제2 전압(V2) 사이의 범위에서 발생할 수 있다. 한편, 음의 전압이 강유전층에 인가될 때, 상기 분극 스위칭 동작은 제3 전압(-V1)과 제4 전압(-V2) 사이의 범위에서 발생할 수 있다. 다만, 상기 분극 스위칭 전류는 인가 전압이 각각 제1 및 제2 피크 전압(Vp, -Vp)일 때, 최대치인 제1 및 제2 피크 전류(Ip, -Ip)를 나타낼 수 있다. 즉, 상기 인가 전압이 각각 제1 및 제2 피크 전압(Vp, -Vp)일 때, 강유전층(430) 내부에서 분극 스위칭이 가장 큰 양으로 발생할 수 있다. 또한, 상기 분극 스위칭 전류는 제2 그래프(502)에 도시되는 바와 같이, 각각 소정의 반치폭(full width at half maximum, FWHM)(W1, W2)을 가지는 분포를 나타낼 수 있다.
한편, 도 5b를 다시 참조하면, 전압이 인가되지 않은 상태로부터, 상기 분극 스위칭이 발생하는 전압의 하한치인 제1 및 제3 전압(V1, -V1) 사이의 전압차(Vm1, Vm2)가 각각 개시되고 있다. 상기 전압차(Vm1, Vm2) 가 감소할수록, 보다 작은 인가 전압에서 분극 스위칭 동작이 발생함으로써, 강유전성 메모리 장치(4)의 동작 신뢰성이 저하될 수 있다.
도 5c를 참조하면, 문턱 스위칭층(420)과 강유전층(430)이 직렬로 연결된 강유전성 메모리 장치(4)의 경우, 인가 전압에 따르는 분극 스위칭 전류의 분포는 제3 그래프(503)를 따를 수 있다. 제3 그래프(503)를 참조하면, 양의 전압이 강유전층(430)에 인가될 때, 상기 분극 스위칭 동작은 제1 전압(Vl')과 제2 전압(V2') 사이의 범위에서 발생할 수 있다. 한편, 음의 전압이 강유전층에 인가될 때, 상기 분극 스위칭 동작은 제3 전압(-V1')과 제4 전압(-V2') 사이의 범위에서 발생할 수 있다. 다만, 상기 분극 스위칭 전류는 인가 전압이 각각 제1 및 제2 피크 전압(Vp', -Vp')일 때, 최대치인 제1 및 제2 피크 전류(Ip', -Ip')를 나타낼 수 있다. 또한, 상기 분극 스위칭 전류는 제3 그래프(503)에 도시되는 바와 같이, 각각 소정의 반치폭(full width at half maximum, FWHM)(W1', W2')을 가지는 분포를 나타낼 수 있다.
도 5c의 제3 그래프(503)와 도 5b의 제2 그래프(502)를 서로 비교하면, 전압이 인가되지 않은 상태로부터 상기 분극 스위칭이 발생하는 전압의 하한치인 제1 및 제3 전압(V1', V3') 사이의 전압차(Vm1', Vm2')가 도 5b의 문턱 스위칭층(420)이 존재하지 않는 경우의 전압차(Vm1, Vm2)보다 증가할 수 있다. 이에 따라, 문턱 스위칭층(420)과 강유전층(430)이 직렬로 연결된 강유전성 메모리 장치(4)의 경우, 상대적으로 높은 인가 전압에서 분극 스위칭 동작이 수행됨으로써, 강유전성 메모리 장치(4)의 동작의 신뢰성이 상대적으로 향상될 수 있다.
또한, 문턱 스위칭층(420)에 소정의 문턱 전압 이하의 전압이 인가되는 경우, 문턱 스위칭층(420)이 전기적 턴오프 상태를 유지함으로써 강유전층(430)에 외부 전압을 제공하지 않고, 문턱 스위칭층(420)이 전기적 턴온 상태를 유지할 때에만 강유전층(430)에 외부 전압을 제공할 수 있다. 이에 따라, 강유전층(430)에 분극 스위칭 동작이 발생하는 전압 범위가 상대적으로 좁아질 수 있다. 즉, 제3 그래프(503)의 반치폭(W1', W2')이 제2 그래프(502)의 반치폭(W1, W2)보다 감소할 수 있다. 반치폭(W1', W2')이 감소할 수 있다. 그 결과, 강유전성 메모리 장치(4)의 분극 스위칭 동작이 보다 균일한 전압 범위 내에서 수행됨으로써, 동작 신뢰성이 향상될 수 있다.
도 6a 내지 도 6c는 본 개시의 제4 실시 예에 따르는 3차원 구조의 강유전성 메모리 장치(6)를 개략적으로 나타내는 도면이다. 구체적으로, 도 6a는 상기 강유전성 메모리 장치(6)의 사시도이며, 도 6b는 도 6a의 강유전성 메모리 장치(6)를 I-I'라인을 따라 절취한 단면도이며, 도 6c는 도 6a의 강유전성 메모리 장치(6)를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 6a 내지 도 6c에 도시되는 강유전성 메모리 장치(6)는 안장형(Saddle) 채널 구조를 가지는 3차원 구조의 트랜지스터 소자일 수 있다. 상기 채널 구조는 핀(Fin) 형태로 구현될 수 있다. 일 실시 예에 따르면, 도 4 및 도 5와 관련하여 상술한 문턱 스위칭층(420)은 도 6a 내지 도 6c와 관련하여 상술하는 실시 예에 적용될 수 있다.
도 6a 내지 도 6c를 참조하면, 반도체 기판(601)이 제공된다. 반도체 기판(601)은 상부로 돌출되도록 배치되는 핀 구조물(6010)을 구비한다. 반도체 기판(601)은 일 예로서, 도 4와 관련하여 상술한 제3 실시 예의 반도체 기판(401)과 실질적으로 동일한 구성을 가질 수 있다. 일 실시 예에서, 반도체 기판(601)은 도핑된 단결정 실리콘 기판일 수 있다. 일 실시 예에서, 핀 구조물(6010)은 반도체 기판(601)과 동일한 재질로 이루어질 수 있다. 핀 구조물(6010)은 x 방향을 따라 연장될 수 있다.
도 6a 및 도 6c를 참조하면, 반도체 기판(601) 상에서 핀 구조물(6010)을 둘러싸는 층간 절연층(605)이 배치된다. 층간 절연층(605)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 핀 구조물(6010)은 트렌치(60)를 구비할 수 있다. 핀 구조물(6010)은 트렌치(60) 내에서 x 방향 및 y 방향을 따라 연장되는 바닥면(601a)과 z 방향을 따라 연장되는 측벽면(601b, 601c)을 구비할 수 있다. 트렌치(60)의 바닥면(601a) 및 측벽면(601b, 601c) 상에 계면 절연층(610)이 배치될 수 있다. 계면 절연층(610) 상에는 문턱 스위칭층(620) 및 강유전층(630)이 순차적으로 배치될 수 있다. 도 6a 및 도 6c를 참조하면, 핀 구조물(6010)의 상부면(601d) 및 측부면(601e, 601f)의 적어도 일부분, 및 층간 절연층(605)의 상면에 계면 절연층(610), 문턱 스위칭층(620) 및 강유전층(630)이 순차적으로 배치될 수 있다. 계면 절연층(610), 문턱 스위칭층(620) 및 강유전층(630)의 구성은 도 4와 관련하여 상술한 계면 절연층(410), 문턱 스위칭층(420) 및 강유전층(430)의 구성과 실질적으로 동일하다. 다만, 몇몇 실시 예들에 있어서, 기판(601)과 문턱 스위칭층(620)이 화학적으로 안정한 계면을 이룰 경우, 계면 절연층(610)은 생략될 수 있다. 이 경우, 문턱 스위칭층(620)이 기판(601) 상에 바로 배치될 수 있다. 한편, 강유전층(630) 내에 저장되는 잔류 분극의 배향에 따라, 핀 구조물(6010)의 채널 영역으로 전하가 유도되거나, 상기 채널 영역으로부터 상기 전하가 축출될 수 있다. 상기 채널 영역은 소스 영역(660)과 드레인 영역(690) 사이에서, 계면 절연층(610)과 계면을 이루는 핀 구조물(6010)의 영역에 형성될 수 있다.
한편, 도 6b를 참조하면, 핀 구조물(6010)의 내벽면(601a, 601b, 601c)에 배치되는 강유전층(630) 상에 게이트 전극층(650)이 배치될 수 있다. 게이트 전극층(650) 상에는 상부 전도층(655)이 배치될 수 있다. 도 6c를 참조하면, 강유전층(630) 상에, 게이트 전극층(650) 및 상부 전도층(655)이 순차적으로 배치될 수 있다. 게이트 전극층(650) 및 상부 전도층(655)의 구성은 도 3a, 도 3b 및 도 3c와 관련하여 상술한 제2 실시 예의 게이트 전극층(350) 및 상부 전극층(355)의 구성과 동일하다.
도 6a 및 도 6b를 참조하면, 트렌치(60)를 기준으로 서로 대향하는 위치의 핀 구조물(6010)에 소스 영역(670) 및 드레인 영역(690)이 각각 배치될 수 있다. 소스 영역(670) 및 드레인 영역(690)은 핀 구조물(6010)과 비교하여, 서로 다른 유형의 도펀트로 도핑될 수 있다. 일 예로서, 핀 구조물(6010)이 p형으로 도핑되는 경우, 소스 영역(670) 및 드레인 영역(690)은 n형으로 도핑될 수 있다. 다른 예로서, 핀 구조물(6010)이 n형으로 도핑되는 경우, 소스 영역(670) 및 드레인 영역(690)은 p형으로 도핑될 수 있다.
상술한 바와 같이, 본 개시의 제4 실시 예에 따르면, 도 4 및 도 5와 관련하여 상술한 강유전성 메모리 장치(4)의 구성을 3차원 구조로 구현할 수 있다. 구체적으로, 강유전성 메모리 소자(6)는 핀 구조물(6010)과 강유전층(630) 사이에 배치되는 문턱 스위칭층(620)을 구비할 수 있다. 상술한 바와 같이, 문턱 스위칭층(620)은 소정의 문턱 전압 이상의 전압에서 턴온 되고, 소정의 문턱 전압 이하에서 턴오프될 수 있다. 이와 같이, 문턱 스위칭층(620)의 문턱 스위칭 동작을 이용하여, 강유전층(630)에 제공되는 분극 스위칭 전압을 제어할 수 있다. 결과적으로, 강유전층(630)이 소정의 분극 스위칭 전압 이상에서 분극 스위칭 동작을 수행하도록 제어함으로써, 강유전성 메모리 장치(6)의 동작 신뢰성을 향상시킬 수 있다.
도 7a 내지 도 7d는 본 개시의 제5 실시 예에 따르는 강유전성 메모리 장치(7)를 개략적으로 나타내는 도면이다. 구체적으로, 도 7a는 상기 강유전성 메모리 장치(7)의 사시도이며, 도 7b는 도 7a의 강유전성 메모리 장치(7)를 I-I'라인을 따라 절취한 단면도이며, 도 7c는 도 7b의 부분 확대도이다. 도 7d는 도 7a의 강유전성 메모리 장치(7)를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 7a 내지 도 7d에 도시되는 강유전성 메모리 장치(7)는 안장형(Saddle) 채널 구조를 가지는 3차원 구조의 트랜지스터 소자일 수 있다. 상기 채널 구조는 핀(Fin) 형태로 구현될 수 있다.
도 7a 내지 도 7d를 참조하면, 반도체 기판(701)이 제공된다. 반도체 기판(701)은 상부로 돌출되도록 배치되는 핀 구조물(7010)을 구비한다. 반도체 기판(701) 및 핀 구조물(7010)은 일 예로서, 도 3a, 도 3b 및 도 3c, 도 6a, 도 6b 및 도 6c와 관련하여 상술한 제2 및 제4 실시 예의 반도체 기판(301, 601) 및 핀 구조물(3010, 6010)과 실질적으로 동일한 구성을 가질 수 있다. 일 실시 예에서, 기판(701)은 도핑된 단결정 실리콘 기판일 수 있다. 일 실시 예에서, 핀 구조물(7010)은 반도체 기판(701)과 동일한 재질로 이루어질 수 있다. 핀 구조물(7010)은 x 방향을 따라 연장될 수 있다.
도 7a 및 도 7d를 참조하면, 반도체 기판(701) 상에서 핀 구조물(7010)을 둘러싸는 층간 절연층(705)이 배치된다. 층간 절연층(705)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 핀 구조물(7010)은 트렌치(70)를 구비할 수 있다. 핀 구조물(7010)은 트렌치(70) 내에서 x 방향 및 y 방향을 따라 연장되는 바닥면(701a)과 z 방향을 따라 연장되는 측벽면(701b, 701c)을 구비할 수 있다. 트렌치(70)의 바닥면(701a) 및 측벽면(701b, 701c) 상에 계면 절연층(710)이 배치될 수 있다. 계면 절연층(710) 상에는 강유전층(730)이 배치될 수 있다. 도 7a 및 도 7d를 참조하면, 핀 구조물(7010)의 상부면(701d) 및 측부면(701e, 701f)의 적어도 일부분, 및 층간 절연층(705)의 상면에 계면 절연층(710) 및 강유전층(730)이 순차적으로 배치될 수 있다. 계면 절연층(710) 및 강유전층(730)의 구성은 도 6a, 도 6b 및 도 6c와 관련하여 상술한 계면 절연층(610) 및 강유전층(630)의 구성과 실질적으로 동일하다.
한편, 도 7b 및 도 7c를 참조하면, 트렌치(70) 내에서 수직 방향으로 적층되는 저항 구조물(740)이 배치될 수 있다. 저항 구조물(740)은 트렌치(70)의 바닥면(701a)에 위치하는 강유전층(730) 상에 배치될 수 있다. 저항 구조물(740)은 서로 다른 전기적 저항을 가지는 복수의 저항체층(740a, 740b, 740c, 740d)를 포함할 수 있다. 일 실시 예로서, 도 7a, 도 7b 및 도 7c에는 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)을 도시하고 있으나, 반드시 이에 한정되지 않고 강유전성 메모리 장치(7)는 다양한 다른 개수의 저항체층을 포함할 수 있다.
상기 복수의 저항체층(740a, 740b, 740c, 740d)의 각 저항체층은 트렌치(70)의 측벽면(701b, 701c)을 따라 강유전층(730)의 서로 다른 부분과 접할 수 있다. 즉, 상기 각 저항체층은 측면 방향으로 강유전층(730)의 서로 다른 부분과 접할 수 있다. 도 7c에서와 같이, 제1 저항체층(740a)은 강유전층(730)의 제1 부분(730a)와 접할 수 있다. 마찬가지로, 제2 내지 제4 저항체층(740b, 740c, 740d)는 각각 강유전층(730)의 제2 내지 제4 부분(730b, 730c, 730d)와 접할 수 있다. 이때, 제4 저항체층(740d)의 상면은 소스 영역(770) 및 드레인 영역(790)의 하면보다 아래에 위치할 수 있다.
제1 내지 제4 저항체층(740a, 740b, 740c, 740d)은 서로 다른 전기적 저항을 가질 수 있다. 일 예로서, 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)은 전기적 저항의 구배(gradient)를 가지도록 적층될 수 있다. 일 예로서, 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)은 순차적으로 저항이 감소하거나, 순차적으로 저항이 증가하는 순서로 적층될 수 있다. 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)은 서로 다른 산소 공공 농도를 가지는 금속 산화물을 포함할 수 있다. 상기 산소 공공 농도가 증가할수록, 상기 금속 산화물의 저항은 감소할 수 있다. 상기 산소 공공은 상기 금속 산화물 내에서 전도성 캐리어를 생성할 수 있다. 상기 금속 산화물은 일 예로서, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물, 철 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 7b 및 도 7c를 참조하면, 트렌치(70)의 내부에서 저항 구조물(740)과 접하도록 게이트 전극층(750)이 배치될 수 있다. 게이트 전극층(750)은 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)의 각 저항체층과 접하도록 배치될 수 있다. 즉, 게이트 전극층(750)은 제4 저항체층(740a, 740b, 740c, 740d)의 각 저항체층과 전기적으로 연결될 수 있다. 게이트 전극층(750)의 구성은 도 6a, 도 6b 및 도 6c와 관련하여 상술한 제 강유전성 메모리 장치(6)의 게이트 전극층(650)의 구성과 실질적으로 동일하다.
트렌치(70) 내에서, 저항 구조물(740)의 상부에 매립 절연층(760)이 배치될 수 있다. 매립 절연층(760)은 강유전층(730)과 게이트 전극층(750) 사이에 배치될 수 있다. 매립 절연층(760)의 하면은 소스 영역(770) 및 드레인 영역(790)의 하면보다 아래에 위치할 수 있다.
한편, 도 7b 및 도 7c를 참조하여, 본 실시 예에 따르는 강유전성 메모리 장치의 동작 방법을 설명한다. 게이트 전극층(750)과 강유전층(730) 사이에 서로 다른 전기적 저항을 가지는 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)가 배치되기 때문에, 게이트 전극층(750)을 통해 소정의 전압이 인가될 때, 강유전층(730)에 인가되는 전압은 제1 내지 제4 부분(730a, 730b, 730c, 730d) 별로 서로 다를 수 있다. 이에 따라, 강유전층(730)의 제1 내지 제4 부분(730a, 730b, 730c, 730d) 별로 분극 스위칭 동작을 구분하여 수행할 수 있다.
일 예로서, 제1 내지 제4 저항체층(740a, 740b, 740c, 740d)은 전기적 저항이 순차적으로 감소하도록 배치될 수 있다. 즉, 제1 저항체층(740a)의 저항이 가장 크고, 제4 저항체층(740d)의 저항이 가장 작을 수 있다. 일 실시 예에서, 게이트 전극층(750)에 제1 전압을 인가하여, 강유전층(730)의 제4 부분(730d)에 대해서만 분극 스위칭 동작을 발생시킬 수 있다. 다른 실시 예에서, 게이트 전극층(750)에 상기 제1 전압보다 큰 제2 전압을 인가하여, 강유전층(730)의 제3 및 제4 부분(730c, 730d)에 대해서만 분극 스위칭 동작을 발생시킬 수 있다. 또다른 실시 예에서, 게이트 전극층(750)에 상기 제2 전압보다 큰 제3 전압을 인가하여, 강유전층(730)의 제2 내지 제4 부분(730b, 730c, 730d)에 대해서만 분극 스위칭 동작을 발생시킬 수 있다. 또다른 실시 예에서, 게이트 전극층(750)에 상기 제3 전압보다 큰 제4 전압을 인가하여, 강유전층(730)의 제1 내지 제4 부분(730a, 730b, 730c, 730d)에 대해 분극 스위칭 동작을 발생시킬 수 있다. 상술한 바와 같이, 강유전층(730)의 부분 별로 분극 스위칭되는 양을 변화시킬 수 있다. 상기 스위칭된 분극의 양에 따라, 서로 다른 양의 전하가 핀 구조물(7010)의 채널 영역으로 유도됨으로써, 채널 저항이 서로 차별화될 수 있다. 이를 통해, 강유전성 메모리 장치는 멀티 레벨의 신호 정보를 구현할 수 있다. 상기 채널 영역은 소스 영역(770)과 드레인 영역(790) 사이에서, 계면 절연층(710)과 계면을 이루는 핀 구조물(7010)의 영역에 형성될 수 있다.
몇몇 실시 예들에 따르면, 상술한 저항 구조물(740) 및 매립 절연층(760)의 구성은, 도 3a, 도 3b 및 도 3c과 관련하여 상술한 제2 실시 예의 강유전성 메모리 장치(3), 및 도 6a, 도 6b 및 도 6c와 관련하여 상술한 제4 실시 예의 강유전성 메모리 장치(6)에, 실질적으로 동일하게 적용될 수 있다. 즉, 저항 구조물(740) 및 매립 절연층(760)은 강유전성 메모리 장치(3, 6)의 강유전층(330, 630)과 게이트 전극층(350, 650) 사이에 배치될 수 있다.
상술한 바와 같이, 본 실시 예에 따르면, 강유전층(730)과 게이트 전극층(750) 사이에 배치되는 복수의 저항체층(740a, 740b, 740c, 740d)을 구비하는 강유전성 메모리 장치(7)를 제공할 수 있다. 이 때, 복수의 저항체층(740a, 740b, 740c, 740d)은 서로 다른 저항을 구비할 수 있다. 게이트 전극층(750)에 전압이 인가될 때, 복수의 저항체층(740a, 740b, 740c, 740d)과 접촉하는 강유전층(730)의 부분(730a, 730b, 730c, 730d) 별로 분극 스위칭이 서로 다르게 발생하도록 제어할 수 있다. 그 결과, 상술한 분극 스위칭 제어 방법을 이용하여, 강유전층(730) 내에 멀티 레벨의 신호 정보를 효과적으로 저장할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 6 7: 강유전성 메모리 장치,
30 60 70: 트렌치,
101 201 301 401 601 701: 반도체 기판, 105 405: 채널 영역,
110 310 410 610 710: 계면 절연층, 130 230 330 430 630 730: 강유전층,
150 250 350 450 650 750: 게이트 전극층,
170 270 370 470 670 770: 소스 영역, 190 290 390 490 690 790: 드레인 영역,
210: 채널층,
305 605 705: 층간 절연층,
355 655 755: 상부 전도층,
420 620: 문턱 스위칭층,
740: 저항 구조물, 740a 740b 740c 740d: 복수의 저항체층,
760: 매립 절연층,
3010 6010 7010: 핀 구조물.

Claims (27)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되고 에피택셜 박막(epitaxial film)을 구비하는 채널층;
    상기 채널층 상에 배치되는 강유전층; 및
    상기 강유전층 상에 배치되는 게이트 전극층을 포함하는,
    강유전성 메모리 장치.
  2. 제1 항에 있어서,
    상기 강유전층은 상기 채널층과 접촉하는
    강유전성 메모리 장치.
  3. 제1 항에 있어서,
    상기 에피택셜 박막은 탄화실리콘(SiC) 또는 실리콘게르마늄(SiGe)을 포함하는
    강유전성 메모리 장치.
  4. 제3 항에 있어서,
    상기 에피택셜 박막은 n형 또는 p형으로 도핑되는
    강유전성 메모리 장치.
  5. 제3 항에 있어서,
    상기 채널층의 표면은 상기 에피택셜 박막의 탄소(C) 원소 또는 게르마늄(Ge) 원소로 이루어지는
    강유전성 메모리 장치.
  6. 제3 항에 있어서,
    상기 강유전층은
    하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  7. 제6 항에 있어서,
    상기 강유전층은
    탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 메모리 장치.
  8. 제1 항에 있어서,
    상기 게이트 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 장치.
  9. 제1 항에 있어서,
    상기 게이트 전극층의 양단에 위치하는 상기 반도체 기판에 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 메모리 장치.
  10. 반도체 기판;
    상기 반도체 기판의 상부에 배치되는 문턱 스위칭층;
    상기 문턱 스위칭층 상에 배치되는 강유전층; 및
    상기 강유전층 상에 배치되는 게이트 전극층을 포함하는,
    강유전성 메모리 장치.
  11. 제10 항에 있어서,
    상기 반도체 기판과 상기 문턱 스위칭층 사이에 배치되는 계면 절연층을 더 포함하는
    강유전성 메모리 장치.
  12. 제10 항에 있어서,
    상기 문턱 스위칭층은
    실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 및 철 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  13. 제12 항에 있어서,
    상기 문턱 스위칭층은
    알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 니켈(Ni) 중 적어도 하나를 도펀트로서 포함하는
    강유전성 메모리 장치.
  14. 제10 항에 있어서,
    상기 계면 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  15. 제10 항에 있어서,
    상기 강유전층은
    하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  16. 반도체 기판;
    상기 반도체 기판에 배치되고, 트렌치를 구비하는 핀 구조물, 상기 트렌치는 바닥면과 측벽면을 구비함;
    상기 트렌치의 상기 바닥면 및 상기 측벽면 상에 배치되는 강유전층;
    상기 트렌치 내에서 수직 방향으로 적층되며, 서로 다른 전기적 저항을 가지는 복수의 저항체층; 및
    상기 복수의 저항체층의 각 저항체층과 전기적으로 연결되는 게이트 전극층을 포함하고,
    상기 복수의 저항체층은 상기 게이트 전극층과 상기 강유전층 사이에 배치되는
    강유전성 메모리 장치.
  17. 제16 항에 있어서,
    상기 트렌치를 기준으로 서로 대향하는 위치의 핀 구조물에 각각 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 메모리 장치.
  18. 제16 항에 있어서,
    상기 복수의 저항체층의 각 저항체층은 상기 트렌치의 상기 측벽면을 따라 상기 강유전층의 서로 다른 부분과 접하는
    강유전성 메모리 장치.
  19. 제16 항에 있어서,
    상기 복수의 저항체층은 서로 다른 산소 공공 농도를 가지는 금속 산화물을 포함하는
    강유전성 메모리 장치.
  20. 제19 항에 있어서,
    상기 금속 산화물은
    지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 및 철 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  21. 제16 항에 있어서,
    상기 복수의 저항체층은 전기적 저항의 구배(gradient)를 가지도록 적층되는
    강유전성 메모리 장치.
  22. 제16 항에 있어서,
    상기 게이트 전극층은,
    상기 트렌치의 내부에서 상기 복수의 저항체층의 각 저항체층과 접하도록 배치되는
    강유전성 메모리 장치.
  23. 제16 항에 있어서,
    상기 강유전층은
    하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 및 하프늄지르코늄산화물(Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  24. 제16 항에 있어서,
    상기 강유전층과 상기 핀 구조물 사이에 배치되는 계면 절연층을 더 포함하고,
    상기 계면 절연층은 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  25. 제24 항에 있어서,
    상기 강유전층과 상기 계면 절연층 사이에 배치되는 문턱 스위칭층을 더 포함하고,
    상기 문턱 스위칭층은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 및 철 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 장치.
  26. 제16 항에 있어서,
    상기 강유전층과 상기 핀 구조물 사이에 배치되고, 에피택셜 박막(epitaxial film)을 구비하는 채널층을 더 포함하되,
    상기 에피택셜 박막은 실리콘게르마늄(SiGe) 또는 탄화실리콘(SiC)을 포함하는
    강유전성 메모리 장치.
  27. 제26 항에 있어서,
    상기 채널층의 표면은 게르마늄(Ge) 원소 또는 탄소(C) 원소로 이루어지는
    강유전성 메모리 장치.

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