CN110277410A - 铁电存储器件 - Google Patents

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Abstract

本发明提供一种铁电存储器件。根据一个实施例的铁电存储器件包括：半导体衬底、设置在半导体衬底上的沟道层、设置在沟道层上的铁电层、以及设置在铁电层上的栅电极层。沟道层包括外延膜。

Description

铁电存储器件
相关申请的交叉引用
本申请要求2018年3月15日提交的第10-2018-0030344号韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例总体涉及一种半导体器件，更具体地，涉及一种铁电存储器件。
背景技术
通常，铁电材料是指在没有施加外部电场的状态下具有自发电极化的材料。具体地，铁电材料可以保持两种稳定的剩余极化(remanent polarization)状态中的任何一种。这些特性可以被使用在存储器件中，用于以非易失性方式储存逻辑信息“0”或“1”。
同时，由于剩余极化可以通过外部电场的施加来切换，因此积极地进行了关于非易失性存储器件中的铁电材料的应用的研究。作为应用示例，在具有单个晶体管的单元结构中，非易失性存储器件可以在晶体管的栅电介质层中使用铁电材料。根据从外部施加的电压的大小或极性，包括铁电材料的栅电介质层可以储存具有不同极化方向的剩余极化。另外，不同的电势极化方向可以将不同类型的电荷诱导至晶体管的沟道区中。结果，可以测量晶体管的沟道电阻以识别所储存的剩余极化。
发明内容
公开了根据本公开一个方面的铁电存储器件。所述铁电存储器件包括：半导体衬底、设置在所述半导体衬底上的沟道层、设置在所述沟道层上的铁电层、以及设置在所述铁电层上的栅电极层。所述沟道层包括外延膜。
公开了根据本公开另一方面的铁电存储器件。所述铁电存储器件包括：半导体衬底、设置在所述半导体衬底上的阈值开关层、设置在所述阈值开关层上的铁电层、以及设置在所述铁电层上的栅电极层。
公开了根据本公开又一方面的铁电存储器件。所述铁电存储器件包括：半导体衬底、设置在所述半导体衬底上并具有沟槽的鳍式结构、垂直层叠在所述沟槽中的多个电阻层，每个电阻层具有不同的电阻、以及与所述多个电阻层中的每个电阻层电连接的栅电极层。所述多个电阻层设置在所述栅电极层与所述铁电层之间。
附图说明
图1是示意性地示出根据本公开的比较示例的铁电存储器件的截面图。
图2是示意性地示出根据本公开的实施例的铁电存储器件的截面图。
图3A至图3C是示意性地示出根据本公开的实施例的三维铁电存储器件的图。
图4是示意性地示出根据本公开的实施例的铁电存储器件的截面图。
图5A至图5C是示意性地示出根据本公开的实施例的铁电存储器件的操作方法的图。
图6A至图6C是示意性地示出根据本公开的实施例的三维铁电存储器件的图。
图7A至图7D是示意性地示出根据本公开的实施例的三维铁电存储器件的图。
具体实施方式
现在将在下文中参考附图描述各种实施例。在附图中，为了清楚说明，层和区域的尺寸可能被夸大。附图相对于观察者的视点来描述。如果一个元件被称为位于另一个元件上，则可以理解该元件直接位于该另一个元件上，或者附加的元件可以介于该元件和该另一个元件之间。在整个说明书中，相同的附图标记表示相同的元件。
另外，词的单数形式的表达应被理解为包括词的复数形式，除非在上下文中明确地不这样使用。应理解，术语“包括”、“包含”或“具有”旨在指定特征、数量、步骤、操作、元件、部件或其组合的存在，但不用于排除一个或更多个其他特征、数量、步骤、操作、组件、部件或其组合的存在或添加的可能性。
图1是示意性地示出根据本公开的比较示例的铁电存储器件1的截面图。参考图1，铁电存储器件1可以包括衬底101、界面绝缘层110、铁电层130和栅电极层150。铁电存储器件1可以是晶体管型存储器件，其中，根据储存在铁电层130中的剩余极化的方向来实现不同的沟道电阻。
在该比较示例中描述的铁电存储器件1可以执行以下存储器写入操作。当经由栅电极层150施加预定的写入电压时，在铁电层130中可以形成具有预定极化方向的极化。此外，即使在移除所述写入电压之后，具有与所述极化方向相同的方向的剩余极化也可以被保留并储存在铁电层130中。所储存的剩余极化可以对应于逻辑信息。作为示例，具有从栅电极层150朝向衬底101的方向的剩余极化可以对应于逻辑信息“1”，并且具有从衬底101朝向栅电极层150的方向的剩余极化可以对应于逻辑信息“0”。
可以如下来执行本实施例中描述的铁电存储器件1的读取操作。首先，根据剩余极化的极化方向，铁电层130中的剩余极化可以将电子诱导到衬底101的沟道区105中，或者可以使空穴从沟道区105发射。因此，在另一个示例中，剩余极化可以将空穴诱导到衬底101的沟道区105中，或者可以使电子从沟道区105发射。当读取电压施加到栅电极层150时，源极区170与漏极区190之间的沟道电阻可以根据在沟道区105中诱导的电荷的类型或数量而变化。例如，当信息“1”储存在NMOS型铁电存储器件1的铁电层130中时，通过相对应的剩余极化，电子可以被诱导到沟道区105中。在这种情况下，当施加预定的读取电压时，沟道电阻可以相对较低或减小。作为另一个示例，当信息“0”储存在NMOS型铁电存储器件1的铁电层130中时，通过相对应的剩余极化，电子可以从沟道区105发射。在该示例中，当施加读取电压时，沟道电阻可以相对较高或增大。这样，通过测量沟道电阻的变化，可以读出储存在铁电存储器件1中的逻辑信息。
参考图1，衬底101可以包括例如半导体材料。作为示例，衬底101可以是p型掺杂的硅衬底。源极区170和漏极区190可以在栅电极层150的两端或对置端处设置在衬底101中。当衬底101掺杂成p型时，源极区170和漏极区190可以是掺杂成n型的区域。
界面绝缘层110可以设置在衬底101上。界面绝缘层110可以具有非晶结构。界面绝缘层110可以介于衬底101与铁电层130之间，并且作用于在制造过程中抑制衬底101与铁电层130之间的界面反应。由于界面反应，在衬底101与铁电层130之间的直接界面处可产生能够捕获电荷的缺陷位点。随着缺陷位点的密度增大，铁电层130的铁电特性可劣化。界面绝缘层110可以包括例如氧化硅、氮化硅或氮氧化硅。
铁电层130可以设置在界面绝缘层110上。铁电层130可以包括结晶的金属氧化物。铁电层130可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铪锆(Hf0.5Zr0.5O2)或其组合。铁电层130可以包括至少一种掺杂剂。作为示例，铁电层130可以包括碳(C)、硅(Si)、镁(Mg)、钇(Y)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)或它们的组合作为掺杂剂。
栅电极层150可以设置在铁电层130上。栅电极层150可以包括导电材料。栅电极层150可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、氧化钌(RuO2)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)或其中两种或更多种的组合。
与根据图2的以下描述的实施例的铁电存储器件相比，上述比较示例的铁电存储器件可具有相对劣化的结构、性能和功能。例如，界面绝缘层110可以具有非晶结构，使得当铁电层130形成在界面绝缘层110上时，铁电层130的晶粒尺寸和晶粒中的极化轴的方向可相对于衬底101不均匀地分布。结果，当铁电存储器件包括多个铁电存储单元晶体管时，在多个存储单元晶体管之间可能产生极化切换电压偏差。
又例如，界面绝缘层110可以介于衬底101与铁电层130之间，使得当在栅电极层150与衬底101之间施加写入电压或读取电压时，产生跨界面绝缘层110的电压降。因此，需要增加写入电压或读取电压的大小以弥补该电压降，因此需要增大铁电存储器件的操作电压。又例如，当如上所述将在衬底101与铁电层130之间施加的写入电压或读取电压增大以弥补电压降时，界面绝缘层110可能因增大的写入电压或读取电压而被电损坏。结果，在界面绝缘层110中或在界面绝缘层110与铁电层130之间的界面处可形成电荷的陷阱位点。陷阱位点可以是使电荷在衬底101与铁电层130之间行进的泄漏路径，使得铁电存储器件的耐久性和可靠性恶化。
图2是示意性地示出根据本公开的实施例的铁电存储器件2的截面图。参考图2，铁电存储器件2可以包括半导体衬底201、沟道层210、铁电层230和栅电极层250。沟道层210可以包括外延层。
半导体衬底201可以包括例如半导体材料。半导体衬底201可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底201的至少一个区域可以掺杂有掺杂剂。作为示例，半导体衬底201可以掺杂成n型或p型衬底。
同时，源极区270和漏极区290可以设置在半导体衬底201中。源极区270和漏极区290可以在栅电极层250的两端处位于半导体衬底201中。源极区270和漏极区290可以与沟道层210接触。在一个实施例中，当半导体衬底201掺杂成p型时，源极区270和漏极区290都可以是掺杂成n型的区域。可替选地，当半导体衬底201掺杂成n型时，源极区270和漏极区290都可以是掺杂成p型的区域。
沟道层210可以设置在半导体衬底201上。作为示例，沟道层210可以具有5纳米(5nm)至20纳米(20nm)的厚度。在一个实施例中，沟道层210可以具有结晶结构。作为示例，沟道层210可以具有单晶结构。
沟道层210可以在与铁电层230的界面处或附近具有外延膜。外延膜可以具有低的与氧的反应效率。即，当铁电层230包括金属氧化物时，沟道层210可以不与金属氧化物反应。因此，沟道层210可以与铁电层230形成稳定的界面。在一个实施例中，外延膜可以包括第4族元素，比如碳(C)或锗(Ge)。在一个实施例中，当半导体衬底201包括硅(Si)时，外延膜可以包括碳化硅(SiC)或硅锗(SiGe)。当外延膜包括碳化硅(SiC)或硅锗(SiGe)时，碳(C)或锗(Ge)可以存在为硅(Si)中的取代元素。根据碳(C)或锗(Ge)的量，碳化硅(SiC)或硅锗(SiGe)的晶格应变的程度可以变化。即，通过控制用于形成碳化硅(SiC)或硅锗(SiGe)所提供的的碳(C)或锗(Ge)的量，可以控制碳化硅(SiC)或硅锗(SiGe)的晶格尺寸。
另外，当铁电层230与包含具有受控制的晶格尺寸的碳化硅(SiC)或硅锗(SiGe)的外延膜接合时，外延膜可以引起铁电层230中的晶格应变。铁电层230的晶格应变可以通过挠曲电效应在铁电层230中形成电场。挠曲电效应可以使铁电层230的铁电特性稳定。在铁电层230中，铁电特性的稳定可以意味着抑制或防止铁电层230的铁电特性改变为其它介电特性比如顺电特性，或者稳定可以意味着帮助铁电层230保持均一的铁电性。
在一个实施例中，外延膜包括碳化硅(SiC)膜，并且通过控制碳化硅(SiC)膜中的碳含量，在与外延膜接触的铁电层230中可以产生不同程度的晶格应变。晶格应变可以包括拉伸应变或压缩应变。此时，碳化硅(SiC)膜中的碳(C)可以沿碳化硅(SiC)膜的厚度方向形成浓度梯度。在一个替代性示例中，碳化硅(SiC)膜中的碳(C)可以沿碳化硅(SiC)膜的厚度方向具有均一的浓度。
在另一实施例中，外延膜包括硅锗(SiGe)薄膜，并且通过控制硅锗(SiGe)薄膜中的锗含量，在与外延薄膜接触的铁电层230中可以产生不同程度的晶格应变。晶格应变可以包括拉伸应变或压缩应变。此时，硅锗(SiGe)薄膜中的锗(Ge)可以沿硅锗(SiGe)薄膜的厚度方向形成浓度梯度。在一个不同的示例中，硅锗(SiGe)薄膜中的锗(Ge)可以沿硅锗(SiGe)薄膜的厚度方向具有相同的浓度。
沟道层210可以掺杂有掺杂剂以具有与半导体一致的特性。掺杂剂的类型可以与半导体衬底201中所使用的掺杂类型相同。即，当半导体衬底201掺杂成p型时，沟道层210也可以掺杂成p型。作为p型掺杂剂的示例，沟道层210可以包括硼(B)或铝(Al)。当半导体衬底201掺杂成n型时，沟道层210可以掺杂成n型。作为n型掺杂剂的示例，沟道层210可以包括磷(P)或砷(As)。在一个实施例中，沟道层210的上表面可以包含构成外延膜的化合物中的碳(C)或锗(Ge)。即，元素碳(C)或元素锗(Ge)可以位于沟道层210的表面或被包含在沟道层210的表面中。因此，铁电层230可以与外延膜中的碳(C)或锗(Ge)直接接触。
铁电层230可以设置在沟道层210上。铁电层230可以包括结晶的金属氧化物。作为示例，铁电层230可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铪锆(Hf0.5Zr0.5O2)、Pb(Zr,Ti)O3、SrBi2Ta2O9(Bi,La)4Ti3O12、BiFeO3或其中两种或更多种的组合。
在一个实施例中，铁电层230可以包括至少一种掺杂剂。掺杂剂可以帮助稳定铁电层230的铁电性。作为示例，铁电层230可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)或其组合。
栅电极层250可以设置在铁电层230上。栅电极层250可以包括导电材料。栅电极层250可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、氧化钌(RuO2)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)或其中两种或更多种的组合。
如上所述，根据本公开的实施例，铁电存储器件2可以包括沟道层210，所述沟道层210在铁电层230的界面处或附近具有外延膜。外延膜可以包含具有低的与氧的反应效率的碳(C)或者锗(Ge)，使得沟道层210可以与铁电层230形成稳定的界面。与比较示例相比，本公开的实施例可以省略设置在沟道层210与铁电层230之间的界面绝缘层。
根据一个实施例，通过将铁电层230设置在沟道层210的外延膜上，铁电层230可以被引起具有晶体结构。结果，可以改善铁电层230的晶粒均匀性。因此，当铁电存储器件2具有多个铁电存储单元晶体管、并且在多个存储单元晶体管中进行极化切换操作时，多个存储单元晶体管之间的极化切换操作均一性和可靠性得到改善。另外，可以省略比较示例的在沟道区105与铁电层130之间的界面绝缘层110。结果，在本公开的实施例中，铁电存储器单元晶体管避免了写入电压和读取电压升高以克服跨界面绝缘层的电压降的现象，以及避免了在界面绝缘层中的便利于泄漏电流的陷阱位点的形成。在这些方式和其他方式中，本公开的实施例改善了铁电存储器件2在器件的操作期间的耐用性和可靠性。
图3A至图3C是示意性地示出根据本公开的实施例的三维铁电存储器件3的图。尽管为方便起见图3A至图3C参考正交xyz轴系统来描述，但是显然可以使用其他非正交轴。具体地，图3A是铁电存储器件3的立体图，图3B是沿图3A中的铁电存储器件3的线I-I’截取的截面图，以及图3C是沿图3A中的铁电存储器件3的线II-II’截取的截面图。图3A至图3C所示的铁电存储器件3可以是具有鞍型沟道结构的三维晶体管器件。沟道结构可以以鳍式的形式实现。根据一个实施例，上述参考图2的沟道层210可以用于参考3A至图3C描述的实施例中。
参考图3A至图3C，可以提供半导体衬底301。半导体衬底301可以具有被设置为向上突出的鳍式结构3010。半导体衬底301可以例如与上述参考图2的实施例的衬底201具有实质相同的配置。在一个实施例中，半导体衬底301可以是掺杂的单晶硅(Si)衬底。在一个实施例中，鳍式结构3010可以由与半导体衬底301相同的材料形成。
参考图3A和图3C，包围鳍式结构3010的层间绝缘层305可以设置在半导体衬底301上。层间绝缘层305可以包括例如氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
参考图3A和图3B，鳍式结构3010可以具有沟槽30。沟槽30可以具有在x方向和y方向上延伸的底表面301a、以及在y方向和z方向上延伸的侧壁表面301b和301c。沟道层310可以设置在沟槽30的底表面301a和侧壁表面301b和301c上。铁电层330可以设置在沟道层310上。参考图3A和图3C，沟道层310可以设置在鳍式结构3010的上表面301d以及侧表面301e和301f的至少一部分上，以及层间绝缘层305的上表面上。铁电层330也可以设置在沟道层310上。沟道层310和铁电层330的配置可以与上述参考图2的沟道层210和铁电层230的配置实质相同。
同时，参考图3B，栅电极层350可以设置在铁电层330上。铁电层可以设置在沟道层310上，沟道层310又可以设置在沟槽30的内壁表面301a、301b和301c上。上导电层355可以设置在栅电极层350上。参考图3C，栅电极层350和上导电层355可以依次地布置在铁电层330上。栅电极层350和上导电层355可以包括导电材料。栅电极层350和上导电层355可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱(IrO2)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)、氧化钌(RuO2)或其中两种或更多种的组合。
参考图3A和图3B，源极区370和漏极区390可以关于沟槽30彼此相对地分别设置在鳍式结构3010中。源极区370和漏极区390可以掺杂有与在鳍式结构3010中使用的掺杂剂不同类型的掺杂剂。作为示例，当鳍式结构3010掺杂成p型时，源极区370和漏极区390都可以掺杂成n型。作为另一示例，当鳍式结构3010掺杂成n型时，源极区370和漏极区390都可以掺杂成p型。
如上所述，上述参考图2的实施例的铁电存储器件2的配置可以以三维结构实现。具体地，铁电存储器件3可以包括设置在鳍式结构3010与铁电层330之间的沟道层310。如上所述，沟道层310具有外延层，所述外延层具有低的与氧的反应效率，使得沟道层310可以与铁电层330形成稳定的界面。因此，可以省略比较示例的在沟道区105与铁电层130之间的界面绝缘层。结果，在铁电存储器件3的操作中，避免了写入电压和读取电压升高或增大以克服跨界面绝缘层的电压降而损坏器件的现象。此外，在铁电存储器件3中也可以避免在界面绝缘层中的便利于泄漏电流的陷阱位点的形成。
另外，由于沟道层310具有结晶结构，因此形成在沟道层310上的铁电层330可以具有均匀的晶粒。因此，当铁电存储器件3具有多个铁电存储单元晶体管、并且在多个存储单元晶体管中进行极化切换操作时，多个存储单元晶体管之间的极化切换操作的均一性和可重复性得到改善。
图4是示意性地示出根据本公开的实施例的铁电存储器件4的截面图。参考图4，铁电存储器件4可以包括半导体衬底401、界面绝缘层410、阈值开关层420、铁电层430和栅电极层450。阈值开关层420可以基于预定的阈值电压来控制被提供给铁电层430的电压。
半导体衬底401可以包括例如半导体材料。半导体衬底401可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底401的至少一个区域可以掺杂有掺杂剂。作为示例，半导体衬底401可以掺杂成n型或p型衬底。源极区470和漏极区490可以在栅电极层450的两端或对置端处设置在半导体衬底401中。在一个实施例中，当半导体衬底401掺杂成p型时，源极区470和漏极区490可以都是掺杂成n型的区域。在另一实施例中，当半导体衬底401掺杂成n型时，源极区470和漏极区490可以都是掺杂成p型的区域。沟道区405可以在源极区470与漏极区490之间位于半导体衬底401中。根据储存在铁电层430中的剩余极化的方向，在剩余极化的影响下，电荷可以被诱导到沟道区405中或者电荷可以从沟道区405发射。
界面绝缘层410可以设置在半导体衬底401上。界面绝缘层410可以介于半导体衬底401与阈值开关层420之间，以在制造过程中抑制在衬底401与阈值开关层420之间的界面反应。由于界面反应，在半导体衬底401与阈值开关层420之间的界面处可产生能够捕获电荷的缺陷位点，并且随着缺陷位点的密度增大，切换性能可能劣化。在一个实施例中，当半导体衬底401包括硅(Si)时，界面绝缘层410可以包括例如氧化硅、氮化硅或氮氧化硅。在一些实施例中，当半导体衬底401与阈值开关层420形成化学上稳定的界面时，界面绝缘层410可以省略。在这种情况下，阈值开关层420可以直接设置在半导体衬底401上。
参考图4，阈值开关层420可以设置在界面绝缘层410上。阈值开关层420可以响应于外部施加的电压来执行或控制阈值开关操作。阈值开关操作是如下操作：根据施加到阈值开关层420的外部电压，基于预定的阈值电压，阈值开关层420可以具有电导通状态或电关断状态的操作。当施加到阈值开关层420的外部电压的绝对值从初始的关断状态持续增大时，通过使在阈值开关层420中流动的操作电流非线性地或快速地增大到预定的第一阈值电压或更高，可以产生电导通状态。接下来，当在阈值开关层420处于电导通状态时施加到阈值开关层420的外部电压的绝对值持续减小时，操作电流被非线性地或快速地降低到预定的第二阈值电压或者更低，在该点处，在阈值开关层中实现关断状态。
外部电压是否被提供给铁电层430取决于阈值开关层420的导通状态或关断状态。作为示例，当阈值开关层420处于导通状态时，外部施加的电压可以被传送到铁电层430。另一方面，当阈值开关层420处于关断状态时，外部施加的电压不能或不能充分地被传送到铁电层430。在一个实施例中，当执行铁电存储器件4的写入操作或读取操作时，阈值开关层420的第一阈值电压和第二阈值电压可以低于铁电层430的极化切换电压。极化切换电压是足够高的操作电压，在该点处，铁电层430的极化方向可以切换。
阈值开关层420可以包括例如氧化硅、氮化硅、氧化铝、氧化锆、氧化铪、氧化钨、氧化钛、氧化镍、氧化铜、氧化锰、氧化钽、氧化铌、氧化铁或其中两种或更多种的组合。阈值开关层420可以具有用于将电荷(比如电子或空穴)捕获在其中的陷阱位点。在一个实施例中，阈值开关层420可以包括掺杂剂。作为示例，阈值开关层420可以包括铝(Al)、镧(La)、铌(Nb)、钒(V)、钽(Ta)、钨(W)、铬(Cr)、钼(Mo)、铜(Cu)、锆(Zr)、铪(Hf)、钛(Ti)、镍(Ni)或其中的两种或更多种的组合作为掺杂剂。掺杂剂可以使将电荷捕获在阈值开关层420中的陷阱位点的密度增大。
在一个实施例中，当施加等于或低于预定阈值电压的电压、例如第一阈值电压或第二阈值电压时，可以抑制或阻止由阈值开关层420中的一陷阱位点捕获的电荷移动到另一陷阱位点。当施加等于或高于所述阈值电压的电压时，由该陷阱位点捕获的电荷可以沿着在阈值开关层420中形成的电场移动到另一陷阱位点。阈值开关层420内部的电阻因电荷的移动而减小，使得便利于阈值开关层420的开关操作。
再次参考图4，铁电层430可以设置在阈值开关层420上。铁电层430可以包括结晶的金属氧化物。铁电层430可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铪锆(Hf0.5Zr0.5O2)、Pb(Zr,Ti)O3、SrBi2Ta2O9(Bi,La)4Ti3O12，BiFeO3或其中两种或更多种的组合。
在一个实施例中，铁电层430可以包括至少一种掺杂剂。掺杂剂可以帮助稳定铁电层430的铁电性。作为示例，铁电层430可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)或其组合作为掺杂剂。
栅电极层450可以设置在铁电层430上。栅电极层450可以包括导电材料。栅电极层450可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、氧化铱(IrO2)、氧化钌(RuO2)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)或其中两种或更多种的组合。
图5A至图5C是示意性地示出根据本公开的实施例的铁电存储器件的操作方法的图。图5A是说明当外部电压施加到上述参考图4的铁电存储器件4的阈值开关层420时的操作的图。图5B是说明在没有阈值开关层420的情况下、当外部电压施加到铁电存储器件4的铁电层430时的操作的图。图5C是说明当阈值开关层420与铁电层430串联连接时、当外部电压施加到铁电存储器件4时的极化切换电流的分布的图。
参考图5A，当在扫描时将电压施加到阈值开关层420的两端时，输出电流相对于输入电压的特性在曲线图501中示出。即，当具有正极性的外部电压增大到第一阈值电压Vth1或更高时，阈值开关层420可以被电导通，并且当具有负极性的外部电压的绝对值增大到第二阈值电压-Vth1的绝对值或更高时，阈值开关层420可以被电导通。在阈值开关层420中流动的电流可以根据施加的电压相对于第一阈值电压Vth1和第二阈值电压-Vth1的变化而快速变化。
参考图5B，根据施加到铁电层430的电压的极化切换电流的分布在曲线图502中示出。极化切换电流是当响应于施加电压而在铁电层430中执行极化切换操作时在铁电层430中流动的电流。参考曲线图502，当正电压施加到铁电层430时，极化切换操作可以在第一电压V1与第二电压V2之间的电压范围内发生。同时，当负电压施加到铁电层430时，极化切换操作可以在第三电压-V1与第四电压-V2之间的电压范围内发生。然而，当施加的电压分别处于第一峰值电压Vp与第二峰值电压-Vp时，极化切换电流可以呈现为最大值的第一峰值电流Ip和第二峰值电流-Ip。即，当施加的电压分别是第一峰值电压Vp和第二峰值电压-Vp时，在铁电层430中可以发生最大程度的极化切换。另外，极化切换电流可以呈现分别具有预定的半峰全宽(full width at half maximum，FWHM)W1和W2的分布，如曲线图502所示。
同时，再次参考图5B，示出了没有施加电压的状态与第一电压V1和第三电压-V1之间的电压差ΔVm1和电压差ΔVm2，第一电压V1和第三电压-V1分别是发生极化切换的电压的下限值。当电压差ΔVm1和ΔVm2减小时，极化切换操作在较低的施加电压下发生，使得铁电存储器件4的操作可靠性降低。
参考图5C，对于阈值开关层420与铁电层430串联连接的铁电存储器件4，极化切换电流根据所施加的电压的分布可以遵循曲线图503。参考曲线图503，当正电压施加到铁电层430时，极化切换操作可以在第一电压V1’与第二电压V2’之间的电压范围内发生。同时，当施加负电压时，极化切换操作可以在第三电压-V1’与第四电压-V2’之间的电压范围内发生。然而，当施加的电压分别是第一峰值电压Vp’和第二峰值电压-Vp’时，极化切换电流可以呈现为最大值的第一峰值电流Ip’和第二峰值电流-Ip’。另外，极化切换电流可以呈现分别具有预定的半峰全宽(FWHM)W1’和W2’的分布，如曲线图503所示。
当将图5C的曲线图503与图5B的曲线图502相互比较时，没有施加电压的状态与第一电压V1’和第三电压-V1’之间的电压差ΔVm1’和电压差ΔVm2’，大于图5B(其中省略了阈值开关层420)的电压差ΔVm1和ΔVm2，第一电压V1’和第三电压-V1’是产生极化的电压的下限。因此，就阈值开关层420与铁电层430串联连接的铁电存储器件4而言，可以在相对较高的施加电压下执行极化切换操作，从而使铁电存储器件4的操作可靠性可以相对地改善。
此外，当等于或低于预定阈值电压的电压施加到阈值开关层420时，阈值开关层420保持电关断状态，使得外部电压不被提供给铁电层430。即，仅当阈值开关层420处于电导通状态时，外部电压才可以被施加到铁电层430。因此，在铁电层430中发生极化切换操作的电压范围可以相对变窄。即，曲线图503的半峰全宽(FWHM)W1’和W2’可以小于曲线图502的半峰全宽(FWHM)W1和W2。结果，铁电存储器件4的极化切换操作可以在更均一的电压范围内执行，从而可以改善操作可靠性。
图6A至图6C是示意性地示出根据本公开的实施例的三维铁电存储器件6的图。尽管为方便起见，图6A至6C参考正交xyz轴系统来描述，但是显然也可以使用其他非正交轴。具体地，图6A是铁电存储器件6的立体图，图6B是沿图6A中的铁电存储器件6的线I-I’截取的截面图，图6C是沿图6A中的铁电存储器件6的线II-II’截取的截面图。图6A至图6C中所示的铁电存储器件6可以是具有鞍型沟道结构的三维晶体管器件。沟道结构可以以鳍式的形式实现。根据一个实施例，上述参考图4和图5A至图5C的阈值开关层420可以应用于将参考图6A至图6C描述的实施例。
参考6A至图6C，可以提供半导体衬底601。半导体衬底601可以具有被设置为向上突出的鳍式结构6010。半导体衬底601可以例如与上述参考图4的实施例的半导体衬底401具有实质相同的配置。在一个实施例中，半导体衬底601可以是掺杂的单晶硅(Si)衬底。在一个实施例中，鳍式结构6010可以由与半导体衬底601相同的材料形成。
参考图6A和图6C，包围鳍式结构6010的层间绝缘层605可以设置在半导体衬底601上。层间绝缘层605可以包括例如氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
参考图6A和图6B，鳍式结构6010可以具有沟槽60。沟槽60可以在沟槽60中具有在x方向和y方向上延伸的底表面601a、以及在y方向和z方向上延伸的侧壁表面601b和601c。界面绝缘层610可以设置在底表面601a以及侧壁表面601b和601c上。阈值开关层620和铁电层630可以依次地设置在界面绝缘层610上。如图6A和图6C所示，界面绝缘层610可以依次地设置在鳍式结构6010的上表面601d以及侧表面601e和601f的至少一部分之上，并且设置在层间绝缘层605的上表面上。阈值开关层620和铁电层630也可以依次地设置在界面绝缘层610上。界面绝缘层610、阈值开关层620和铁电层630的配置可以与上述参考图4的界面绝缘层410、阈值开关层420和铁电层430的配置实质相同。然而，在一些实施例中，当半导体衬底601与阈值开关层620形成化学上稳定的界面时，界面绝缘层610可以省略。在这种情况下，阈值开关层620可以直接设置在半导体衬底601上。根据储存在铁电层630中的剩余极化的方向，电荷可以被诱导到鳍式结构6010的沟道区中，或者电荷可以从沟道区发射。沟道区可以形成在鳍式结构6010的与界面绝缘层610交界的区域中，并且位于源极区670与漏极区690之间。
同时，参考图6B，栅电极层650可以设置在铁电层630上，所述铁电层630设置在沟槽60的内壁表面601a、601b和601c上。上导电层655可以设置在栅电极层650上。参考图6C，栅电极层650和上导电层655可以依次地布置在铁电层630上。栅电极层650和上导电层655的配置可以与上述参考图3A、图3B和图3C的实施例的栅电极层350和上导电层355的配置实质相同。
参考图6A和图6B，源极区670和漏极区690可以在相对于沟槽60彼此对置的位置处分别设置在鳍式结构6010中。源极区670和漏极区690可以掺杂有与在鳍式结构6010中使用的掺杂剂不同类型的掺杂剂。例如，当鳍式结构6010掺杂成p型时，源极区670和漏极区690都可以掺杂成n型。作为另一示例，当鳍式结构6010掺杂成n型时，源极区670和漏极区690都可以掺杂成p型。
如上所述，根据本公开的实施例，上述参考图4和图5A至图5C的铁电存储器件4的配置可以以三维结构实现。具体地，铁电存储器件6可以包括设置在鳍式结构6010与铁电层630之间的阈值开关层620。如上所述，阈值开关层620可以在等于或高于预定阈值电压的电压处被导通，并且在低于预定阈值电压的电压处被关断。这样，通过利用阈值开关层620的阈值开关操作，可以控制被提供给铁电层630的极化切换电压。因此，如上面结合图5C所讨论的，通过以更高的极化开关阈值电压控制铁电层630执行极化切换操作，铁电存储器件6的操作可靠性可以提高。
图7A至图7D是示意性地示出根据本公开的实施例的铁电存储器件7的图。尽管为方便起见，图7A至图7D参考正交xyz轴系统来描述，但是显然可以使用其他非正交轴。具体地，图7A是铁电存储器件7的立体图，图7B是沿图7A中的铁电存储器件7的线I-I’截取的截面图，图7C是图7B的局部放大图，图7D是沿图7A中的铁电存储器件7的线II-II’截取的截面图。图7A至图7D所示的铁电存储器件7可以是具有鞍型沟道结构的三维晶体管器件。沟道结构可以以鳍式的形式实现。
参考图7A至图7D，可以提供半导体衬底701。半导体衬底701可以具有被设置为向上突出的鳍式结构7010。半导体衬底701和鳍式结构7010可以例如与上述参考图3A至图3C的实施例的半导体衬底301和鳍式结构3010、以及上述参考图6A至图6C的实施例的半导体衬底601和鳍式结构6010具有实质相同的配置。在一个实施例中，半导体衬底701可以是掺杂的单晶硅(Si)衬底。在一个实施例中，鳍式结构7010可以由与半导体衬底701相同的材料形成。
参考图7A和图7D，包围鳍式结构7010的层间绝缘层705可以设置在半导体衬底701上。层间绝缘层705可以包括例如氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或者其中两种或更多种的组合。
参考图7A、图7B和图7C所示，鳍式结构7010可以具有沟槽70。沟槽70可以在沟槽70中具有在x方向和y方向上延伸的底表面701a、以及在y方向和z方向上延伸的侧壁表面701b和701c。界面绝缘层710可以设置在沟槽70的底表面701a和侧壁表面701b和701c上。铁电层730可以设置在界面绝缘层710上。如图7A和图7D所示，界面绝缘层710可以设置在鳍式结构7010的上表面701d以及侧表面701e和701f的至少一部分之上、以及层间绝缘层705的上表面上。界面绝缘层710和铁电层730的配置可以与上述参考图6A至图6C的界面绝缘层610和铁电层630的配置实质相同。
同时，参考图7B和图7C，沿垂直方向层叠的电阻结构740可以设置在沟槽70中。电阻结构740可以层叠在位于沟槽70的底表面701a上的铁电层730上。电阻结构740可以包括各自具有不同电阻的多个电阻层740a、740b、740c和740d。尽管作为一个示例在图7A、图7B和图7C中示出了第一电阻层至第四电阻层740a、740b、740c和740d，但是本公开不必局限于此，并且铁电存储器件7可以包括各种数量的电阻层。
多个电阻层740a、740b、740c和740d中的每个电阻层可以与铁电层730的沿着沟槽70的侧壁表面701b和701c的不同部分接触。即，每个电阻层可以在横向方向上与铁电层730的不同部分接触。如图7C所示，第一电阻层740a可以与铁电层730的第一部分730a接触。类似地，第二电阻层740b、第三电阻层740c和第四电阻层740d可以分别与铁电层730的第二部分730b、第三部分730c和第四部分730d接触。第四电阻层740d的上表面可以位于源极区770的下表面和漏极区790的下表面之下。
第一至第四电阻层740a、740b、740c和740d可以具有不同的电阻。第一至第四电阻层740a、740b、740c和740d可以层叠或布置为产生或实现电阻的梯度。作为示例，第一电阻层至第四电阻层740a、740b、740c和740d可以按依次减小电阻或依次增大电阻的顺序来层叠或布置。第一电阻层至第四电阻层740a、740b、740c和740d可以各自分别包括具有不同的氧空位浓度的金属氧化物。氧空位可以在金属氧化物中产生导电的载流子。随着氧空位浓度增大，金属氧化物的电阻可减小。金属氧化物可以包括例如氧化锆、氧化铪、氧化钨、氧化钛、氧化镍、氧化铜、氧化锰、氧化钽、氧化铌、氧化铁或其中两种或更多种的组合。
参考图7B和图7C，栅电极层750可以被设置为与沟槽70中的电阻结构740接触。上导电层755可以设置在栅电极层750上。栅电极层750可以被设置为与第一电阻层至第四电阻层740a、740b、740c和740d的每个电阻层接触。即，栅电极层750可以与第一电阻层至第四电阻层740a、740b、740c和740d的每个电阻层电连接。栅电极层750的配置可以与上述参考图6A至图6C的铁电存储器件6的栅电极层650的配置实质相同。
在沟槽70内，掩埋绝缘层760可以设置在电阻结构740上。掩埋绝缘层760可以设置在铁电层730与栅电极层750之间。掩埋绝缘层760的下表面可以位于源极区770的下表面和漏极区790的下表面之下。
将参考图7B和图7C描述铁电存储器件7的操作方法。由于具有不同电阻的第一电阻层至第四电阻层740a、740b、740c和740d设置在栅电极层750与铁电层730之间，当经由栅电极层750施加预定电压时，施加到铁电层730的电压共同对于第一电阻层至第四电阻层740a、740b、740c和740d可以是不同的。因此，可以在用于铁电层730的第一电阻层至第四电阻层740a、740b、730c和730d中的每一个的不同条件下执行极化切换操作。
作为一个示例，第一电阻层至第四电阻层740a、740b、740c和740d可以被设置为使得电阻依次地减小。即，第一电阻层740a的电阻可以是最大的，并且第四电阻层740d的电阻可以是最小的。在一个实施例中，可以将第一电压施加到栅电极层750，以仅关于铁电层730的第四部分730d发生极化切换操作。在另一实施例中，可以将高于第一电压的第二电压施加到栅电极层750，以仅关于铁电层730的第三部分730c和第四部分730d发生极化切换操作。在另一个实施例中，可以将高于第二电压的第三电压施加到栅电极层750，以仅关于铁电层730的第二部分至第四部分730b、730c和730d发生极化切换操作。在另一实施例中，可以将高于第三电压的第四电压施加到栅电极层750，以在铁电层730的第一部分至第四部分730a、730b、730c和730d的每一个中发生极化切换操作。
如上所述，对于铁电层730的每个部分，极化切换的量可以变化。根据所切换的极化的量，在鳍式结构7010的沟道区域中可以诱导不同量的电荷，使得沟道电阻可以彼此区分。这允许铁电存储器件实现多级的信号信息。沟道区可以在鳍式结构7010的与界面绝缘层710交界的区域中形成在源极区770与漏极区790之间。
根据一些实施例，上述电阻结构740和掩埋绝缘层760的配置可以以实质相同的方式应用于上面结合图3A、图3B和图3C描述的实施例的铁电存储器件3、以及上面结合图6A、图6B和图6C描述的实施例的铁电存储器件6。即，电阻结构740和掩埋绝缘层760可以分别设置在铁电存储器件3的铁电层330与栅电极层350之间、或设置在铁电存储器件6的铁电层630与栅电极层650之间。
如上所述，根据一个实施例，可以提供具有设置在铁电层730与栅电极层750之间的多个电阻层740a、740b、740c和740d的铁电存储器件7。多个电阻层740a、740b、740c和740d中的每一个可以具有不同的电阻。当向栅电极层750施加电压时，可以控制铁电层730的与多个电阻层740a、740b、740c和740d接触的部分730a、730b、730c和730d中的每一个的极化切换。结果，通过利用上述极化切换控制方法，多级的信号信息可以被有效地储存在铁电层730中。
以上已经出于说明性目的公开了本发明构思的实施例。本领域普通技术人员将理解，在不脱离所附权利要求中公开的发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。

Claims (27)

1.一种铁电存储器件，包括：
半导体衬底；
沟道层，其设置在所述半导体衬底上，所述沟道层具有外延膜；
铁电层，其设置在所述沟道层上；以及
栅电极层，其设置在所述铁电层上。
2.如权利要求1所述的铁电存储器件，其中，所述铁电层与所述沟道层接触。
3.如权利要求1所述的铁电存储器件，其中，所述外延膜包括碳化硅SiC或硅锗SiGe。
4.如权利要求3所述的铁电存储器件，其中，所述外延膜掺杂有n型掺杂剂或p型掺杂剂。
5.如权利要求3所述的铁电存储器件，其中，
所述沟道层的表面包含所述碳化硅的元素碳C或所述硅锗的元素锗Ge。
6.如权利要求3所述的铁电存储器件，其中，所述铁电层包括氧化铪HfO2、氧化锆ZrO2和氧化铪锆Hf0.5Zr0.5O2中的至少一种。
7.如权利要求6所述的铁电存储器件，其中，所述铁电层包括碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、锆Zr、钆Gd和镧La中的至少一种作为掺杂剂。
8.如权利要求1所述的铁电存储器件，其中，所述栅电极层包括从钨W、钛Ti、铜Cu、铝Al、钌Ru、铂Pt、铱Ir、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽和氧化钌中选择的至少一种。
9.如权利要求1所述的铁电存储器件，还包括：
源极区和漏极区，所述源极区和所述漏极区在所述栅电极层的对置端处设置在所述半导体衬底中。
10.一种铁电存储器件，包括：
半导体衬底；
阈值开关层，其设置在所述半导体衬底上；
铁电层，其设置在所述阈值开关层上；以及
栅电极层，其设置在所述铁电层上。
11.如权利要求10所述的铁电存储器件，还包括：
界面绝缘层，其设置在所述半导体衬底与所述阈值开关层之间。
12.如权利要求10所述的铁电存储器件，其中，所述阈值开关层包括氧化硅、氮化硅、氧化铝、氧化锆、氧化铪、氧化钨、氧化钛、氧化镍、氧化铜、氧化锰、氧化钽、氧化铌和氧化铁中的至少一种。
13.如权利要求12所述的铁电存储器件，其中，所述阈值开关层包括铝Al、镧La、铌Nb、钒V、钽Ta、钨W、铬Cr、钼Mo、铜Cu、锆Zr、铪Hf、钛Ti和镍Ni中的至少一种作为掺杂剂。
14.如权利要求10所述的铁电存储器件，其中，界面绝缘层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
15.如权利要求10所述的铁电存储器件，其中，所述铁电层包括氧化铪HfO2、氧化锆ZrO2和氧化铪锆Hf0.5Zr0.5O2中的至少一种。
16.一种铁电存储器件，包括：
半导体衬底；
鳍式结构，其设置在所述半导体衬底上并具有沟槽，所述沟槽具有底表面和侧壁表面；
多个电阻层，其垂直层叠在所述沟槽中，每个电阻层具有不同的电阻；以及
栅电极层，其与所述多个电阻层中的每个电阻层电连接，
其中，所述多个电阻层设置在所述栅电极层与铁电层之间。
17.如权利要求16所述的铁电存储器件，还包括：
源极区和漏极区，所述源极区和所述漏极区在相对于所述沟槽彼此对置的位置处设置在所述鳍式结构中。
18.如权利要求16所述的铁电存储器件，其中，所述多个电阻层中的每个电阻层与所述铁电层的沿着所述沟槽的所述侧壁表面的不同部分接触。
19.如权利要求16所述的铁电存储器件，其中，所述多个电阻层中的每一个包括具有不同的氧空位浓度的金属氧化物。
20.如权利要求19所述的铁电存储器件，其中，所述金属氧化物包括氧化锆、氧化铪、氧化钨、氧化钛、氧化镍、氧化铜、氧化锰、氧化钽、氧化铌和氧化铁中的至少一种。
21.如权利要求16所述的铁电存储器件，其中，所述多个电阻层被布置为实现电阻的梯度。
22.如权利要求16所述的铁电存储器件，其中，所述栅电极层在所述沟槽内部与所述多个电阻层中的每个电阻层接触。
23.如权利要求16所述的铁电存储器件，其中，所述铁电层包括氧化铪HfO2、氧化锆ZrO2和氧化铪锆Hf0.5Zr0.5O2中的至少一种。
24.如权利要求16所述的铁电存储器件，还包括：
界面绝缘层，其设置在所述铁电层与所述鳍式结构之间，
其中，所述界面绝缘层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
25.如权利要求24所述的铁电存储器件，还包括：
阈值开关层，其设置在所述铁电层与所述界面绝缘层之间，
其中，所述阈值开关层包括氧化硅、氮化硅、氧化铝、氧化锆、氧化铪、氧化钨、氧化钛、氧化镍、氧化铜、氧化锰、氧化钽、氧化铌和氧化铁中的至少一种。
26.如权利要求16所述的铁电存储器件，还包括：
沟道层，其设置在所述铁电层与所述鳍式结构之间并具有外延膜，
其中，所述外延膜包括硅锗SiGe或碳化硅SiC。
27.如权利要求26所述的铁电存储器件，其中，所述沟道层的表面包含所述硅锗的元素锗Ge或所述碳化硅SiC的元素碳C。
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