CN113178455A - 存储器器件和用于形成存储器器件的方法 - Google Patents

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Abstract

本申请的各个实施例针对金属‑铁电‑金属‑绝缘体‑半导体(MFMIS)存储器器件，以及用于形成MFMIS存储器器件的方法。根据MFMIS存储器器件的一些实施例，将第一源极/漏极区域和第二源极/漏极区域垂直堆叠。内部栅电极和半导体沟道位于第一源极/漏极区域上面并且位于第二源极/漏极区域下面。半导体沟道从第一源极/漏极区域延伸至第二源极/漏极区域，并且内部栅电极电浮置。栅极介电层位于内部栅电极和半导体沟道之间并且邻接内部栅电极和半导体沟道。控制栅电极位于内部栅电极的与半导体沟道相对的侧上，并且未由第二源极/漏极区域覆盖。铁电层位于控制栅电极和内部栅电极之间并且邻接控制栅电极和内部栅电极。

Description

存储器器件和用于形成存储器器件的方法
技术领域
本申请的实施例涉及存储器器件和用于形成存储器器件的方法。
背景技术
二维(2D)存储器阵列在电子器件中很普遍，并且可以包括例如NOR 闪存阵列、NAND闪存阵列、动态随机存取存储器(DRAM)阵列等等。 然而，2D存储器阵列已达到缩放极限，并且因此也达到了存储器密度的极 限。三维(3D)存储器阵列是用于增大存储器密度的有希望的候选者，并 且可以包括例如3D NAND闪存阵列、3D NOR闪存阵列等等。
发明内容
本申请的一些实施例提供了一种存储器器件，包括：第一源极/漏极区 域和位于所述第一源极/漏极区域上面的第二源极/漏极区域；内部栅电极和 半导体沟道，位于所述第一源极/漏极区域上面并且位于所述第二源极/漏极 区域下面，其中，所述半导体沟道从所述第一源极/漏极区域延伸至所述第 二源极/漏极区域；栅极介电层，位于所述内部栅电极和所述半导体沟道之 间并且邻接所述内部栅电极和所述半导体沟道；控制栅电极，位于所述内 部栅电极的与所述半导体沟道相对的侧上，并且未由所述第二源极/漏极区 域覆盖；以及铁电层，位于所述控制栅电极和所述内部栅电极之间并且邻 接所述控制栅电极和所述内部栅电极。
本申请的另一些实施例提供了一种存储器器件，包括：第一源极/漏极 区域和位于所述第一源极/漏极区域上面的第二源极/漏极区域；第一栅电极 和半导体层，垂直位于所述第一源极/漏极区域和所述第二源极/漏极区域之 间，其中，所述第一栅电极电浮置；栅极介电层，横向位于所述第一栅电 极和所述半导体层之间并且邻接所述第一栅电极和所述半导体层，其中， 所述第一栅电极、所述半导体层和所述栅极介电层以及所述第一源极/漏极 区域和所述第二源极/漏极区域限定共同侧壁；铁电层，内衬所述共同侧壁； 以及第二栅电极，在所述铁电层的与所述共同侧壁相对的侧上邻接所述铁 电层。
本申请的又一些实施例提供了一种用于形成存储器器件的方法，所述 方法包括：在衬底上方沉积存储器膜，其中，所述存储器膜包括一对源极/ 漏极层和位于所述源极/漏极层之间的源极/漏极介电层；对所述存储器膜实 施第一蚀刻以形成穿过存储器膜的沟槽；通过所述沟槽相对于所述源极/漏 极层的侧壁使所述源极/漏极介电层的侧壁凹进，以形成凹槽；沉积内衬所 述凹槽和所述沟槽的半导体层；在所述半导体层上方沉积填充所述凹槽和 所述沟槽的第一电极层；对所述半导体层和所述第一电极层实施第二蚀刻 以从所述沟槽清除所述半导体层和所述第一电极层；在所述凹槽处沉积内 衬所述沟槽并且进一步内衬所述第一电极层和所述半导体层的铁电层；以 及在所述铁电层上方沉积填充所述沟槽的第二电极层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出了MFMIS存储器单元的一些实施例的各个视图。
图2A至图2C示出了包括如图1A至图1C中所配置的MFMIS存储器 单元的三维(3D)存储器阵列的一些实施例的各个视图。
图3A至图3E示出了图2A至图2C的3D存储器阵列的各个可选实施 例的截面图。
图4A至图4C示出了包括图2A至图2C的3D存储器阵列的集成电路 (IC)的一些实施例的各个视图。
图5示出了图4A至图4C的3D存储器阵列中的一对相邻行的一些实 施例的透视图。
图6A和图6B示出了图4A至图4C的IC的一些可选实施例的截面图， 其中字线分别位于3D存储器阵列的底部和3D存储器阵列的顶部。
图7A和图7B示出了图6A至图6B的IC的一些可选实施例的截面图。
图8A和图8B至图15A和图15B、图16A至图16C以及图17A和图 17B示出了用于形成包括MFMIS存储器单元的3D存储器阵列的IC的方 法的一些实施例的一系列视图。
图18示出了图8A和图8B至图15A和图15B、图16A至图16C以及 图17A和图17B的方法的一些实施例的框图。
图19A和图19B至图24A和图24B、图25A至图25C以及图26A和 图26B示出了用于形成包括MFMIS存储器单元的3D存储器阵列的IC的 方法的一些实施例的一系列视图，其中字线分别位于3D存储器阵列的底部 和3D存储器阵列的顶部。
图27示出了图19A和图19B至图24A和图24B、图25A至图25C以 及图26A和图26B的方法的一些实施例的框图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例， 而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第 一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以 包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件 和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示 所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或 部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外， 空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他 方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可 以同样地作出相应的解释。
在一些实施例中，三维(3D)存储器器件包括在不同高度处限定多个 存储器阵列的多个金属-铁电-绝缘体-半导体(MFIS)存储器单元。根据3D 存储器器件中的MFIS存储器单元的一些实施例，将第一源极/漏极区域、 半导体沟道和第二源极/漏极区域垂直堆叠并且限定共同侧壁。控制栅电极、 铁电层和栅极介电层沿共同侧壁垂直延伸穿过多个存储器阵列。栅极介电 层位于铁电层和半导体沟道之间并且邻接铁电层和半导体沟道，并且铁电层位于控制栅电极和栅极介电层之间并且邻接控制栅电极和栅极介电层。
在编程和擦除操作期间，横跨铁电层和栅极介电层分别施加具有相反 极性的编程和擦除电压。编程和擦除电压在编程状态和擦除状态之间改变 铁电层的极性，从而使得可以由极性表示数据位。此外，在编程和擦除操 作期间，可以将MFIS存储器单元建模为串联电耦接并且对应于铁电层和 栅极介电层的第一平行板电容器和第二平行板电容器。
具有MFIS存储器单元的挑战是铁电层和栅极介电层可以共用相同的 平行板(例如，控制栅电极和半导体沟道)，并且因此可以具有相同的电 容器面积。电容器面积对应于控制栅电极和半导体沟道之间的重叠面积。 此外，铁电层可以具有比栅极介电层更高的介电常数。例如，由于可用的 材料，铁电层可以具有大于约20或其他合适值的介电常数，而栅极介电层 可以具有约3.9-15之间或一些其他合适值的介电常数，用于高可靠性和高 经时介电击穿(TDDB)。
对于串联电耦接的一对平行板电容器，电场比率等于介电常数比率的 倒数乘以电容器面积比率的倒数。换句话说，E1/E2＝(k2*A2)/(k1*A1)， 其中E表示电场，k表示介电常数，A表示电容器面积，并且下标表示具 体电容器。因此，由于相同的电容器面积和在铁电层处更高的介电常数， 因此栅极介电层和铁电层在编程和擦除操作期间可以分别具有高电场和低 电场。
由于横跨铁电层的低电场，因此铁电层的极化在编程和擦除操作期间 微弱转换。因此，当铁电层分别处于编程状态和擦除状态时，读出电流之 间的差较小(例如，存储器窗口较小)。此外，因为低电场，所以编程和 擦除电压可能较高，并且因此功耗可能较高。因为栅极介电层处的高电场， 所以栅极介电层上的应力较高。这进而降低了栅极介电层的可靠性和栅极 介电层的TDDB。因此，横跨铁电层的低电场和栅极介电层处的高电场降 低了MFIS存储器单元的耐久性和MFIS存储器单元的保持性。
本申请的各个实施例针对金属-铁电-金属-绝缘体-半导体(MFMIS)存 储器器件，以及用于形成MFMIS存储器器件的方法。应该指出，虽然 MFMIS代表金属铁电金属绝缘体半导体，但是可以使用掺杂的多晶硅和其 他合适的导电材料代替金属。根据MFMIS存储器器件的一些实施例，将第 一源极/漏极区域和第二源极/漏极区域垂直堆叠。内部栅电极和半导体沟道 位于第一源极/漏极区域上面并且位于第二源极/漏极区域下面。半导体沟道 从第一源极/漏极区域延伸至第二源极/漏极区域，并且内部栅电极电浮置。 栅极介电层位于内部栅电极和半导体沟道之间并且邻接内部栅电极和半导 体沟道。控制栅电极位于内部栅电极的与半导体沟道相对的侧上，并且未 被第二源极/漏极区域覆盖。铁电层位于控制栅电极和内部栅电极之间并且 邻接控制栅电极和内部栅电极。
在编程和擦除操作期间，可以将MFMIS存储器单元建模为串联电耦接 并且对应于铁电层和栅极介电层的第一平行板电容器和第二平行板电容器。 控制栅电极和内部栅电极限定第一电容器的平行板，并且内部栅电极和半 导体沟道限定第二电容器的平行板。因此，铁电层的电容器面积对应于控 制栅电极和内部栅电极之间的重叠，而栅极介电层的电容器面积对应于内 部栅电极和半导体沟道之间的重叠。因为内部栅电极，所以第一平行板电 容器和第二平行板电容器每个具有不同组的平行板，并且因此可以具有不 同的电容器面积。如果省略内部栅电极，则第一平行板电容器和第二平行 板电容器将具有相同的平行板，并且因此将具有相同的电容器面积。
如上面所提到的，对于串联电耦接的一对平行板电容器，电场比率等 于介电常数比率的倒数乘以电容器面积比率的倒数。由于材料约束，使用 介电常数调整横跨铁电层和栅极介电层的电场可能是困难的。然而，可以 在MFMIS存储器单元的形成期间通过分别调整控制栅电极、内部栅电极和 半导体沟道的尺寸来实现使用电容器面积调整横跨铁电层和栅极介电层的 电场。因此，尺寸可以调整为使得横跨铁电层的电场较高而横跨栅极介电层的电场较低。
因为铁电层可以具有高电场，所以铁电层的极化在编程和擦除操作期 间可以强烈转换。因此，当铁电层分别处于编程状态和擦除状态时，读出 电流之间的差可能较大(例如，存储器窗口可能较大)。此外，因为铁电 层可以具有高电场，所以编程和擦除电压可以较低，并且因此功耗可以较 低。因为栅极介电层处的较低电场，所以栅极介电层上的应力可能较低。 这进而可以提高栅极介电层的可靠性和栅极介电层的TDDB。因此，调整 控制栅电极和内部栅电极的尺寸可以增强MFMIS存储器单元的耐久性和 MFMIS存储器单元的保持性。
参考图1A至图1C，提供了MFMIS存储器单元102的一些实施例的 各个视图100A-100C。图1A对应于沿图1C中的线A的截面图100A，而 图1B对应于沿图1C中的线B的截面图100B。此外，图1C对应于顶视图 100C。MFMIS存储器单元102可以例如是或包括MFMIS场效应晶体管 (FET)或具有MFMIS堆叠件的一些其他合适的半导体器件。
半导体沟道104、栅极介电层106和内部栅电极108位于下部源极/漏 极区域110l上面并且位于上部源极/漏极区域110u下面。半导体沟道104、 栅极介电层106、内部栅电极108、下部源极/漏极区域110l和上部源极/漏 极区域110u限定面向控制栅电极114和铁电层116的共同侧壁112。在一 些实施例中，共同侧壁112是平坦的和/或光滑的。控制栅电极114和铁电 层116沿共同侧壁112从下部源极/漏极区域110l的底面延伸至上部源极/ 漏极区域110u的顶面。
铁电层116将控制栅电极114与共同侧壁112分隔开，并且具有表示 数据位的极性。在编程和擦除操作期间，下部源极/漏极区域110l和上部源 极/漏极区域110u并联电耦接，并且用作用于半导体沟道104的代理。从 控制栅电极114至半导体沟道104施加编程电压(例如，经由下部源极/漏 极区域110l和上部源极/漏极区域110u)，以将极性设置为编程状态。此 外，从控制栅电极114至半导体沟道104施加具有与编程电压相反的极性 的擦除电压(例如，经由下部源极/漏极区域110l和上部源极/漏极区域 110u)，以将极性设置为擦除状态。编程状态可以例如表示二进制“1”， 而擦除状态可以例如表示二进制“0”，反之亦然。
铁电层116屏蔽由控制栅电极114产生的电场，从而使得当极性处于 编程状态和擦除状态时，MFMIS存储器单元102分别具有编程的阈值电压 和擦除的阈值电压。因此，在读取操作期间，控制栅电极114以在编程的 阈值电压和擦除的阈值电压之间的读取电压偏置，并且测量半导体沟道104 的电阻。取决于半导体沟道104是否传导，极性处于任一编程状态或擦除 状态。
因为下部源极/漏极区域110l和上部源极/漏极区域110u在编程和擦除 操作期间并联电耦接，所以MFMIS存储器单元102在编程和擦除操作期间 可以建模为串联电耦接的金属-绝缘体-半导体(MIS)平行板电容器CMIS (简称MIS电容器CMIS)和铁电平行板电容器CFE(简称铁电电容器CFE)。 内部栅电极108和半导体沟道104分别限定平行于图1B的截面图100B的 MIS电容器CMIS的平行板，并且栅极介电层106限定MIS电容器CMIS的 绝缘体。在一些实施例中，位于半导体沟道104上的界面层(未示出)(位 于栅极介电层106和半导体沟道104之间)也限定MIS电容器CMIS的绝缘 体。此外，内部栅电极108和控制栅电极114分别限定平行于图1B的截面 图100B的铁电电容器CFE的平行板，并且铁电层116限定铁电电容器CFE的绝缘体。
当将相对表面投影至平行于相对表面的二维(2D)平面上时，平行平 板电容器的电容器面积分别对应于平行平板的相对表面之间的重叠。因此， 当将相对表面投影至平行于相对表面的2D平面上时，MIS电容器CMIS的 电容器面积分别对应于内部栅电极108和半导体沟道104的相对表面之间 的重叠。类似地，当将相对表面投影至平行于相对表面的2D平面上时，铁 电电容器CFE的电容器面积分别对应于内部栅电极108和控制栅电极114 的相对表面之间的重叠。
因为内部栅电极108，所以铁电电容器CFE和MIS电容器CMIS可以具 有不同的电容器面积。如果省略内部栅电极108，则铁电电容器CFE和MIS 电容器CMIS将共用相同的平行板并且因此将具有相同的电容器面积。此外， 如下文所见，可以通过允许独立地限定控制栅电极114的宽度Wcg和内部 栅电极108的宽度Wig的方法形成MFMIS存储器单元102。这进而允许调 整铁电电容器CFE和MIS电容器CMIS的电容器面积。
因为铁电电容器CFE和MIS电容器CMIS串联电耦接，所以铁电电容器 CFE和MIS电容器CMIS的电场比率(例如，EFE/EMIS)等于介电常数比率(例 如，kMIS/kFE)的倒数乘以电容器面积比率(例如，AMIS/AFE)的倒数。换 句话说，EFE/EMIS＝(kMIS*AMIS)/(kFE*AFE)，其中E表示电场，k表示介 电常数，A表示电容器面积，下标表示具体的电容器(例如，CFE或CMIS)。 因此，可以通过介电常数比率和/或电容器面积比率调整电场比率。
介电常数是取决于材料的参数，从而使得材料约束可以基于介电常数 比率(例如，kMIS/kFE)来限制调整电场比率(例如，EFE/EMIS)的能力。例 如，由于可用的材料，铁电层116可以具有大于约20或一些其他合适值的 介电常数，而栅极介电层106可以具有约3.9-15之间或用于高可靠性和高 TDDB的一些其他合适值的介电常数。然而，如上面所提到的，可以通过 用于形成MFMIS存储器单元102的方法调整电容器面积。因此，在用于形 成MFMIS存储器单元102的方法期间，可以基于电容器面积比率(例如， AMIS/AFE)调整电场比率(例如，EFE/EMIS)。
因为可以在用于形成MFMIS存储器单元102的方法期间调整电场比率 (例如，EFE/EMIS)，所以铁电层116在编程和擦除操作期间可以具有高电 场，而栅极介电层106在编程和擦除操作期间可以具有低电场。此外，铁 电层116在编程和擦除操作期间可以具有高电压降，而栅极介电层106在 编程和擦除操作期间可以具有低电压降。因为铁电层116可以具有高电场， 所以铁电层116的极化在编程和擦除操作期间可以强烈转换。因此，当铁 电层116分别处于编程状态和擦除状态时，读出电流之间的差可能较大(例 如，存储器窗口可能较大)。此外，因为铁电层116可以具有高电场，所 以编程和擦除电压可以较低，并且因此功耗可以较低。因为栅极介电层106 可以具有低电场，所以栅极介电层106上的应力可以较低。这进而可以提 高栅极介电层106的可靠性和栅极介电层106的TDDB。因此，可以增强 MFMIS存储器单元102的耐久性和MFMIS存储器单元102的保持性。
具体参考图1B，内部栅电极108与半导体沟道104完全重叠，从而使 得内部栅电极108的表面面积限定MIS电容器CMIS的电容器面积。此外， 内部栅电极108的高度Hig小于控制栅电极114的高度Hcg，并且控制栅电 极114的宽度Wcg小于内部栅电极108的宽度Wig，从而使得铁电电容器 CFE的电容器面积由控制栅电极114的宽度Wcg和内部栅电极108的高度 Hig限制。因此，MIS电容器CMIS和铁电电容器CFE具有相同的电容器面积 高度，并且铁电电容器CFE具有比MIS电容器CMIS小的电容器面积宽度。
因为铁电电容器和MIS电容器具有相同的电容器面积高度，所以可以 简化电场比率(例如，EFE/EMIS)，并且等于(kMIS*WMIS)/(kFE*WFE)，其中 WFE是控制栅电极114的宽度Wcg，并且WMIS是内部栅电极108的宽度 Wig。此外，因为MIS电容器CMIS和铁电电容器CFE具有相同的电容器面 积高度，并且铁电电容器CFE具有比MIS电容器CMIS小的电容器面积宽度， 所以铁电电容器CFE的电容器面积小于MIS电容器CMIS的电容器面积。因 此，电容器面积比率(例如，AMIS/AFE)在铁电层116处比在栅极介电层 106处支持更高的电场。如上面所提到的，铁电层116处的更高的电场增 强了MFMIS存储器单元102的耐久性和MFMIS存储器单元102的保持性。
总体回参考图1A至图1C，半导体沟道104从下部源极/漏极区域110l 延伸至上部源极/漏极区域110u。此外，半导体沟道104从栅极介电层106 的侧壁分别至栅极介电层106的顶面和栅极介电层106的底面包裹栅极介 电层106的拐角。在一些实施例中，半导体沟道104具有反向C形轮廓。 然而，其他合适的轮廓也是可以的。半导体沟道104可以例如是掺杂的或 未掺杂的，并且可以例如是或包括多晶硅和/或一些其他合适的半导体材料。
下部源极/漏极区域110l和上部源极/漏极区域110u是掺杂的，并且可 以例如是或包括多晶硅和/或一些其他合适的半导体材料。在一些实施例中， 下部源极/漏极区域110l和上部源极/漏极区域110u是或包括具有第一掺杂 类型的掺杂多晶硅，并且半导体沟道104是或包括具有与第一掺杂类型相 反的第二掺杂类型的掺杂多晶硅。在一些其他实施例中，下部源极/漏极区 域110l和上部源极/漏极区域110u是或包括掺杂的多晶硅，并且半导体沟 道104是或包括未掺杂的多晶硅。
栅极介电层106从内部栅电极108的侧壁分别至内部栅电极108的顶 面和内部栅电极108的底面包裹内部栅电极108的拐角。在一些实施例中， 栅极介电层106具有反向C形轮廓。然而，其他合适的轮廓也是可以的。 栅极介电层106可以是或包括例如氧化硅(例如，SiO2)、氮化硅(例如， Si3N4)、氧氮化硅(例如，SiON)、氧化铝(例如，Al2O3)、氧化铪(例 如，HfO2)、氧化镧(例如，La2O3)、氧化锆(例如，ZrO2)、其他合适 的电介质或前述材料的任何组合。
在一些实施例中，栅极介电层106具有小于铁电层116的介电常数， 从而使得介电常数比率(例如，kMIS/kFE)在编程和擦除操作期间在栅极介 电层106处比在铁电层116处支持更高的电场。如上面所提到的，这可能 降低MFMIS存储器单元102的耐久性和/或保持性。因此，在一些这样的 实施例中，调整电容器的面积比率(例如，AMIS/AFE)以抵消介电常数比率 (例如，kMIS/kFE)，使得铁电层116在编程和擦除操作期间具有比栅极介 电层106更高的电场。在一些实施例中，栅极介电层106是或包括具有大 于约3.9或一些其他合适值的介电常数的高k介电材料。在一些实施例中， 栅极介电层106具有约3.9-15之间或一些其他合适值的介电常数。如果介 电常数大于约15或一些其他合适值，则泄漏电流可能较高和/或栅极介电 层106的可靠性可能较低。例如，栅极介电层106的TDDB可以较低。如 果介电常数小于约3.9或一些其他合适值，则介电常数比率(例如，kMIS/kFE) 在栅极介电层106处比在铁电层116处支持更高的电场至其可能难以使用 电容器面积比率(例如，AMIS/AFE)补偿更高的电场的这种程度。
内部栅电极108电浮置，并且可以例如是或包括氮化钛、掺杂的多晶 硅(例如，N+或P+)、氮化钽、钨、一些其他合适的导电材料或前述材料 的任何组合。在一些实施例中，内部栅电极108、栅极介电层106和半导 体沟道104完全位于上部源极/漏极区域110u下面和/或完全位于下部源极/ 漏极区域110l上面。
控制栅电极114和铁电层116位于浮置栅电极108的与栅极介电层106 和半导体沟道104的相对的侧上。此外，控制栅电极114和铁电层116位 于下部源极/漏极区域110l和上部源极/漏极区域110u的侧处。因此，控制 栅电极114和铁电层116未由上部源极/漏极区域110u覆盖。控制栅电极114可以例如是或包括氮化钛、掺杂的多晶硅(例如，N+或P+)、氮化钽、 钨、一些其他合适的导电材料或前述材料的任何组合。铁电层116可以例 如是或包括掺杂有以下各项的氧化铪(例如，HfO2)：1)小于约20原子 百分比的铝；2)小于约5原子百分比的硅；3)小于约50原子百分比的锆； 4)小于约50原子百分比的镧；5)小于约50原子百分比的锶；或6)一 些其他合适的元素。额外地或可选地，铁电层116可以例如是或包括一些其他合适的铁电材料。
铁电层116、半导体沟道104、栅极介电层106和内部栅电极108在图 1A的截面图内横向地(例如，在X方向上)具有单独厚度。铁电层116 可以例如具有约3-15纳米的单独厚度。半导体沟道104可以例如具有约5-7 纳米的单独厚度或一些其他合适的厚度。栅极介电层106可以例如具有约 1-5纳米的单独厚度或一些其他合适的厚度。内部栅电极108可以例如具有 约4-24纳米的单独厚度或一些其他合适的厚度。半导体沟道104、栅极介 电层106和内部栅电极108可以例如具有约10-30纳米的组合厚度。
介电结构118围绕MFMIS存储器单元102。介电结构118将下部源极 /漏极区域110l和上部源极/漏极区域110u彼此分隔开，并且如下文所见， 当将MFMIS存储器单元102集成至存储器阵列中时，将MFMIS存储器单 元102与其他MFMIS存储器单元分隔开。应该指出，将下部源极/漏极区 域110l和上部源极/漏极区域110u分隔开的介电结构118的部分也可以称 为源极/漏极介电层。介电结构118可以是或包括例如氧化硅和/或一些其他 合适的电介质。
参考图2A至图2C，提供了包括如图1A至图1C中配置的多个MFMIS 存储器单元102的3D存储器阵列202的一些实施例的各个视图200A-200C。 图2A对应于沿图2C中的线A’的截面图200A。图2B对应于沿图2C中的 线B’的截面图200B。图2C对应于沿图2A和图2B中的线C的顶视图200C。 3D存储器阵列202可以例如为高速和低功耗应用提供高存储器密度以及高 可靠性(例如，高耐久性和高保持性)。
将MFMIS存储器单元102分组为第一存储器阵列204a和第二存储器 阵列204b。将第一存储器阵列204a和第二存储器阵列204b垂直堆叠在介 电衬底206上方，并且第二存储器阵列204b位于第一存储器阵列204a上 面。第一存储器阵列204a和第二存储器阵列204b具有相同的布局，并且 每个具有9行和8列。在可选实施例中，第一存储器阵列204a和第二存储 器阵列204b可以具有更多或更少的行和/或更多或更少的列。为了便于阅 读，行和列未标记。然而，应该理解，行在X方向上延伸(例如，横向在 图2A的截面图200A中)，而列在Y方向上延伸(例如，横向在图2B的 截面图200B中)。
多个控制栅电极114和铁电层116延伸穿过第一存储器阵列204a和第 二存储器阵列204b，并且部分限定MFMIS存储器单元102。此外，控制栅 电极114和铁电层116由位于第一存储器阵列204a中的MFMIS存储器单 元和位于第二存储器阵列204b中的MFMIS存储器单元共用。例如，位于 第一存储器阵列204a中的每个MFMIS存储器单元可以与位于第二存储器 阵列204b中的上面MFMIS存储器单元共用控制栅电极和铁电层116。铁 电层116可以例如由多个MFMIS存储器单元共用，因为铁电层116的极化 局限于发生极化的MFMIS存储器单元。
沿相应行将MFMIS存储器单元102进一步分组为相邻的MFMIS存储 器单元对208(例如，MFMIS对208)。位于MFMIS对208中的每个中的 MFMIS存储器单元共用控制栅电极114中的相应一个。位于相应控制栅电 极的右侧上的MFMIS存储器单元如图1A至图1C示出和所描述。位于相 应控制栅电极的左侧上的MFMIS存储器单元如图1A至图1C示出和所描 述，除了图1A应该沿Z轴水平翻转，而图1C应该沿Y轴水平翻转外。无 论MFMIS存储器单元位于相应控制栅电极的左侧还是右侧，图1B相同。
MFMIS对208布置为使得MFMIS对沿每行每两列出现并且沿每列每 隔一行出现。此外，MFMIS对208沿相邻列和相邻行交错，使得在Y方向 上的MFMIS对208的间距Py跨越一行，并且在X方向上的MFMIS对208 的间距Px跨越两列。在一些实施例中，控制栅电极114在Y方向上具有小 于Y方向间距Py的约一半的单独宽度Wcg。
多个半导体沟道104、多个栅极介电层106、多个下部源极/漏极区域 110l和多个上部源极/漏极区域110u部分限定MFMIS存储器单元102。应 该指出，“下部”和“上部”相对于用于下部源极/漏极区域110l和上部源 极/漏极区域110u的相应MFMIS存储器单元102。半导体沟道104、栅极 介电层106以及下部源极/漏极区域110l和上部源极/漏极区域110u沿列相 应地延伸，并且由位于相应列中的MFMIS存储器单元共用。半导体沟道可 以例如由多个MFMIS存储器单元共用，因为由MFMIS存储器单元产生的 电场局限于MFMIS存储器单元。在可选实施例中，半导体沟道104和/或 栅极介电层106是MFMIS存储器单元102独有的，并且因此不被MFMIS 存储器单元共用。
多个内部栅电极108部分限定MFMIS存储器单元102。内部栅电极108 是MFMIS存储器单元102独有的，并且因此不被MFMIS存储器单元共用。 在一些实施例中，内部栅电极108沿相应列彼此分隔开小于Y方向间距Py的约一半的距离D1。
如关于图1A至图1C所讨论的，内部栅电极108可以用于调整横跨栅 极介电层106和铁电层116的电场，使得铁电层116在编程和擦除操作期 间具有比栅极介电层106更高的电场。例如，内部栅电极108可以具有大 于控制栅电极114的单独宽度Wcg的单独宽度Wig，以促使在铁电层116 处比在栅极介电层106处具有更高的电场。在铁电层116处比在栅极介电层106处更高的电场可以增强MFMIS存储器单元102的耐久性和/或保持 性。
多个金属线210限定位线BL和源极线SL。位线BL分别沿列延伸， 并且分别位于上部源极/漏极区域110u的顶面上并且电耦接至上部源极/漏 极区域110u的顶面。源极线SL分别沿列延伸，并且分别位于下部源极/ 漏极区域110l的底面上并且电耦接至下部源极/漏极区域110l的底面。在 可选实施例中，使位线BL和源极线SL反转。金属线210具有小于下部源 极/漏极区域110l和上部源极/漏极区域110u的电阻，并且由相应金属层212 和相应阻挡层214限定。将阻挡层214配置为防止材料从金属层212扩散 至上面和/或下面结构。金属层212可以例如是或包括钨和/或一些其他合适 的金属。阻挡层214可以例如是或包括氮化钛(例如，TiN)、氮化钨(例 如，WN)、一些其他合适的阻挡材料或前述材料的任何组合。
多个阵列介电层216分别位于在位线BL的顶部上的第一存储器阵列 204a和第二存储器阵列204b上面。阵列介电层216是与介电衬底206不同 的材料，并且可以例如是或包括氮化硅和/或一些其他合适的电介质。介电 结构118围绕MFMIS存储器单元102并且将MFMIS存储器单元102彼此 分隔开。此外，介电结构118将下部源极/漏极区域110l和上部源极/漏极 区域110u彼此分隔开。
虽然图2A至图2C示出了具有两个存储器阵列级的3D存储器阵列， 但是更多存储器阵列级是可以的。例如，第二存储器阵列204b以及其相应 金属线和其相应阵列介电层可以在第二存储器阵列204b之上重复。此外， 虽然图2A至图2C示出了具有两个存储器阵列级的3D存储器阵列，但是 具有单个存储器阵列级的二维(2D)存储器阵列也是可以的。例如，可以 省略第二存储器阵列204b以及其相应金属线和其相应阵列介电层。
参考图3A，提供了图2A的3D存储器阵列的一些可选实施例的截面 图300A，其中省略了金属线210。因此，下部源极/漏极区域110l用作源 极线SL，而上部源极/漏极区域110u用作位线BL。虽然这可以降低材料成 本和/或制造复杂性，但是其代价是增大沿源极线SL和位线BL的电压降， 因为下部源极/漏极区域110l和上部源极/漏极区域110u可以具有比金属线 210更高的电阻。这种增大的电压降可能会限制3D存储器阵列的尺寸和/ 或导致增大的功耗。
参考图3B，提供了图2A的3D存储器阵列的一些可选实施例的截面 图300B，其中伪结构302位于金属线210的侧壁上以保护金属线210免受 氧化。这种氧化例如可以在沉积形成铁电层116的铁电材料之前和/或期间 发生。氧化可以增大金属线210的电阻，从而增大沿金属线210的电压降。 这可以进而增大功耗和/或限制3D存储器阵列的尺寸。此外，如果氧化足 够充分，则器件故障可能发生。
伪结构302包括相应伪半导体沟道304、相应伪栅极介电层306和相 应伪内部栅电极308。伪半导体沟道304、伪栅极介电层306和伪内部栅电 极308分别如所描述的半导体沟道104、栅极介电层106和内部栅电极108。 例如，这可能是由于通过相同工艺或类似工艺形成。
在一些实施例中，伪结构302具有与由半导体沟道104、栅极介电层 106和内部栅电极108限定的相应MIS结构的单独宽度Wmis相同或基本相 同的单独宽度Wdmy。在可选实施例中，伪结构302具有与由半导体沟道104、 栅极介电层106和内部栅电极108限定的相应MIS结构的单独宽度Wmis不同(例如，大于或小于)的单独宽度Wdmy。不同的宽度可能例如是由于 在形成用于在其内形成伪结构302和MIS结构的凹槽时的蚀刻工艺不同和 /或可能例如是由于在形成凹槽时的蚀刻速率不同。然而，其他合适的原因 也适合于不同的宽度。
参考图3C，提供了图2A的3D存储器阵列的一些可选实施例的截面 图300C，其中使用多个硅化物线310代替多个金属线210。因此，源极线 SL和位线BL由硅化物线310限定。
如关于图3B所讨论的，在没有伪结构302保护金属线210的侧壁的情 况下，可能发生金属线210的氧化。这种氧化进而可能会不利地影响3D 存储器阵列的性能。硅化物线310可以具有与金属线210相当的电阻，并 且因此其性能可以与金属线210相当。此外，硅化物线310对氧可以具有 比金属线210更低的反应性。因此，通过用硅化物线310替换金属线210， 可以在没有伪结构302的情况下减轻与氧化相关的挑战。此外，伪结构302 可增大形成3D存储器阵列的复杂性，从而使得省略伪结构302可以降低成 本和/或提高良率。
参考图3D，提供了图3C的3D存储器阵列的一些可选实施例的截面 图300D，其中省略了下部源极/漏极区域110l和上部源极/漏极区域110u。 反而，硅化物线310用作用于MFMIS存储器单元102的源极/漏极区域。
参考图3E，提供了图2A的3D存储器阵列的一些可选实施例的截面 图300E，其中栅极介电层106是MFMIS存储器单元102独有的，并且因 此不被沿相应列的MFMIS存储器单元共用。因此，栅极介电层在位于 MFMIS对208之间的间隙312处不再可见。在可选实施例中，半导体沟道 104也是MFMIS存储器单元102独有的，并且因此在位于MFMIS对208 之间的间隙312处将不可见。
虽然图3A至图3E示出了图2A的3D存储器阵列的一些可选实施例 在X方向上的截面图300A-300E，但是应该理解，可选实施例的顶视图可 以如图2C所示。例如，图2C可以沿图3A至图3E中的任何一个中的线C 截取。类似地，应该理解，可选实施例在Y方向上的截面图可以如图2B 所示，除了层的垂直堆叠件将被修改以匹配图3A至图3E。
参考图4A至图4C，提供了包括图2A至图2C的3D存储器阵列202 的集成电路(IC)的一些实施例的各个视图400A-400C。图4A对应于沿图 4C中的线D的截面图400A，并且图4B对应于沿图4C中的线E的截面图 400B。此外，图4C对应于沿图4A和图4B中的线F的顶视图400C。
3D存储器阵列202位于互连结构404内的半导体衬底402上面。半导 体衬底402可以例如是或包括单晶硅的块状衬底和/或一些其他合适类型的 半导体衬底。互连结构404包括互连介电层406、多个布线408和多个通 孔410。将布线408和通孔410交替堆叠在互连介电层406中，以限定位 于3D存储器阵列202上方和下方的导电路径。互连介电层406可以例如是 或包括氧化硅和/或一些其他合适的电介质。布线408和通孔410可以例如 是或包括金属和/或一些其他合适的导电材料。
多个布线408限定位于3D存储器阵列202上面并且沿3D存储器阵列 202的行相应地延伸的多个顶部字线布线TWL。此外，多个通孔410限定 分别从控制栅电极114分别延伸至顶部字线TWL的顶部电极通孔TEV。 因此，顶部字线TWL和顶部电极通孔TEV电耦接至并且互连位于相应行 中的控制栅电极。
半导体器件412位于半导体衬底402上，位于半导体衬底402和互连 结构404之间。半导体器件412包括源极/漏极区域414的相应对、相应栅 电极416和相应栅极介电层418。栅电极416对应于源极/漏极区域对414、 并且横向夹在相应对的源极/漏极区域之间。栅极介电层418分别位于栅电 极416下面，以将栅电极416与半导体衬底402分隔开。半导体器件412 可以例如是金属氧化物半导体(MOS)FET或一些其他合适的半导体器件。 此外，半导体器件412可以例如实施用于3D存储器阵列202的读取和写入 电路。
沟槽隔离结构420延伸至半导体衬底402中，以在位于半导体衬底402 上的半导体器件412和其他半导体器件(未示出)之间提供电隔离。沟槽 隔离结构420可以例如是或包括氧化硅和/或一些其他合适的电介质。此外， 沟槽隔离结构420可以例如是或包括浅沟槽隔离(STI)结构和/或一些其 他合适类型的沟槽隔离结构。
虽然根据图2A至图2C配置图4A至图4C的3D存储器阵列202，但 是可以可选地根据图3A至图3E中的任何一个或根据一些其他合适的3D 存储器阵列配置3D存储器阵列202。
参考图5，提供了图4A至图4C的3D存储器阵列202中的一对相邻 行的一些实施例的透视图500。行具有相应顶部字线TWL，其下标表示从 行m处开始的具体行号，其中m是整数值。列具有相应位线BL和相应源 极线SL，其下标表示从第n列处开始的具体列号，其中n是整数值。
顶部字线TWL沿行相应地延伸，并且经由位于相应行中的控制栅电极 114电耦接至位于相应行中的MFMIS存储器单元102。位线BL和源极线 SL沿列相应地延伸，并且经由位于相应列中的下部源极/漏极区域110l和 上部源极/漏极区域110u(见例如图4A至图4C)电耦接至位于相应列中的 MFMIS存储器单元102。总的来说，顶部字线TWL、位线BL和源极线SL有助于MFMIS存储器单元102上的读取和写入操作。
参考图6A和图6B，提供了图4A至图4C的IC的一些可选实施例的 截面图600A、600B，其中字线电耦接至分别位于3D存储器阵列202的底 部处和位于3D存储器阵列202的顶部处的控制栅电极114。图6A的截面 图600A对应于图4A的截面图400A，并且图6B的截面图600B对应于图 4B的截面图400B。
偶数行的控制栅电极电耦接至位于3D存储器阵列202底部处的底部字 线BWL，而奇数行的控制栅电极电耦接至位于3D存储器阵列202顶部处 的顶部字线TWL，反之亦然。此外，控制栅电极114具有不同的截面轮廓， 这取决于电耦接至顶部字线还是底部字线。电耦接至底部字线BWL的控制 栅电极具有分别突出至底部字线BWL并且限定底部电极通孔BEV的突起。 电耦接至顶部字线TWL的控制栅电极没有向上和向下的突起，并且通过顶 部电极通孔TEV电耦接至顶部字线TWL。
通过在3D存储器阵列202的底部和3D存储器阵列202的顶部之间拆 分字线，可以减小Y方向上的字线的间距(例如，页面向内和页面向外； 见例如图4C)。关于字线的间隔的设计约束可能会限制间距。通过减小字 线的间距，可以增强3D存储器阵列202的按比例缩小。
参考图7A和图7B，提供了图6A和图6B的IC的一些可选实施例的 截面图700A、700B，其中底部电极通孔BEV独立于控制栅电极114。控 制栅电极114都具有相同或基本相同的轮廓，无论电耦接至顶部还是底部 字线。此外，控制栅电极114延伸穿过位于3D存储器阵列202和底部电极 通孔BEV之间的覆盖介电层702。电耦接至底部字线BWL的控制栅电极穿过覆盖介电层702分别延伸至底部电极通孔BEV。电耦接至顶部字线 TWL的控制栅电极穿过覆盖介电层702延伸至互连介电层406。覆盖介电 层702可以是或包括例如氮化硅和/或一些其他合适的电介质。
多个间隔件704将控制栅电极114与铁电层116分隔开，并且介电结 构118穿过覆盖介电层702突出至互连介电层406。间隔件704可以是或 包括例如氮化硅和/或一些其他合适的电介质。
如下文所见，可以通过自对准工艺形成间隔件704，并且与阵列介电 层216中的顶部一个用作掩模，以形成在其内形成控制栅电极114的开口。 这可以使得在形成3D存储器阵列202时使用的光掩模的数量减少。因为光 刻是昂贵的，所以减少可以节省大量的成本。此外，如下文所见，间隔件 704在形成在其内形成控制栅电极114的开口的同时保护铁电层116。这进 而减小对铁电层116损坏的可能性，并且因此可以增强MFMIS存储器单元 102的性能。此外，通过形成独立于控制栅电极114的底部电极通孔BEV， 可以减小在其内形成控制栅电极114的开口的高宽比(例如，高度与宽度 的比率)。这进而可以减小用于形成开口的蚀刻的复杂性，并且可以扩大 工艺窗口(例如，弹性)。
虽然图6A、图6B、图7A和图7B中的IC的实施例未附带顶视图， 但是应该理解，图4C的顶视图400C代表这些顶视图，只是做了一些修改。 偶数行或奇数行处的顶部电极通孔TEV和顶部字线TWL，但不是两者， 对应于底电极通孔BEV和底字线BWL，并且因此应以虚线示出。此外， 电极通孔的尺寸和/或电极通孔的形状可以不同。因此，图6A和图7A的截 面图600A、700A可以例如沿图4C中的线D截取(如上修改)，并且图 6B和图7B的截面图600B、700B可以例如沿图4C中的线E截取(如上修 改)。
参考图8A和图8B至图15A和图15B、图16A至图16C以及图17A 和图17B，提供了用于形成包括MFMIS存储器单元的3D存储器阵列的IC 的方法的一些实施例的一系列视图。标有后缀B的图示出了沿带有后缀A 的相似编号图中的线A”的截面图。如果存在，标有后缀C的图示出了沿 带有后缀A的相似编号图中的线B”的截面图。带有后缀A的图示出了沿 带有后缀B的相似编号图和带有后缀C的相似编号图(如果存在)中的线 G、G’或G”(无论哪个存在)的顶视图。方法使用图4A至图4C处的IC 的实施例示出，但是可以形成其他合适的实施例。
如由图8A和图8B的顶视图800A和截面图800B示出，在半导体衬 底402上形成半导体器件412和沟槽隔离结构420。半导体器件412包括 一对源极/漏极区域414、栅电极416和栅极介电层418。将栅电极416和 栅极介电层418堆叠在源极/漏极区域414之间。沟槽隔离结构420围绕半 导体器件412，以将半导体器件412与其他半导体器件(未示出)电隔离。
还由图8A和图8B的顶视图800A和截面图800B示出，在半导体器 件412和半导体衬底402上方部分形成互连结构404。互连结构404包括 下部互连介电层406a、多个下部布线408a和多个下部通孔410a。将下部 布线408a和下部通孔410a交替堆叠在下部互连介电层406a中，并且限定 从位于半导体衬底402上的半导体器件412和其他半导体器件(未示出)引出的导电路径。
如由图9A和图9B的顶视图900A和截面图900B示出，在互连结构 404(见例如图8A和图8B)上方沉积第一存储器膜902a和第二存储器膜 902b。为了便于说明，仅示出了对应于下部互连介电层406a的互连结构404 的顶部。互连结构404的剩余部分如图8A和图8B中所示。第一存储器膜 902a和第二存储器膜902b包括垂直堆叠的相应阻挡层214、相应金属层212、 相应源极/漏极层904、相应源极/漏极介电层118a以及相应阵列介电层216。
金属层212每个夹在阻挡层214的两个之间，并且将阻挡层214配置 为防止材料从相应金属层向外扩散。源极/漏极介电层118a每个夹在源极/ 漏极层904的两个之间，并且两个源极/漏极层每个夹在金属层212的两个 之间。阵列介电层216是与位于下部互连介电层406a的顶面处的下部互连 介电层406a的材料不同的材料。此外，阵列介电层216分别位于第一存储 器膜902a和第二存储器膜902b的顶部处。
在一些实施例中，源极/漏极层904是或包括掺杂的多晶硅和/或一些其 他合适的半导体材料。在一些实施例中，源极/漏极介电层118a是或包括 氧化硅和/或一些其他合适的电介质。在一些实施例中，金属层212是或包 括钨和/或一些其他合适的金属。在一些实施例中，阻挡层214是或包括氮 化钛、氮化钨、用于金属层212的一些其他合适的阻挡材料或前述材料的 任何组合。在一些实施例中，阵列介电层216是或包括氮化硅和/或一些其他合适的电介质。
虽然在互连结构404上方沉积堆叠两个存储器膜，但是在可选实施例 中可以沉积更多或更少的存储器膜。例如，可以省略第二存储器膜902b， 从而使得可以仅沉积单个存储器膜。作为另一实例，可以重复沉积第二存 储器膜902b，从而使得可以沉积三个或更多个存储器膜。在可选实施例中， 为了形成根据图3A的3D存储器阵列，可以省略阻挡层214和金属层212。 在可选实施例中，为了形成根据图3C的3D存储器阵列，可以沉积硅化物 层代替阻挡层214和金属层212。在可选实施例中，为了形成根据图3D的 3D存储器阵列，可以沉积硅化物层代替阻挡层214、金属层212和源极/ 漏极层904。
如由图10A和图10B的顶视图1000A和截面图1000B示出，图案化 第一存储器膜902a和第二存储器膜902b以形成多个沟槽1002。沟槽1002 在垂直于图10A的截面图1000A的方向(例如，Y方向)上平行横向延长。 在一些实施例中，方向是所形成的3D存储器阵列的列延伸和/或沟槽1002 具有彼此相同或基本相同的尺寸的方向。此外，图案化将源极/漏极层904 分成下部源极/漏极区域110l和上部源极/漏极区域110u，并且将金属层和 阻挡层212、214分成金属线210。下部源极/漏极区域110l位于相应源极/ 漏极介电层的下侧处，而上部源极/漏极区域110u位于相应源极/漏极介电 层的上侧处。图案化例如可以通过光刻/蚀刻工艺和/或一些其他合适的图案 化工艺实施。光刻/蚀刻工艺可以例如使用干蚀刻和/或一些其他合适类型的 蚀刻。
如由图11A和图11B的顶视图1100A和截面图1100B示出，将源极/ 漏极介电层118a通过沟槽1002横向凹进。凹进使源极/漏极介电层118a 的侧壁凹进(相对于下部源极/漏极区域110l和上部源极区域110u的相邻 侧壁)以形成具有横向深度D2的凹槽1102。应该指出，凹槽1102在图11A 中以虚线示出。在一些实施例中，横向深度D2为约10-30纳米、约10-20 纳米、约20-30纳米或一些其他合适的深度。横向凹进可以例如通过湿蚀 刻和/或一些其他合适类型的蚀刻实施。
在可选实施例中，为了形成根据图3B的3D存储器阵列，金属线210 通过沟槽1002额外地横向凹进。额外的凹进使金属线210的侧壁凹进(相 对于下部源极/漏极区域110l和上部源极/漏极区域110u的相邻侧壁)以形 成额外的凹槽。然后，以与下文中描述的凹槽1102相同的方式填充额外凹 槽。
如由图12A和图12B的顶视图1200A和截面图1200B示出，半导体 层1202、栅极介电层106和内部电极层1204(统称为凹槽层)形成为填充 沟槽1002(见例如图11A和图11B)和凹槽1102(见例如图11A和图11B)。 半导体层1202和栅极介电层106形成为内衬并且部分填充沟槽1002和凹 槽1102。此外，半导体层1202将栅极介电层106与第一存储器膜902a和 第二存储器膜902b分隔开。内部电极层1204形成为填充沟槽1002的剩余 部分和位于栅极介电层106上方的凹槽1102。
在一些实施例中，半导体层1202的厚度Ts为约5-7纳米和/或一些其 他合适值。此外，在一些实施例中，半导体层1202是掺杂的或未掺杂的和 /或是或包括多晶硅和/或一些其他合适的半导体材料。在一些实施例中，栅 极介电层106的厚度Tgd为约1-5纳米和/或一些其他合适值。此外，在一 些实施例中，栅极介电层106是或包括氧化硅、氮化硅、氧氮化硅、氧化 铝、氧化铪、氧化镧、氧化锆、一些其他合适的电介质或前述材料的任何 组合。在一些实施例中，内部电极层1204是或包括氮化钛、掺杂的多晶硅、 氮化钽、钨、一些其他合适的导电材料或前述材料的任何组合。
用于形成凹槽层的工艺可以例如包括：1)沉积半导体层1202；2)沉 积栅极介电层106；3)沉积内部电极层1204；以及4)对凹槽层实施平坦 化，直至到达第二存储器膜902b的阵列介电层216。可选地，其他合适的 工艺可以形成凹槽层。平坦化可以例如通过化学机械抛光(CMP)或一些 其他合适的平坦化实施。
如由图13A和图13B的顶视图1300A和截面图1300B示出，清除沟 槽1002。然而，没有清除或最低限度清除凹槽1102(见例如图11A和图 11B)。通过这样做，多个半导体沟道104形成为局限于半导体层1202的 凹槽1102(见例如图12A和图12B)。此外，将内部电极层1204和栅极 介电层106分别分成局限于凹槽1102的多个内部电极段和多个栅极介电段。清除可以例如通过干蚀刻和/或一些其他合适类型的蚀刻实施。可选地，例 如，可以实施用于清除沟槽1002的其他合适的工艺。在一些实施例中，第 二存储器膜902b的阵列介电层216在蚀刻期间用作掩模。
如由图14A和图14B的顶视图1400A和截面图1400B示出，铁电层 116和控制电极层1402(统称为沟槽层)形成为填充沟槽1002。铁电层116 形成为内衬并且部分填充沟槽1002，并且控制电极层1402形成为填充位 于铁电层116上方的沟槽1002的剩余部分。在一些实施例中，控制电极层 1402是或包括氮化钛、掺杂的多晶硅、氮化钽、钨、一些其他合适的导电 材料或前述材料的任何组合。在一些实施例中，铁电层116是或包括掺杂 的氧化铪(例如，掺杂有铝、硅、锆、镧、锶等)和/或一些其他合适的铁 电材料。
用于形成沟槽层的工艺可以例如包括：1)沉积铁电层116；2)在铁 电层116上方沉积控制电极层1402；以及3)对控制电极层1402实施平坦 化直至到达铁电层116。可选地，其他合适的工艺可以形成沟槽层。平坦 化可以例如通过CMP或一些其他合适的平坦化实施。
如由图15A和图15B的顶视图1500A和截面图1500B示出，第一栅 极间介电层118b形成为延伸穿过控制电极层1402并且将控制电极层1402 分成多个控制栅电极114。第一栅极间介电层118b可以例如是或包括氧化 硅和/或一些其他合适的电介质。以多个行和多个列布置控制栅电极114， 从而使得控制栅电极沿每行每隔一列出现，并且从而使得控制栅电极沿每 列每隔一行出现。此外，控制栅电极114沿相邻列和相邻行交错，从而使 得在Y方向上的控制栅电极114的间距Py跨越一行，并且在X方向上的控 制栅电极114的间距Px跨越一列。在一些实施例中，控制栅电极114具有 小于Y方向间距Py的约一半的单独宽度Wcg。
用于形成第一栅极间介电层118b的工艺可以例如包括：1)图案化控 制电极层1402以形成将控制电极层1402分成控制栅电极114的开口；2) 沉积填充开口的介电层；以及3)对介电层实施平坦化直至暴露铁电层116。 在可选实施例中，通过一些其他合适的工艺形成第一栅极间介电层118b。 图案化例如可以通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺实施。 光刻/蚀刻工艺可以例如使用铁电层116作为蚀刻停止和/或可以例如使用 干蚀刻和/或一些其他合适类型的蚀刻。
如由图16A至图16C的顶视图和截面图1600A-1600C示出，第二栅极 间介电层118c形成为延伸穿过内部电极层1204、铁电层116和第一栅极间 介电层118b。第二栅极间介电层118c具有将内部电极层1204分成多个内 部栅电极108的多个介电段1602。介电段1602布置为使得沿每行和沿每 列与控制栅电极114交替。在一些实施例中，介电段1602具有小于Y方向 间距Py的约一半的单独宽度Wd和/或将在列中相邻的内部栅电极分隔开小 于Y方向间距Py的约一半的距离D1。第二栅极间介电层118c并且因此介 电段1602可以例如是或包括氧化硅和/或一些其他合适的电介质。
用于形成第二栅极间介电层118c的工艺可以例如包括：1)图案化内 部电极层1204、铁电层116和第一栅极间介电层118b以形成将内部电极 层1204分成内部栅电极108的开口；2)沉积填充开口的介电层；以及3) 对介电层实施平坦化直至暴露铁电层116。在可选实施例中，通过一些其 他合适的工艺形成第二栅极间介电层118c。图案化例如可以通过光刻/蚀刻 工艺和/或一些其他合适的图案化工艺实施。光刻/蚀刻工艺可以例如使用下部互连介电层406a作为蚀刻停止和/或可以例如使用干蚀刻和/或一些其他 合适类型的蚀刻。
形成第二栅极间介电层118c并且将内部电极层1204分成多个内部栅 电极108完成第一存储器阵列204a和第二存储器阵列204b。将第一存储器 阵列204a和第二存储器阵列204b垂直堆叠在下部互连介电层406a上方， 并且由多个MFMIS存储器单元102构成。MFMIS存储器单元102中的每 个具有内部栅电极108中的单独一个，并且还具有铁电层116的局部部分。 铁电层116的局部部分具有表示数据位的极性。
在用于MFMIS存储器单元102中的任何一个的编程和擦除操作期间， 可以将MFMIS存储器单元建模为串联电耦接的MIS平行板电容器(简称 MIS电容器)和铁电平行板电容器(简称铁电电容器)。MFMIS存储器单 元的内部栅电极108和MFMIS存储器单元的半导体沟道104限定MIS电 容器的平行板，并且栅极介电层106限定MIS电容器的绝缘体。MFMIS 存储器单元的内部栅电极108和控制栅电极114限定铁电电容器的平行板， 并且铁电层116限定铁电电容器的绝缘体。在MIS电容器和铁电电容器两 者中，平行板平行于图16C的截面图1600C。
当相对表面投影至平行于相对表面的二维(2D)平面上时，平行平板 电容器的电容器面积分别对应于平行平板的相对表面之间的重叠。因为内 部栅电极108，所以MFMIS存储器单元102的铁电电容器可以具有与 MFMIS存储器单元102的MIS电容器不同的电容器面积。如果省略内部栅 电极108，则铁电电容器和MIS电容器将共用相同的平行板，并且因此将 共用相同的电容器面积。此外，如上所示，图15A、图15B和图16A至图 16C的步骤允许独立地限定控制栅电极114的单独宽度Wcg和内部栅电极 108的单独宽度Wig。例如，可以采用图15A和图15B的步骤来限定控制 栅电极114的单独宽度Wcg，然而可以采用图16A至图16C的步骤来限定 内部栅电极108的单独宽度Wig。因此，可以经由内部制栅电极108和控制 栅电极114的单独宽度Wig、Wcg独立地调整铁电电容器和MIS电容器的电 容器面积。
因为用于MFMIS存储器单元102中任何一个的铁电电容器和MIS电 容器在编程和擦除操作期间串联电耦接，所以用于铁电电容器和MIS电容 器的电场比率等于介电常数比率的倒数乘以电容器面积比率的倒数。因此， 可以通过介电常数比率和/或电容器面积比率调整电场比率。介电常数是取 决于材料的参数，从而使得材料约束可以基于介电常数来限制电场比率的 调整。然而，可以通过用于形成MFMIS存储器单元102的方法调整内部栅电极108和控制栅电极114以及因此电容器面积的单独宽度Wig、Wcg。因 此，在用于形成MFMIS存储器单元102的方法期间，可以基于电容器面积 调整电场比率。
因为可以调整电场比率，所以铁电层116在编程和擦除操作期间可以 具有高电场，而栅极介电层106在编程和擦除操作期间可以具有低电场。 因为铁电层116可以具有高电场，所以铁电层116的极化在编程和擦除操 作期间可以强烈转换。因此，当铁电层116分别处于编程状态和擦除状态 时，读出电流之间的差可能较大(例如，存储器窗口可能较大)。此外， 因为铁电层116可以具有高电场，所以编程和擦除电压可以较低，并且因 此功耗可以较低。因为栅极介电层106可以具有低电场，所以栅极介电层 106上的应力可以较低。这进而可以提高栅极介电层106的可靠性和栅极 介电层106的TDDB。因此，可以增强MFMIS存储器单元102的耐久性和 MFMIS存储器单元102的保持性。
如由图17A和图17B的顶视图1700A和截面图1700B示出，完成互 连结构404。在第一存储器阵列204a和第二存储器阵列204b上方形成上部 互连介电层406b，并且在上部互连介电层406b中堆叠形成多个上部布线 408b和多个上部通孔410b。至少一些上部布线408b限定顶部字线TWL， 并且至少一些上部通孔410b限定顶部电极通孔TEV。顶部字线TWL沿控 制栅电极114的行相应地延伸，并且顶部电极通孔TEV分别从顶部字线 TWL分别延伸至控制栅电极114。
虽然参考方法的各个实施例描述了图8A和图8B至图15A和图15B、 图16A至图16C以及图17A和图17B，但是应该理解，图8A和图8B至 图15A和图15B、图16A至图16C以及图17A和图17B所示的结构不限 于该方法，而是可以独立于该方法而单独存在。虽然将图8A和图8B至图 15A和图15B、图16A至图16C以及图17A和图17B描述为一系列步骤， 但是应该理解，在其他实施例中可以改变步骤的顺序。尽管图8A和图8B 至图15A和图15B、图16A至图16C以及图17A和图17B示出并且描述 为具体的一系列步骤，但是在其他实施例中可以省略示出和/或描述的一些 步骤。此外，可以在其他实施例中包括未示出和/或描述的步骤。
参考图18，提供了图8A和图8B至图15A和图15B、图16A至图16C 以及图17A和图17B的方法的一些实施例的框图1800。
在1802中，在半导体器件和半导体衬底上方部分形成互连结构。见例 如图8A和图8B。
在1804中，在互连结构上方沉积存储器膜，其中存储器膜包括一对源 极/漏极层以及位于源极/漏极层之间的源极/漏极介电层。见例如图9A和图 9B。
在1806中，图案化存储器膜以在第一方向上形成平行横向延伸的多个 沟槽。见例如图10A和图10B。
在1808中，使源极/漏极介电层的侧壁在垂直于第一方向的第二方向 上在沟槽中横向凹进以形成凹槽。见例如图11A和图11B。
在1810中，将半导体层和栅极介电层沉积为内衬并且部分填充沟槽和 凹槽。见例如图12A和图12B。
在1812中，将内部电极层沉积为填充沟槽和凹槽的剩余部分。见例如 图12A和图12B。
在1814中，图案化半导体层、栅极介电层和内部电极层以清除沟槽， 而半导体层、栅极介电层和内部电极层保留在凹槽中。见例如图13A和图 13B。
在1816中，将铁电层沉积为内衬并且部分填充沟槽。见例如图14A 和图14B。
在1818中，将控制电极层沉积为填充沟槽的剩余部分。见例如图14A 和图14B。
在1820中，图案化控制电极层以将控制电极层以多个行和多个列分成 多个控制栅电极。见例如图15A和图15B。
在1822中，图案化内部电极层以将内部电极层分成局限于凹槽的多个 内部栅电极。见例如图16A至图16C。
在1824中，在存储器膜和控制栅电极上方完成互连结构。见例如图 17A和图17B。
虽然本文将图18的框图1800示出和描述为一系列步骤或事件，但是 应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。例如，除 了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序 发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤 实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个 步骤可以在一个或多个单独的步骤和/或阶段中执行。
参考图19A和图19B至图24A和图24B、图25A至图25C以及图26A 和图26B，提供了用于形成包括MFMIS存储器单元的3D存储器阵列的IC 的方法的一些实施例的一系列视图，其中字线分别位于3D存储器阵列的底 部和顶部处。标有后缀B的图示出了沿带有后缀A的相似编号图中的线A”’ 的截面图。如果存在，标有后缀C的图示出了沿带有后缀A的相似编号的 图中的线B”’的截面图。带有后缀A的图示出了沿带有后缀B的相似编号 的图中和带有后缀C的相似编号的图中(如果存在)的沿线H、H’、H” (无论哪个存在)的顶视图。在图7A和图7B中使用IC的实施例示出了 方法，但是方法可以形成其他合适的实施例。
如由图19A和图19B的顶视图1900A和截面图1900B示出，在如图 8A和图8B示出和所描述的半导体衬底402上形成半导体器件412和沟槽 隔离结构420。
还由图19A和图19B的顶视图1900A和截面图1900B示出，在半导 体器件412和半导体衬底402上方部分形成互连结构404。互连结构404 包括下部互连介电层406a、覆盖介电层702、多个下部布线408a和多个下 部通孔410a。将下部布线408a和下部通孔410a交替堆叠在下互连介电层 406a中，并且限定从位于半导体衬底402上的半导体器件412和其他半导 体器件(未示出)引出的导电路径。此外，下部布线408a在互连结构404 的顶部处限定底部字线BWL，而下部通孔410a限定分别位于底部字线 BWL上面的底部电极通孔BEV。覆盖介电层702覆盖下部互连介电层406a 和底部电极通孔BEV。
如由图20A和图20B的顶视图2000A和截面图2000B示出，实施图 9A和图9B至图13A和图13B的步骤。应该指出，为了便于说明，仅示出 了互连结构404的顶部。互连结构404的剩余部分如图19A和图19B所示。
根据图9A和图9B至图13A和图13B处的步骤，在如图9A和图9B 示出和所描述的互连结构404上方沉积第一存储器膜902a和第二存储器膜 902b。图案化第一存储器膜902a和第二存储器膜902b以形成如图10A和 图10B示出和所描述的多个沟槽1002。通过沟槽1002使源极/漏极介电层 118a横向凹进以形成如图11A和图11B示出和所描述的凹槽1102。半导体层1202、栅极介电层106和内部电极层1204形成为填充如图12A和图 12B示出和所描述的沟槽1002(见例如图11A和图11B)和凹槽1102(见 例如图11A和图11B)。如图13A和图13B处所描述清除沟槽1002。
如由图21A和图21B的顶视图2100A和截面图2100B示出，将铁电 层116沉积为内衬并且部分填充沟槽1002。此外，将间隔件层2102沉积 为在铁电层116上方内衬并且部分填充沟槽1002。间隔件层2102可以例 如是或包括氮化硅和/或一些其他合适的电介质。
如由图22A和图22B的顶视图2200A和截面图2200B示出，对间隔 件层2102、铁电层116和覆盖介电层702实施蚀刻工艺以将沟槽1002延 伸至底部电极通孔BEV。最初，回蚀间隔件层2102，并且间隔件704由位 于沟槽1002的侧壁上的间隔件层2102形成。此后，第二存储器膜902b的 间隔件704和阵列介电层216用作掩模，同时蚀刻穿过覆盖介电层702和 铁电层116。蚀刻工艺的这两个步骤可以例如通过相同的蚀刻或通过不同 的蚀刻实施。
在可选实施例中，代替在图21A和图21B处形成间隔件层2102并且 随后在图22A和图22B处实施蚀刻工艺，可以实施光刻/蚀刻工艺以在分别 延伸至底部电极通孔BEV的沟槽1002的底部形成开口。然后方法可以如 下所述进行。可以例如采用这些可选实施例以形成根据图6A和图6B的实 施例的IC。
如由图23A和图23B的顶视图2300A和截面图2300B示出，控制电 极层1402形成为填充如图14A和图14B示出和所描述的沟槽1102。
如由图24A和图24B的顶视图2400A和截面图2400B示出，第一栅 极间介电层118b形成为延伸穿过控制电极层1402并且将控制电极层1402 分成如图15A和图15B示出和所描述的多个控制栅电极114。
如由图25A至图25C的顶视图和截面图2500A-2500C示出，第二栅极 间介电层118c形成为延伸穿过如图16A和图16B示出和所描述的内部电 极层1204、铁电层116、间隔件704和第一栅极间介电层118b。第二栅极 间介电层118c将内部电极层1204分成多个内部栅电极108。
形成第二栅极间介电层118c并且将内部电极层1204分成多个内部栅 电极108，完成第一存储器阵列204a和第二存储器阵列204b。将第一存储 器阵列204a和第二存储器阵列204b垂直堆叠在下部互连介电层406a上方， 并且由多个MFMIS存储器单元102构成。MFMIS存储器单元102中的每 个具有内部栅电极108中的单独一个，并且还具有铁电层116的局部部分。 铁电层116的局部部分具有表示数据位的极性。
如由图26A和图26B的顶视图2600A和截面图2600B示出，互连结 构404如在图17A和图17B处示出和所描述的那样完成。与图17A和图 17B相反，在偶数行或奇数行(但不是两者)处形成顶字线TWL和顶电极 通孔TEV。
虽然参考方法的各个实施例描述了图19A和图19B至图24A和图24B、 图25A至图25C以及图26A和图26B，但是应该理解，图19A和图19B 至图24A和图24B、图25A至图25C以及图26A和图26B所示的结构不 限于该方法，而是可以独立于该方法而单独存在。虽然将图19A和图19B 至图24A和图24B、图25A至图25C以及图26A和图26B描述为一系列 步骤，但是应该理解，在其他实施例中可以改变步骤的顺序。虽然图19A 和图19B至图24A和图24B、图25A至图25C以及图26A和图26B示出 并且描述为具体的一组步骤，但是在其他实施例中可以省略示出和/或描述 的一些步骤。此外，可以在其他实施例中包括未示出和/或描述的步骤。
参考图27，提供了图19A和图19B至图24A和图24B、图25A至图 25C以及图26A和图26B的方法的一些实施例的框图2700。
在2702中，在半导体器件和半导体衬底上方部分形成互连结构，其中， 互连结构包括分别位于互连结构的顶部处的底部电极布线上面的底部电极 布线和底部电极通孔。见例如图19A和图19B。
在2704中，在互连结构上方沉积存储器膜，其中存储器膜包括一对源 极/漏极层以及位于源极/漏极层之间的源极/漏极介电层。见例如图20A和 图20B。
在2706中，图案化存储器膜以形成在第一方向上平行横向延伸的多个 沟槽。见例如图20A和图20B。
在2708中，将源极/漏极介电层的侧壁在垂直于第一方向的第二方向 上在沟槽中横向凹进以形成凹槽。见例如图20A和图20B。
在2710中，将半导体层、栅极介电层和内部电极层沉积为填充沟槽和 凹槽。见例如图20A和图20B。
在2712中，图案化半导体层、栅极介电层和内部电极层以清除沟槽， 而半导体层、栅极介电层和内部电极保留在凹槽中。见例如图20A和图20B。
在2714中，将铁电层和间隔件层沉积为内衬并且部分填充沟槽。见例 如图21A和图21B。
在2716中，实施蚀刻以回蚀间隔件层并且将沟槽延伸至底部电极通孔。 见例如图22A和图22B。
在2718中，将控制电极层沉积为填充沟槽。见例如图23A和图23B。
在2720中，图案化控制电极层以将控制电极层以多个行和多个列分成 多个控制栅电极。见例如图24A和图24B。
在2722中，图案化内部电极层以将内部电极层分成局限于凹槽的多个 内部栅电极。见例如图25A至图25C。
在2724中，在存储器膜和控制栅电极上方完成互连结构。见例如图 26A和图26B。
虽然本文将图27的框图2700示出和描述为一系列步骤或事件，但是 应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。例如，除 了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序 发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤 实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个 步骤可以在一个或多个单独的步骤和/或阶段中执行。
在一些实施例中，本发明提供了存储器器件，包括：第一源极/漏极区 域和位于第一源极/漏极区域上面的第二源极/漏极区域；内部栅电极和半导 体沟道，位于第一源极/漏极区域上面并且位于第二源极/漏极区域下面，其 中，半导体沟道从第一源极/漏极区域延伸至第二源极/漏极区域；栅极介电 层，位于内部栅电极和半导体沟道之间并且邻接内部栅电极和半导体沟道； 控制栅电极，位于内部栅电极的与半导体沟道相对的侧上，并且未被第二 源极/漏极区域覆盖；以及铁电层，位于控制栅电极和内部栅电极之间并且 邻接控制栅电极和内部栅电极。在一些实施例中，控制栅电极具有面向内 部栅电极的第一侧壁，其中，内部栅电极具有面向控制栅电极的第二侧壁， 并且其中，第一侧壁和第二侧壁具有不同的宽度。在一些实施例中，第一 侧壁具有小于第二侧壁的宽度。在一些实施例中，控制栅电极的高度大于 位于第二源极/漏极区域的顶面和第一源极/漏极区域的底面之间的垂直间 隔。在一些实施例中，栅极介电层从内部栅电极的侧壁至内部栅电极的顶 面包裹内部栅电极的拐角。在一些实施例中，半导体沟道具有包裹内部栅 电极的侧的C形轮廓。在一些实施例中，存储器器件还包括：第二内部栅 电极，位于控制栅电极的与铁电层相对的侧上；以及第二铁电层，位于第 二内部栅电极和控制栅电极之间并且邻接第二内部栅电极和控制栅电极。
在一些实施例中，本发明提供了另一存储器器件，包括：第一源极/漏 极区域和位于第一源极/漏极区域上面的第二源极/漏极区域；第一栅电极和 半导体层，垂直位于第一源极/漏极区域和第二源极/漏极区域之间，其中， 第一栅电极电浮置；栅极介电层，横向位于第一栅电极和半导体层之间并 且邻接第一栅电极和半导体层，其中，第一栅电极、半导体层和栅极介电 层以及第一源极/漏极区域和第二源极/漏极区域限定共同侧壁；铁电层，内 衬共同侧壁；以及第二栅电极，在铁电层的与共同侧壁相对的侧上邻接铁 电层。在一些实施例中，第一栅电极和第二栅电极与半导体层在第一方向 上横向间隔开，其中，第一栅电极和第二栅电极在正交于第一方向的第二 方向上具有不同的宽度。在一些实施例中，第一栅电极和第二栅电极分别 具有相对的第一侧壁和第二侧壁，其中，第二侧壁具有从第一源极/漏极区 域至第二源极/漏极区域的表面面积，其小于第一侧壁的表面面积。在一些实施例中，共同侧壁部分由第一源极/漏极区域和第二源极/漏极区域的单独 侧壁以及第一栅电极的单独侧壁限定，其中，铁电层位于第一源极/漏极区 域和第二源极/漏极区域的单独侧壁以及第一栅电极的单独侧壁上。在一些 实施例中，第二源极/漏极区域完全覆盖第一栅电极和半导体层。在一些实 施例中，存储器器件还包括：第一存储器单元，由第一源极/漏极区域和第 二源极/漏极区域、第一栅电极和第二栅电极以及半导体层限定；以及第二 存储器单元，位于第一存储器单元上面并且与第一存储器单元共用第二栅 电极。
在一些实施例中，本发明提供了存储器，包括：在衬底上方沉积存储 器膜，其中，存储器膜包括一对源极/漏极层和位于源极/漏极层之间的源极 /漏极介电层；对存储器膜实施第一蚀刻以形成穿过存储器膜的沟槽；通过 沟槽相对于源极/漏极层的侧壁使源极/漏极介电层的侧壁凹进，以形成凹槽； 沉积内衬凹槽和沟槽的半导体层；在半导体层上方沉积填充凹槽和沟槽的 第一电极层；对半导体层和第一电极层实施第二蚀刻以从沟槽清除半导体 层和第一电极层；在凹槽处沉积内衬沟槽并且进一步内衬第一电极层和半 导体层的铁电层；以及在铁电层上方沉积填充沟槽的第二电极层。在一些 实施例中，方法还包括：对第二电极层实施第三蚀刻，以形成邻接第一电 极层的控制栅电极；以及对第一电极层实施第四蚀刻，以形成局限于凹槽 的浮置栅电极。在一些实施例中，第三蚀刻形成具有第一宽度的面向凹槽 的侧壁的控制栅电极，其中，第四蚀刻形成具有大于第一宽度的第二宽度 的面向控制栅电极的侧壁的浮置栅电极。在一些实施例中，方法还包括： 在沉积半导体层和沉积第一电极层之间沉积内衬凹槽和沟槽的高k栅极介 电层。在一些实施例中，在源极/漏极介电层的侧壁和源极/漏极层的侧壁上 沉积半导体层，并且随后通过第二蚀刻从源极/漏极层的侧壁清除，其中， 在源极/漏极介电层的侧壁和源极/漏极层的侧壁上沉积铁电层。在一些实施 例中，存储器膜包括位于一对源极/漏极层上面的一对第二源极/漏极层，并 且还包括位于第二源极/漏极层之间的第二源极/漏极介电层，其中，凹进通 过沟槽相对于第二源极/漏极层的侧壁使第二源极/漏极介电层的侧壁凹进， 以形成第二凹槽。在一些实施例中，凹进通过沟槽相对于源极/漏极层的第 二侧壁使源极/漏极介电层的第二侧壁凹进，以形成第二凹槽，其中，第二 凹槽位于沟槽的与凹槽相对的侧上。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作 为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现 相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构 造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情 况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
第一源极/漏极区域和位于所述第一源极/漏极区域上面的第二源极/漏极区域；
内部栅电极和半导体沟道，位于所述第一源极/漏极区域上面并且位于所述第二源极/漏极区域下面，其中，所述半导体沟道从所述第一源极/漏极区域延伸至所述第二源极/漏极区域；
栅极介电层，位于所述内部栅电极和所述半导体沟道之间并且邻接所述内部栅电极和所述半导体沟道；
控制栅电极，位于所述内部栅电极的与所述半导体沟道相对的侧上，并且未由所述第二源极/漏极区域覆盖；以及
铁电层，位于所述控制栅电极和所述内部栅电极之间并且邻接所述控制栅电极和所述内部栅电极。
2.根据权利要求1所述的存储器器件，其中，所述控制栅电极具有面向所述内部栅电极的第一侧壁，其中，所述内部栅电极具有面向所述控制栅电极的第二侧壁，并且其中，所述第一侧壁和所述第二侧壁具有不同的宽度。
3.根据权利要求2所述的存储器器件，其中，所述第一侧壁具有小于所述第二侧壁的宽度。
4.根据权利要求1所述的存储器器件，其中，所述控制栅电极的高度大于位于所述第二源极/漏极区域的顶面和所述第一源极/漏极区域的底面之间的垂直间隔。
5.根据权利要求1所述的存储器器件，其中，所述栅极介电层从所述内部栅电极的侧壁至所述内部栅电极的顶面包裹所述内部栅电极的拐角。
6.根据权利要求1所述的存储器器件，其中，所述半导体沟道具有包裹所述内部栅电极的侧的C形轮廓。
7.根据权利要求1所述的存储器器件，还包括：
第二内部栅电极，位于所述控制栅电极的与所述铁电层相对的侧上；以及
第二铁电层，位于所述第二内部栅电极和所述控制栅电极之间并且邻接所述第二内部栅电极和所述控制栅电极。
8.一种存储器器件，包括：
第一源极/漏极区域和位于所述第一源极/漏极区域上面的第二源极/漏极区域；
第一栅电极和半导体层，垂直位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，其中，所述第一栅电极电浮置；
栅极介电层，横向位于所述第一栅电极和所述半导体层之间并且邻接所述第一栅电极和所述半导体层，其中，所述第一栅电极、所述半导体层和所述栅极介电层以及所述第一源极/漏极区域和所述第二源极/漏极区域限定共同侧壁；
铁电层，内衬所述共同侧壁；以及
第二栅电极，在所述铁电层的与所述共同侧壁相对的侧上邻接所述铁电层。
9.根据权利要求8所述的存储器器件，其中，所述第一栅电极和所述第二栅电极与所述半导体层在第一方向上横向间隔开，并且其中，所述第一栅电极和所述第二栅电极在正交于所述第一方向的第二方向上具有不同的宽度。
10.一种用于形成存储器器件的方法，所述方法包括：
在衬底上方沉积存储器膜，其中，所述存储器膜包括一对源极/漏极层和位于所述源极/漏极层之间的源极/漏极介电层；
对所述存储器膜实施第一蚀刻以形成穿过存储器膜的沟槽；
通过所述沟槽相对于所述源极/漏极层的侧壁使所述源极/漏极介电层的侧壁凹进，以形成凹槽；
沉积内衬所述凹槽和所述沟槽的半导体层；
在所述半导体层上方沉积填充所述凹槽和所述沟槽的第一电极层；
对所述半导体层和所述第一电极层实施第二蚀刻以从所述沟槽清除所述半导体层和所述第一电极层；
在所述凹槽处沉积内衬所述沟槽并且进一步内衬所述第一电极层和所述半导体层的铁电层；以及
在所述铁电层上方沉积填充所述沟槽的第二电极层。
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