TWI833319B - 半導體裝置 - Google Patents

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TWI833319B
TWI833319B TW111129741A TW111129741A TWI833319B TW I833319 B TWI833319 B TW I833319B TW 111129741 A TW111129741 A TW 111129741A TW 111129741 A TW111129741 A TW 111129741A TW I833319 B TWI833319 B TW I833319B
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鄭星眞
朴碩漢
鮮于藝智
劉寶元
孫英雄
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含：單元電晶體，位於基底上；下部電極，分別連接至單元電晶體，在第一水平方向上根據第一間距配置，且在豎直方向上延伸；以及蝕刻停止層，環繞下部電極的下部側壁且在高於單元電晶體的層級的層級處配置，其中蝕刻停止層包含豎直重疊下部電極的第一部分及側向環繞第一部分的第二部分，且第二部分包含在第一水平方向上根據第二間距配置的凹槽。

Description

半導體裝置
相關申請案的交叉引用
本申請案主張2021年8月9日在韓國智慧財產局申請的韓國專利申請案第10-2021-0104899號的優先權，所述申請案的主題以全文引用的方式併入本文中。
本發明概念是關於半導體裝置。更明確而言，本發明概念是關於包含單元電容器的半導體裝置。
隨著當代及新興的半導體裝置的整體大小的持續減小，個別微型電路圖案的各別大小以及構成組件的尺寸持續減小。在一些半導體裝置中，單元電容器的高度可根據個別微型電路圖案的大小減小而增大。此類趨勢已增加與單元電容器的形成相關聯的製造製程的困難及複雜性。舉例而言，單元電容器之間的所謂橋接缺陷以及其他類型的可能缺陷可能出現。
本發明概念提供展現減少的數目缺陷(例如，橋接缺陷)且進一步展現減少的缺陷形成的可能性的半導體裝置。本發明概念亦提供製造半導體裝置的方法，所述半導體裝置展現減少的數 目缺陷(例如，橋接缺陷)且進一步展現減少的缺陷形成的可能性。
根據本發明概念的態樣，提供一種半導體裝置，包含：基底，包含單元區域及周邊電路區域，其中單元區域包含單元電晶體且周邊電路區域包含周邊電路；蝕刻停止層，包含配置於單元區域中的蝕刻停止層的第一部分及配置於周邊電路區域中的蝕刻停止層的第二部分；以及電容器結構，配置於單元區域中且包含下部電極，所述下部電極經由蝕刻停止層的第一部分分別連接至單元電晶體且根據第一間距配置，其中蝕刻停止層的第二部分包含凹槽，所述凹槽根據與第一間距實質上相同的第二間距配置。
根據本發明概念的另一態樣，提供一種半導體裝置，包含：單元電晶體，位於基底上；下部電極，分別連接至單元電晶體，在第一水平方向上根據第一間距配置，且在豎直方向上延伸；以及蝕刻停止層，環繞下部電極的下部側壁且在高於單元電晶體的層級的層級處配置，其中蝕刻停止層包含豎直重疊下部電極的第一部分及橫向環繞第一部分的第二部分，且第二部分包含在第一水平方向上根據第二間距配置的凹槽。
根據本發明概念的另一態樣，提供一種半導體裝置，包含：基底，包含單元區域及周邊電路區域，其中單元區域包含單元電晶體，且周邊電路區域包含周邊電路；蝕刻停止層，包含單元區域中的蝕刻停止層的第一部分及周邊電路區域中的蝕刻停止層的第二部分；電容器結構，位於單元區域中，其中電容器結構包含：下部電極；電容器介電層，覆蓋下部電極的上部表面；以及上部電極，位於電容器介電層上且覆蓋下部電極，其中下部電極經由蝕刻 停止層的第一部分分別連接至單元電晶體且第一水平方向上根據第一間距配置；層間絕緣層，位於蝕刻停止層的第二部分上；以及周邊電路觸點，穿透層間絕緣層及蝕刻停止層的第二部分以電連接至周邊電路，其中蝕刻停止層的第二部分包含在第一水平方向上根據第二間距配置的凹槽。
100、100A、100B、300:半導體裝置
110:基底
112:裝置隔離層
112T:裝置隔離溝渠
114:緩衝層
116:閘極介電層
132A、132B:下部導電圖案
134A、134B:中間導電圖案
136A、136B:上部導電圖案
140A:絕緣頂蓋層
140B:閘極頂蓋圖案
142:第一層間絕緣層
144:第二層間絕緣層
150A:間隔件
150B:絕緣間隔件
152:導電插塞
162A、162B:導電障壁層
164A、164B:著陸接墊導電層
166:絕緣圖案
170、170B:蝕刻停止層
170H、172H、M11H:開口
170L:下部表面
170P1:第一部分
170P2:第二部分
170R1、170R2:凹槽
170U:上部表面
172:緩衝絕緣層
180:電容器結構
182:下部電極
182D:虛擬下部電極
184:電容器介電層
186:上部電極
188:支撐層
190:層間絕緣層
190P:突出部
192:導電障壁層
194:接觸導電層
210:模具結構
210H1:第一開口
210H2:第二開口
212:第一模具層
214:第二模具層
216:第三模具層
220:壩結構
230:保護層
312:下部絕緣層
320:第一導電線
322:第一絕緣圖案
330:通道層
340:閘極電極
342:第一埋入絕緣層
344:第二埋入絕緣層
350:閘極絕緣層
360:電容器觸點
362:上部絕緣層
A、CX1、CX2:區
AC1:第一主動區域
AC2:第二主動區域
B1-B1'、B2-B2':線
BC:埋入觸點
BL:位元線
CP:接觸插塞
CPH:接觸孔
DC:直接觸點
DCH:直接接觸孔
LP:著陸接墊
LV1:第一豎直層級
M11:覆蓋遮罩圖案
MCA:單元陣列區域
P1:第一間距
P2:第二間距
PCA:周邊電路區域
PCC:周邊電路接觸
PG:周邊電路電晶體
PGS:周邊電路閘極電極
RS:凹槽間隔
RSC:中心部分
RSE:邊緣部分
S212:第一模具間隔
S214:第二模具間隔
S216:第三模具間隔
t1:第一厚度
t2:第二厚度
t31:第三厚度
t32:第四厚度
W1:第一寬度
W2:第二寬度
WL:字元線
X、Y、Z:方向
在考慮以下詳細描述以及隨附圖式後，可更清楚地理解本發明概念的實施例，其中：圖1為示出根據本發明概念的實施例的半導體裝置100的平面(或俯視)視圖，圖2為圖1中所指示的區『A』的放大視圖，圖3為沿著圖2的線B1-B1'截取的橫截面視圖，圖4為進一步示出圖3的半導體裝置100的平面視圖，圖5為圖3中所指示的區『CX1』的放大橫截面視圖，且圖6為圖3中所指示的區『CX2』的放大橫截面視圖。
圖7為示出根據本發明概念的實施例的半導體裝置100A的平面視圖。
圖8為示出根據本發明概念的實施例的半導體裝置100B的橫截面視圖，圖9為進一步示出圖8的半導體裝置100B的平面視圖，且圖10為圖8中所指示的區『CX2』的放大橫截面視圖。
圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23以及圖24(下文統稱為「圖11至圖24」)為示出在一個實例中根據本發明概念的實施例的製造半導體裝置的方法的相關橫截面視圖。
圖25為示出根據本發明概念的實施例的半導體裝置300的平面圖式，且圖26為沿著圖25的線B2-B2'截取的橫截面視圖。
貫穿書面描述及圖式，相同附圖標號及標記用於指示相同或類似元件、組件、方法步驟以及/或特徵。貫穿書面描述，可使用某些幾何術語來強調關於本發明概念的某些實施例的元件、組件及/或特徵之間的相對關係。所屬領域中具知識者將認識到，此類幾何術語在本質上是相對的，在描述性關係中是任意的，及/或是針對所示出實施例的態樣。幾何術語可包含(例如)：高度/寬度；豎直/水平；頂部/底部；較高/較低；較近/較遠；較厚/較薄；接近/遠離；上方/下方；在...下方/在...上方；上部/下部；中心/側面；環繞；上覆/在...之下；等。
圖(FIG.)1為示出根據本發明概念的實施例的半導體裝置100的佈局的平面視圖；圖2為進一步示出圖1中所指示的區『A』的放大版本的另一平面視圖；圖3為沿著圖2的線B1-B1'截取的橫截面視圖；圖4為進一步示出圖3的第一豎直層級LV1的平面視圖；圖5為進一步示出圖3中所指示的區『CX1』的放大版本的橫截面視圖，以及圖6為進一步示出圖3中所指示的區『CX2』的放大版本的橫截面視圖(下文統稱為「圖1至圖6」)。
參考圖1至圖6，半導體裝置100可包含包含單元陣列區域MCA及周邊電路區域PCA的基底110。此處，舉例而言，單元陣列區域MCA可為DRAM裝置的記憶體單元區域，且周邊電路區域PCA可為DRAM裝置的核心區域或周邊區域。在一些實施例 中，周邊電路區域PCA可包含周邊電路電晶體PG，所述周邊電路電晶體PG經組態以將信號(例如，資料信號、位址信號、功率信號或命令/控制信號)提供至包含於單元陣列區域MCA中的記憶體單元陣列。就此而言，周邊電路電晶體PG可經組態於各種電路內，諸如命令解碼器、控制邏輯、位址緩衝器、列解碼器、行解碼器、感測放大器以及資料輸入/輸出(input/output；I/O)電路等。
裝置隔離溝渠112T可形成於基底110中，且裝置隔離層112可形成於裝置隔離溝渠112T中。第一主動區域AC1可由單元陣列區域MCA中的裝置隔離層112界定於基底110中，且第二主動區域AC2可界定於周邊電路區域PCA中的基底110中。
在單元陣列區域MCA中，第一主動區域AC1可經配置以在相對於第一水平(或X)方向及與第一水平方向相交的第二水平(或Y)方向的對角線方向上具有長軸。字元線WL可在第一水平方向上平行延伸跨越第一主動區域AC1。位元線BL可在第二水平方向上在字元線WL上平行延伸。位元線BL可經由直接觸點DC連接至第一主動區域AC1。
埋入觸點BC可形成於兩個鄰近位元線BL之間。埋入觸點BC可在第一水平方向上以列配置及/或在第二水平方向上以行配置。著陸接墊LP可形成於埋入觸點BC上。埋入觸點BC及著陸接墊LP可連接至第一主動區域AC1，形成於位元線BL的上部部分上的電容器結構180的下部電極182。各別著陸接墊LP可與埋入觸點BC部分地重疊。
基底110可包含矽(Si)(例如，單晶矽、多晶矽及/或非晶矽)。在其他實施例中，基底110可包含鍺(Ge)、SiGe、SiC、 GaAs、InAs以及InP中的至少一者。在一些實施例中，基底110可包含導電區域(例如，導電井及/或各種摻雜雜質的結構)。裝置隔離層112可包含氧化物層及氮化物層中的至少一者。
在單元陣列區域MCA中，在第一水平方向上延伸的字元線溝渠(未繪示)可形成於基底110中，且閘極介電層(未繪示)、閘極電極(未繪示)以及頂蓋絕緣層(未繪示)可形成於字元線溝渠中。閘極電極可對應於圖1的字元線WL。閘極介電層可包含以下各者中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、氧化物/氮化物/氧化物(oxide/nitride/oxide；ONO)層以及具有大於氧化矽的介電常數的介電常數的高k介電膜。閘極電極可各自包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、TaN、鎢(W)、WN、TiSiN以及WSiN中的至少一者。頂蓋絕緣層可各自包含氧化矽層、氮化矽層以及氮氧化矽層中的至少一者。
在單元陣列區域MCA中，緩衝層114可形成於基底110上。緩衝層114可包含氧化物層及氮化物層中的至少一者。
直接觸點DC可形成於基底110中的直接接觸孔DCH中。直接觸點DC可連接至第一主動區域AC1。直接觸點DC可包含摻雜多晶矽。舉例而言，直接觸點DC可包含摻雜有至少一個N型雜質的多晶矽，諸如磷(P)、砷(As)、鉍(Bi)以及銻(SB)。
位元線BL可在第二水平方向在基底110及直接觸點DC上延伸。位元線BL可經由直接觸點DC分別連接至第一主動區域AC1。位元線BL可包含依序堆疊於基底110上的下部導電圖案132A、中間導電圖案134A以及上部導電圖案136A。下部導電圖案132A可包含摻雜多晶矽。中間導電圖案134A及上部導電圖案 136A可各自包含TiN、TiSiN、W以及矽化鎢中的至少一者。在一些實施例中，中間導電圖案134A可包含TiN及TiSiN中的至少一者，且上部導電圖案136A可包含W。
位元線BL可由絕緣頂蓋層140A覆蓋。絕緣頂蓋層140A可在第二水平方向在位元線BL上延伸。間隔件150A可配置於各位元線BL的兩個側壁上。間隔件150A可在第二水平方向在位元線BL的側壁上延伸，且間隔件150A的部分可延伸至直接接觸孔DCH的內部且覆蓋直接觸點DC的兩個側壁。圖3將間隔件150A繪示為單一材料層，然而在其他實施例中，間隔件150A可具有包含多個間隔件層(例如，由氣隙分開的兩個或大於兩個間隔件層)的堆疊結構。
直接觸點DC可形成於基底110中的直接接觸孔DCH中，且可延伸至比基底110的上部表面更高的層級。舉例而言，直接觸點DC的上部表面可與下部導電圖案132A的上部表面處於相同層級，且可接觸中間導電圖案134A的下部表面。此外，直接觸點DC的下部表面可處於比基底110的上部表面低的層級。(就此而言，術語「層級」指示相對於任意所選水平表面(例如，基底110的上部表面)在豎直方向上的位置)。
絕緣柵欄(未繪示)及導電插塞152可在第二水平方向上配置於線上的位元線BL之間。絕緣柵欄可配置於頂蓋絕緣層之間，所述頂蓋絕緣層配置於字元線溝渠的上部側上，且導電插塞152可在豎直(或Z)方向(與第一水平方向及第二水平方向相交的方向)上自形成於基底110中的凹槽間隔RS延伸。導電插塞152的兩個側壁可藉由絕緣柵欄在第二水平方向上彼此絕緣。導電插 塞152可形成圖2的埋入觸點BC。
著陸接墊LP可形成於導電插塞152上。儘管未繪示，但金屬矽化物層(未繪示)可進一步配置於導電插塞152與著陸接墊LP之間。金屬矽化物層可包含矽化鈷、矽化鎳以及矽化錳中的至少一者。著陸接墊LP可各自包含導電障壁層162A及著陸接墊導電層164A。導電障壁層162A可包含Ti及TiN中的至少一者。著陸接墊導電層164A可包含金屬、導電金屬氮化物以及導電多晶矽中的至少一者。舉例而言，著陸接墊導電層164A可包含W。當以平面視圖查看時，著陸接墊LP可具有島狀圖案。著陸接墊LP可藉由實質上環繞著陸接墊LP的周邊的絕緣圖案166而彼此電絕緣。
在周邊電路區域PCA中，周邊電路電晶體PG可配置於第二主動區域AC2中。周邊電路電晶體PG可包含依序堆疊於第二主動區域AC2中的閘極介電層116、周邊電路閘極電極PGS以及閘極頂蓋圖案140B。
閘極介電層116可包含以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、ONO層以及具有大於氧化矽的介電常數的介電常數的高k介電膜。周邊電路閘極電極PGS可包含下部導電圖案132B、中間導電圖案134B以及上部導電圖案136B。在一些實施例中，下部導電圖案132B、中間導電圖案134B以及上部導電圖案136B可包含與包含於單元陣列區域MCA中的位元線BL中的下部導電圖案132A、中間導電圖案134A以及上部導電圖案136A相同的材料。閘極頂蓋圖案140B可包含氮化矽層。
周邊電路閘極電極PGS的側壁可由絕緣間隔件150B覆 蓋。絕緣間隔件150B可包含氧化物層、氮化物層或其組合。周邊電路電晶體PG可由第一層間絕緣層142覆蓋。第二層間絕緣層144可配置於第一層間絕緣層142上。
在周邊電路區域PCA中，接觸插塞CP可形成於豎直穿透第一層間絕緣層142及第二層間絕緣層144的接觸孔CPH中。接觸插塞CP可包含與形成於單元陣列區域MCA中的著陸接墊LP相同的導電障壁層162B及著陸接墊導電層164B。金屬矽化物層(未繪示)可配置於第二主動區域AC2與接觸插塞CP之間。
蝕刻停止層170可配置於單元陣列區域MCA及周邊電路區域PCA中的著陸接墊LP及第二層間絕緣層144上。蝕刻停止層170可包含覆蓋單元陣列區域MCA的第一部分170P1及覆蓋周邊電路區域PCA的第二部分170P2。
在一些實施例中，蝕刻停止層170可包含相對於第二層間絕緣層144及絕緣圖案166具有蝕刻選擇性的材料。舉例而言，蝕刻停止層170可包含氮化矽。
在單元陣列區域MCA中，電容器結構180可配置於蝕刻停止層170上。電容器結構180可包含下部電極182、電容器介電層184以及上部電極186。
下部電極182可藉由穿透蝕刻停止層170的第一部分170P1在豎直方向上在著陸接墊LP上延伸。下部電極182的下部部分可配置於蝕刻停止層170的第一部分170P1的開口170H中。支撐層188可配置於下部電極182的側壁上。支撐層188可維持兩個鄰近下部電極182之間的某一距離且可防止下部電極182在涉及下部電極182的形成製程期間傾斜或破裂。支撐層188可在 下部電極182的側壁在豎直方向上的不同層級處以複數形式設置。
在下部電極182上，可配置電容器介電層184。電容器介電層184可在下部電極182的側壁上延伸至支撐層188的上部表面及下部表面，且延伸至蝕刻停止層170的第一部分170P1。上部電極186可覆蓋電容器介電層184上的下部電極182。
在一些實施例中，電容器介電層184可包含以下中的至少一者：氧化鋯、氧化鉿、氧化鈦、氧化鈮、氧化鉭、氧化釔、氧化鍶鈦、氧化鋇鍶鈦、氧化鈧以及鑭系氧化物。下部電極182及上部電極186可各自包含釕(Ru)、Ti、Ta、鈮(Nb)、銥(IR)、鉬(MO)、W、TiN、TaN、NbN、MoN、WN、氧化銥(IrO2)、氧化釕(RuO2)以及鍶釕氧化物(SrRuO3)中的至少一者。
在一些實施例中，下部電極182可各自具有在豎直方向上延伸的柱形狀，且如圖4中所示出，下部電極182可各自具有圓形水平橫截面。然而，下部電極182的水平橫截面形狀不限於此，且實際上，下部電極182可具有各種水平橫截面形狀，諸如橢圓、矩形、圓矩形、菱形、梯形等。
此外，如圖3中所示出，下部電極182可具有沿著其整個高度具有橢圓水平橫截面的柱形狀，但在其他實施例中，下部電極182可具有更接近於閉合底部的更圓柱形形狀。在此情況下，下部電極182可在第一豎直層級LV1處具有圓形水平橫截面，但可在高於第一豎直層級LV1的層級的層級處具有環形或環形狀水平橫截面。
如圖4中所示出，下部電極182可以六邊形圖案配置。舉例而言，可在第一水平方向上根據第一間距P1配置下部電極 182。亦即，第一間距P1可界定為兩個鄰近下部電極182的中心之間的在第一水平方向上的距離。在一些實施例中，第一間距P1可在約10奈米至約300奈米的範圍內。如圖5中所示出，下部電極182可在下部電極182的底部部分處具有第一「寬度」W1(例如，在第一水平方向上量測的距離)。在一些實施例中，第一寬度W1可在約10奈米與約300奈米之間的範圍內。
凹槽170R1可形成於蝕刻停止層170的第二部分170P2的上部表面170U中。舉例而言，當在形成下部電極182的製程期間，在蝕刻停止層170的第二部分170P2上共同形成虛擬下部電極182D時可形成凹槽170R1，且隨後移除虛擬下部電極182D。蝕刻停止層170的第二部分170P2的下部表面170L可為平坦的，且凹槽170R1可配置於蝕刻停止層170的第二部分170P2的上部表面170U中。
如圖4中所示出，凹槽170R1可以六邊形圖案配置。舉例而言，凹槽170R1可在第一水平方向上根據第二間距P2配置。
亦即，第二間距P2可界定為兩個鄰近凹槽170R1的中心之間的在第一水平方向上的距離。在一些實施例中，第二間距P2可與第一間距P1實質上相同。在一些實施例中，第二間距P2可在約10奈米與約300奈米之間的範圍內。
如圖6中所示出，凹槽170R1可在第一水平方向在凹槽170R1的上部部分處具有第二寬度W2。第二寬度W2可在第一寬度W1的約100%至約150%的範圍內。在一些實施例中，第二寬度W2可在約10奈米與約450奈米之間的範圍內。
蝕刻停止層170的第一部分170P1可具有第一「厚度」 t1(例如，在豎直方向上量測的距離)，且第二部分170P2可具有大於第一厚度t1的第二厚度t2。舉例而言，第一厚度t1可在約1奈米與約50奈米之間的範圍內，且第二厚度t2可在約2奈米與約100奈米之間的範圍內。
凹槽170R1可各自包含中心部分RSC及邊緣部分RSE。蝕刻停止層170的與中心部分RSC豎直重疊的第二部分170P2可具有第三厚度t31，且蝕刻停止層170的與邊緣部分RSE豎直重疊的第二部分170P2可具有大於第三厚度t31的第四厚度t32。
如上文所描述，當在形成下部電極182的製程期間，在蝕刻停止層170的第二部分170P2上共同形成虛擬下部電極182D時，可形成凹槽170R1。此後，可移除虛擬下部電極182D。特定來說，當穿透蝕刻停止層170的第一部分170P1的開口170H形成於單元陣列區域MCA中時，可在周邊電路區域PCA中移除蝕刻停止層170的第二部分170P2的一些上部部分。以此方式，可形成凹槽170R1。此外，當穿透蝕刻停止層170的第一部分170P1的下部電極182形成於單元陣列區域MCA中時，虛擬下部電極182D可形成於蝕刻停止層170的第二部分170P2中的凹槽170R1上，且接著可在周邊電路區域PCA中移除。
如上文所描述，蝕刻停止層170的第二部分170P2可具有大於第一部分170P1的厚度的厚度。因此，當開口170H形成於蝕刻停止層170的第一部分170P1中且配置於蝕刻停止層170的第一部分170P1下方的著陸接墊LP在形成下部電極182及虛擬下部電極182D的製程期間暴露時，可不完全移除蝕刻停止層170的第二部分170P2，且可不暴露配置於蝕刻停止層170的第二部 分170P2下方的接觸插塞CP。
覆蓋電容器結構180的層間絕緣層190可配置於蝕刻停止層170上。層間絕緣層190可覆蓋單元陣列區域MCA及周邊電路區域PCA兩者。在蝕刻停止層170的第二部分170P2上的層間絕緣層190的一部分可包含自層間絕緣層190的下部部分向下突出的突出部190P。突出部190P可符合或對應於凹槽170R1且填充其內部。
在周邊電路區域PCA中，周邊電路觸點PCC可經配置，所述周邊電路觸點PCC穿透層間絕緣層190且在豎直方向上延伸。周邊電路觸點PCC的下部部分可藉由穿透蝕刻停止層170的第二部分170P2連接至接觸插塞CP。舉例而言，周邊電路接觸PCC的下部部分可經由接觸插塞CP電連接至周邊電路電晶體PG。周邊電路接觸PCC可包含導電障壁層192及接觸導電層194。
一般而言，隨著下部電極182的縱橫比增加，均勻地形成下部電極182的難度(例如，在製造製程內容背景中)相稱地增加。詳言之，由於在單元陣列區域MCA與周邊電路區域PCA之間的物理及/或材料性質的差異，因此機械應力可施加至基底110，藉此誘發翹曲。在一些實施例中，相較於下部電極182的下部部分，在朝向中心水平方向上的壓縮應力可施加至下部電極182的上部部分，藉此傾向於在下部電極182之間形成或促進缺陷(例如，橋接缺陷)的形成。
然而，在一些實施例中，當在單元陣列區域MCA中形成下部電極182的製程期間，虛擬下部電極182D形成於周邊電路區域PCA中時，可抑制或防止前文所提及應力的施加。亦即，可極 大地減少或完全避免歸因於在單元陣列區域MCA與周邊電路區域PCA之間的物理/材料性質中的差異而產生的應力，因此減少在下部電極182與之間形成缺陷(例如，橋接缺陷)的可能性。
圖7為進一步示出根據本發明概念的實施例的半導體裝置100A的平面視圖。
參考圖7，下部電極182可在第一水平方向及第二水平方向上且根據第一間距P1以矩陣配置。此外，凹槽170R1可在第一水平方向及第二水平方向上且根據與第一間距P1實質上相同的第二間距P2而以矩陣形式配置。
圖8為根據本發明概念的實施例的半導體裝置100B的橫截面視圖。圖9為進一步示出在第一豎直層級LV1處的圖8的半導體裝置100B的平面視圖，且圖10為進一步示出圖8的區『CX2』的放大版本的橫截面視圖。
參考圖8、圖9以及圖10，緩衝絕緣層172可配置於蝕刻停止層170B的第二部分170P2上，且層間絕緣層190可配置於緩衝絕緣層172上。緩衝絕緣層172可包含開口172H，其中開口172H分別安置於對應於蝕刻停止層170B的凹槽170R2的位置處。
舉例而言，如圖10中所示出，可連續地(或平穩地)連接凹槽170R2的內壁及分別對應於凹槽170R2的開口172H。層間絕緣層190的突出部190P可填充開口172H的內壁及凹槽170R2的內壁。
在一些實施例中，蝕刻停止層170B的第一部分170P1及第二部分170P2可具有相同厚度，且緩衝絕緣層172可配置於蝕 刻停止層170B的第二部分170P2上。因此，當開口170H形成於蝕刻停止層170B的第一部分170P1中且配置於蝕刻停止層170B的第一部分170P1下方的著陸接墊LP暴露於形成下部電極182及虛擬下部電極182D的製程中時，可不完全移除蝕刻停止層170B的第二部分170P2，且可不暴露配置於蝕刻停止層170B的第二部分170P2下方的接觸插塞CP。
圖11至圖24為示出在一個實例中圖1的製造半導體裝置100的方法的相關橫截面視圖。
參考圖11，當裝置隔離溝渠112T及裝置隔離層112形成於包含單元陣列區域MCA及周邊電路區域PCA的基底110上時，第一主動區域AC1界定於基底110的單元陣列區域MCA中，且第二主動區域AC2界定於周邊電路區域PCA中。
隨後，緩衝層114可形成於單元陣列區域MCA中的基底110上，且閘極介電層116可形成於周邊電路區域PCA中的基底110上。
隨後，直接接觸孔DCH可藉由移除基底110的一部分形成，經由所述直接接觸孔DCH暴露基底110的第一主動區域AC1，且直接觸點DC可形成於直接接觸孔DCH中。接著，位元線BL及絕緣頂蓋層140A可形成於單元陣列區域MCA中的緩衝層114及直接觸點DC上，且周邊電路閘極電極PGS及閘極頂蓋圖案140B可形成於周邊電路區域PCA中的閘極介電層116上。絕緣間隔件150B可形成於周邊電路閘極電極PGS的側壁上，且可形成覆蓋周邊電路閘極電極PGS的第一層間絕緣層142。
在單元陣列區域MCA中，間隔件150A可形成於位元線 BL及絕緣頂蓋層140A的側壁上，且絕緣柵欄(未繪示)可分別形成於位元線BL之間。藉由移除配置於位元線BL之間及絕緣柵欄之間的接觸間隔(未繪示)的底部上的基底110的一部分，凹槽間隔RS形成於位元線BL之間，其中暴露基底110的第一主動區域AC1。隨後，形成填充凹槽間隔RS的導電插塞152及分別位於位元線BL之間的接觸間隔的部分。
接著，接觸孔CPH藉由蝕刻周邊電路區域PCA中的第一層間絕緣層142形成，經由所述接觸孔CPH暴露基底110的第二主動區域AC2。
在單元陣列區域MCA及周邊電路區域PCA中，形成覆蓋基底110上的暴露表面的導電障壁層(未繪示)及導電層(未繪示)。包含導電障壁層162A及著陸接墊導電層164A的著陸接墊LP藉由圖案化導電障壁層及導電層而形成於單元陣列區域MCA中，且包含導電障壁層162B及著陸接墊導電層164B的接觸插塞CP形成於周邊電路區域PCA中。當以平面視圖查看時，著陸接墊LP可具有島狀圖案。接著，可形成環繞著陸接墊LP的側壁的絕緣圖案166及覆蓋接觸插塞CP的側壁的第二層間絕緣層144。
蝕刻停止層170可形成於絕緣圖案166及第二層間絕緣層144上。在一些實施例中，可在單元陣列區域MCA中移除某一厚度的蝕刻停止層170的一部分，以使得單元陣列區域MCA中的第一部分170P1可具有與周邊電路區域PCA中的第二部分170P2不同的厚度。
參考圖12，模具結構210可形成於蝕刻停止層170上。舉例而言，模具結構210可包含依序堆疊於蝕刻停止層170上的第 一模具層212、第二模具層214以及第三模具層216。此外，可選擇性地在第一模具層212與第二模具層214之間及在第二模具層214與第三模具層216之間形成支撐層188。
圖12更包含三(3)個支撐層188，但支撐層188的數目可藉由設計而變化(例如，根據下部電極182的高度)。
在一些實施例中，可使用相對於形成模具結構210的材料具有蝕刻選擇比的材料來形成支撐層188。舉例而言，在一些實施例中，第一模具層212、第二模具層214以及第三模具層216可由氧化矽形成，且支撐層188可由氮化矽形成。
參考圖4、圖5以及圖13，遮罩圖案(未繪示)可形成於模具結構210上，穿透模具結構210的第一開口210H1可藉由使用遮罩圖案作為蝕刻遮罩而形成於單元陣列區域MCA中，且穿透模具結構210的第二開口210H2可形成於周邊電路區域PCA中。舉例而言，第一開口210H1及第二開口210H2可以六邊形圖案配置。舉例而言，可根據第一間距P1配置第一開口210H1，且可根據第二間距P2配置第二開口210H2，所述第二間距P2與第一間距P1實質上相同。
藉由進一步移除蝕刻停止層170的暴露於第一開口210H1的下部部分上的第一部分170P1，可形成開口170H，且可暴露著陸接墊LP的上部表面。在此情況下，亦可移除蝕刻停止層170的暴露於第二開口210H2的下部部分上的第二部分170P2，且因此可形成凹槽170R1。由於蝕刻停止層170的第二部分170P2的厚度大於其第一部分170P1的厚度，因此可不暴露在蝕刻停止層170的第二部分170P2下方的第二層間絕緣層144或接觸插塞 CP。
參考圖14，可形成填充第一開口210H1及第二開口210H2的內部的導電層(未繪示)，且藉由平坦化導電層的上部部分以暴露最上部支撐層188的上部表面，下部電極182及虛擬下部電極182D可分別形成於第一開口210H1及第二開口210H2中。
下部電極182的下部表面可接觸著陸接墊LP，且虛擬下部電極182D的下部表面可接觸蝕刻停止層170的第二部分170P2且可配置於凹槽170R1中。
由於下部電極182形成於單元陣列區域MCA中，且具有與下部電極182相同的間距及形狀的虛擬下部電極182D形成於周邊電路區域PCA中，因此可防止對基底110施加應力，所述應力可歸因於單元陣列區域MCA與周邊電路區域PCA之間的物理/材料性質的差異而發生。因此，可在基底110的單元陣列區域MCA中防止下部電極182的傾斜或破裂。
參考圖15，開口(未繪示)可藉由在模具結構210上形成遮罩圖案(未繪示)及藉由使用遮罩圖案作為蝕刻遮罩移除模具結構210的一部分形成。接著，壩結構220可形成於開口中。
儘管未繪示，但壩結構220可具有橫向環繞單元陣列區域MCA的環形狀，且可配置於單元陣列區域MCA與周邊電路區域PCA之間，例如，在下部電極182與虛擬下部電極182D之間。
壩結構220在比最下部支撐層188的層級更低的層級處可具有下部表面，且因此，壩結構220的側壁可接觸第一模具層212、第二模具層214以及第三模具層216。
在一些實施例中，壩結構220可使用對模具結構210及 支撐層188具有蝕刻選擇性的材料形成。舉例而言，壩結構220可包含自旋硬遮罩(spin on hard mask；SOH)、非晶碳層(amorphous carbon layer；ACL)、矽以及碳化矽中的至少一者。然而，一或多個實施例不限於此。
參考圖16，覆蓋下部電極182及壩結構220的上部表面的覆蓋遮罩圖案M11可形成於單元陣列區域MCA中。覆蓋遮罩圖案M11可包含開口M11H，經由所述開口M11H暴露支撐層188的上部表面。
參考圖16及圖17，可移除經由開口M11H暴露的最上部支撐層188的一部分，且開口M11H可向下延伸。在此情況下，亦可移除環繞虛擬下部電極182D的側壁的最上部支撐層188的一部分。
接著，第三模具層216可經由開口M11H移除，且可在移除第三模具層216的部分中形成第三模具間隔S216。下部電極182的上部側壁可經由第三模具間隔S216暴露。此外，亦可移除環繞虛擬下部電極182D的上部側壁的第三模具層216的一部分，且可暴露虛擬下部電極182D的上部側壁。在上述移除製程中，可不移除壩結構220，且可暴露壩結構220的上部側壁。
在一些實施例中，移除第三模具層216的製程可為使用包含水、氟化銨(NH4F)以及氫氟酸(HF)中的至少一者的蝕刻劑的蝕刻製程。
參考圖17及圖18，可移除經由開口M11H暴露的支撐層188的一部分(例如，經由第三模具間隔S216暴露的支撐層188的一部分)，且開口M11H可向下延伸。在此情況下，亦可移除環 繞虛擬下部電極182D的側壁的支撐層188的一部分。
接著，第二模具層214可經由開口M11H移除，且可在移除第二模具層214的區域中形成第二模具間隔S214。下部電極182的上部側壁可經由第二模具間隔S214暴露。此外，亦可移除環繞虛擬下部電極182D的上部側壁的第二模具層214的一部分，且可暴露虛擬下部電極182D的上部側壁。
參考圖19，可移除經由開口M11H暴露的最下部支撐層188的一部分。在此情況下，亦可移除環繞虛擬下部電極182D的側壁的最下部支撐層188的一部分。
接著，可形成填充第二模具間隔S214及第三模具間隔S216且覆蓋所述覆蓋遮罩圖案M11的保護層230。保護層230僅可覆蓋單元陣列區域MCA中的下部電極182，但可不覆蓋周邊電路區域PCA中的虛擬下部電極182D。
在一些實施例中，保護層230可包含光阻劑、SOH以及ACL中的至少一者，但一或多個實施例不限於此。
參考圖20，可藉由移除虛擬下部電極182D(參見圖19)暴露配置於第二開口210H2下方的第二開口210H2及凹槽170R1。
在移除虛擬下部電極182D的製程中，可不移除單元陣列區域MCA中的下部電極182。
參考圖21，可移除保護層230、覆蓋遮罩圖案M11以及壩結構220。因此，可保留第一模具層212、下部電極182以及支撐層188。
參考圖22，第一模具層212(參見圖21)可經由開口M11H移除，且可在移除第一模具層212的區域中形成第一模具間隔 S212。可經由第一模具間隔S212暴露下部電極182及蝕刻停止層170的下部側壁。
在一些實施例中，形成於蝕刻停止層170的第二部分170P2上的凹槽170R1的上部部分可在移除第一模具層212時暴露於蝕刻大氣，且因此，凹槽170R1的上部部分可在橫向方向上延伸以具有大於凹槽170R1的下部部分的寬度。
參考圖23，電容器介電層184及上部電極186可依序形成於下部電極182及支撐層188上，因此形成電容器結構180。
參考圖24，層間絕緣層190可形成於電容器結構180及蝕刻停止層170上。
接著，可形成穿透層間絕緣層190的周邊電路接觸孔(未繪示)，且周邊電路觸點PCC可形成於周邊電路接觸孔中。
以前述方式，半導體裝置100可實質上根據本發明概念的實施例製造。就此而言值得注意的是，虛擬下部電極182D可形成於周邊電路區域PCA中，且可抑制或防止可由向基底110施加應力所造成的翹曲。因此，可防止下部電極182之間的缺陷(例如，橋接缺陷)的形成。
圖25為示出根據本發明概念的實施例的半導體裝置300的平面視圖，且圖26為沿著圖25的半導體裝置300的線B2-B2'截取的橫截面視圖。
參考圖25及26，半導體裝置300可包含在基底110的單元陣列區域MCA中的第一導電線320、通道層330、閘極電極340、閘極絕緣層350以及電容器結構180。半導體裝置300可為包含豎直通道電晶體(vertical channel transistor；VCT)的記憶體裝置， 且VCT可指示通道層330的通道長度在豎直方向上自基底110延伸的結構。
下部絕緣層312可配置於基底110上。在下部絕緣層312上，第一導電線320可在第一水平方向上彼此隔開且在第二水平方向上延伸。在下部絕緣層312上，第一絕緣圖案322可經配置以填充第一導電線320之間的間隙。第一導電線320可對應於半導體裝置300的位元線BL。
在一些實施例中，第一導電線320可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，第一導電線320可包含摻雜多晶矽、鋁(Al)、銅(Cu)、Ti、Ta、Ru、W、Mo、Pt、Ni、鈷(Co)、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但一或多個實施例不限於此。第一導電線320可各自為層或包含上述材料的層。在一些實施例中，第一導電線320可包含二維半導體材料。二維半導體材料的實例包含石墨烯及奈米碳管。
通道層330可以島狀形式配置且因此在第一水平方向及第二水平方向上彼此隔開地配置於第一導電線320上。通道層330可在第一水平方向上具有第一寬度及在豎直方向上具有第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約二至十倍，但不限於此。通道層330的下部部分可充當第一源極/汲極區域(未繪示)，通道層330的上部部分可充當第二源極/汲極區域(未繪示)，且通道層330的在第一源極/汲極區域與第二源極/汲極區域之間的部分可充當通道區域(未繪示)。
在一些實施例中，通道層330可包含氧化物半導體，且氧化物半導體的實例可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合。通道層330可為層或包含氧化物半導體的層。在一些實施例中，通道層330可具有比矽的帶隙能量的更大的帶隙能量。舉例而言，通道層330的帶隙能量可在約1.5電子伏與約5.6電子伏之間的範圍內。舉例而言，當通道層330的帶隙能量在約2.0電子伏與約4.0電子伏之間的範圍內時，通道層330可具有最佳通道效能。舉例而言，通道層330可為多晶或非晶形的，但不限於此。在一些實施例中，通道層330可包含二維半導體材料，且二維半導體材料的實例包含石墨烯、奈米碳管以及其組合。
閘極電極340可環繞通道層330的側壁且在第一水平方向上延伸。在平面視圖中，閘極電極340可為環繞通道層330的整個側壁(例如，四個側壁)的全環繞閘極型閘極電極。閘極電極340可對應於半導體裝置300的字元線WL。
在其他實施例中，閘極電極340可具有雙閘極類型，且例如，閘極電極340可包含面向通道層330的第一側壁的第一子閘極電極(未繪示)，及面向通道層330的與第一側壁相對的第二側壁的第二子閘極電極(未繪示)。在其他實施例中，閘極電極340可具有僅覆蓋通道層330的第一側壁且在第一水平方向上延伸的單一閘極類型。
閘極電極340可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極 電極340可包含多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但一或多個實施例不限於此。
閘極絕緣層350可環繞通道層330的側壁，且可配置於通道層330與閘極電極340之間。在一些實施例中，閘極絕緣層350可包含氧化矽層、氮氧化矽層或具有大於氧化矽層的介電常數的高k介電膜。高k介電膜可包含金屬氧化物或金屬氮氧化物。舉例而言，用作閘極絕緣層350的高k介電膜可包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合，但一或多個實施例不限於此。
環繞通道層330的下部側壁第一埋入絕緣層342可配置於第一絕緣圖案322上，且環繞通道層330的上部側壁且覆蓋閘極電極340的第二埋入絕緣層344可配置於第一埋入絕緣層342上。
電容器觸點360可配置於通道層330上。電容器觸點360可與通道層330重疊且可在第一水平方向及/或第二水平方向上隔開(例如，在矩陣中)。電容器觸點360可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但一或多個實施例不限於此。上部絕緣層362可環繞第二埋入絕緣層344上的電容器觸點360的側壁。
蝕刻停止層170可配置於上部絕緣層362上，且電容器結構180可配置於蝕刻停止層170上。
儘管本發明概念已參考其實施例特定地繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範圍的情況下在其中作出形式及細節的各種改變。
100:半導體裝置
110:基底
112:裝置隔離層
112T:裝置隔離溝渠
114:緩衝層
116:閘極介電層
132A、132B:下部導電圖案
134A、134B:中間導電圖案
136A、136B:上部導電圖案
140A:絕緣頂蓋層
140B:閘極頂蓋圖案
142:第一層間絕緣層
144:第二層間絕緣層
150A:間隔件
150B:絕緣間隔件
152:導電插塞
162A、162B:導電障壁層
164A、164B:著陸接墊導電層
166:絕緣圖案
170:蝕刻停止層
170P1:第一部分
170P2:第二部分
170R1:凹槽
180:電容器結構
182:下部電極
184:電容器介電層
186:上部電極
188:支撐層
190:層間絕緣層
192:導電障壁層
194:接觸導電層
AC1:第一主動區域
B1-B1':線
BL:位元線
CX1、CX2:區
CP:接觸插塞
CPH:接觸孔
DC:直接觸點
DCH:直接接觸孔
LP:著陸接墊
LV1:第一豎直層級
MCA:單元陣列區域
PCA:周邊電路區域
PCC:周邊電路接觸
PG:周邊電路電晶體
PGS:周邊電路閘極電極
RS:凹槽間隔
X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括：基底，包含單元區域及周邊電路區域，其中所述單元區域包含單元電晶體且所述周邊電路區域包含周邊電路；蝕刻停止層，包含配置於所述單元區域中的所述蝕刻停止層的第一部分及配置於所述周邊電路區域中的所述蝕刻停止層的第二部分；以及電容器結構，配置於所述單元區域中且包含下部電極，所述下部電極穿過所述蝕刻停止層的所述第一部分分別連接至所述單元電晶體且根據第一間距配置，其中所述蝕刻停止層的所述第二部分包含凹槽，所述凹槽根據與所述第一間距實質上相同的第二間距配置。
  2. 如請求項1所述的半導體裝置，其中所述凹槽以六邊形圖案配置，所述下部電極以六邊形圖案配置，所述第一間距為兩個鄰近下部電極的中心之間的在第一水平方向上的距離，以及所述第二間距為兩個鄰近凹槽的中心之間的在所述第一水平方向上距離。
  3. 如請求項1所述的半導體裝置，其中所述下部電極中的各者的底部部分具有第一寬度，以及所述凹槽中的各者具有第二寬度，所述第二寬度在所述第一寬度的約100%至約150%之間的範圍內。
  4. 如請求項1所述的半導體裝置，其中所述凹槽中的 各者包含中心部分及邊緣部分，使得所述蝕刻停止層的與所述凹槽的各別中心部分豎直重疊的所述第二部分中的一些部分具有第一厚度，且所述蝕刻停止層的與所述凹槽的各別邊緣部分豎直重疊的所述第二部分的其他部分具有大於所述第一厚度的第二厚度。
  5. 如請求項1所述的半導體裝置，其中所述凹槽界定於所述蝕刻停止層的所述第二部分的上部表面中，且所述蝕刻停止層的所述第二部分的下部表面為平坦的。
  6. 如請求項1所述的半導體裝置，更包括：層間絕緣層，位於所述蝕刻停止層的所述第二部分上；以及周邊電路觸點，穿透所述層間絕緣層及所述蝕刻停止層的所述第二部分以電連接至所述周邊電路。
  7. 如請求項6所述的半導體裝置，其中所述層間絕緣層的下部表面包含符合所述凹槽的突出部。
  8. 如請求項1所述的半導體裝置，其中所述凹槽以矩陣配置，且所述下部電極以矩陣配置。
  9. 如請求項1所述的半導體裝置，更包括：緩衝絕緣層，位於所述蝕刻停止層的所述第二部分上；以及層間絕緣層，位於所述緩衝絕緣層上，其中所述緩衝絕緣層包含分別對應於所述凹槽的開口。
  10. 如請求項9所述的半導體裝置，其中所述凹槽的內壁及所述開口的內壁分別且連續地連接。
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