KR20240008018A - 반도체 메모리 장치 - Google Patents

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KR20240008018A
KR20240008018A KR1020220084834A KR20220084834A KR20240008018A KR 20240008018 A KR20240008018 A KR 20240008018A KR 1020220084834 A KR1020220084834 A KR 1020220084834A KR 20220084834 A KR20220084834 A KR 20220084834A KR 20240008018 A KR20240008018 A KR 20240008018A
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김혜원
김은정
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삼성전자주식회사
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 셀 영역의 기판 상에 배치되는 정보 저장 구조체, 주변 영역의 기판 상에 제1 방향으로 이격되는 복수의 활성 패턴, 활성 패턴을 분리하고, 제1 영역 및 제2 영역을 포함하는 소자 분리막, 및 활성 패턴 및 상기 소자 분리막의 제1 영역 상에 배치되고, 제1 방향으로 연장되고, 제2 방향으로 이격되는 복수의 게이트 전극을 포함하고, 게이트 전극은 소자 분리막의 제2 영역과 비중첩되고, 소자 분리막의 제1 영역에서의 소자 분리막의 제1 방향으로의 폭은, 소자 분리막의 제2 영역에서의 소자 분리막의 제1 방향으로의 폭보다 크다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로, 셀 영역(Cell Region)과 페리 영역(Peri Region)을 포함하는 디램(Dynamic Random Access Memory: DRAM)에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서 활성 패턴을 분리하는 셸로우 트렌치 분리(Shallow Trench Isolation: STI) 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은, 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 셀 영역의 기판 상에 배치되는 정보 저장 구조체, 주변 영역의 기판 상에 제1 방향으로 이격되는 복수의 활성 패턴, 활성 패턴을 분리하고, 제1 영역 및 제2 영역을 포함하는 소자 분리막, 및 활성 패턴 및 상기 소자 분리막의 제1 영역 상에 배치되고, 제1 방향으로 연장되고, 제2 방향으로 이격되는 복수의 게이트 전극을 포함하고, 게이트 전극은 소자 분리막의 제2 영역과 비중첩되고, 소자 분리막의 제1 영역에서의 소자 분리막의 제1 방향으로의 폭은, 소자 분리막의 제2 영역에서의 소자 분리막의 제1 방향으로의 폭보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 R1 영역을 확대하여 나타낸 개략적인 레이아웃도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 2의 B - B를 따라 절단한 단면도이다.
도 5는 도 2의 C - B를 따라 절단한 단면도이다.
도 6는 도 2의 D - D를 따라 절단한 단면도이다.
도 7은 도 1의 R2 영역을 확대하여 나타낸 개략적인 레이아웃도이다.
도 8은 도 7의 E - E를 따라 절단한 단면도이다.
도 9는 도 7의 F - F를 따라 절단한 단면도이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 11는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 12은 도 10의 G - G 및 H - H를 따라 절단한 단면도이다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 15는 도 2에 도시된 실시예의 효과를 설명하기 위한 개략적인 레이아웃도이다.
도 16은 도 15의 B - B를 따라 절단한 단면도이다.
도 17은 도 15의 C - C를 따라 절단한 단면도이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100) 상에 페리 영역(R1)과 셀 영역(R2)을 포함할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도시되지는 않았지만, 셀 영역(R2)과 페리 영역(R1) 사이에 셀 영역 분리막이 배치될 수 있다. 셀 영역 분리막은 셀 영역(R2)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막은 셀 영역(R2) 및 페리 영역(R1)을 분리할 수 있다. 페리 영역(R1)은 셀 영역(R2)의 주변에 정의될 수 있다. 예를 들어, 셀 영역(R2)은 메모리 셀이 배치되는 영역일 수 있다. 페리 영역(R1)은 셀 영역(R2)의 메모리 셀을 동작시키는 회로가 배치된 영역일 수 있다.
도 2는 도 1의 R1 영역을 확대하여 나타낸 개략적인 레이아웃도이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 2의 B - B를 따라 절단한 단면도이다. 도 5는 도 2의 C - B를 따라 절단한 단면도이다. 도 6는 도 2의 D - D를 따라 절단한 단면도이다. 도 2 내지 도 6을 참조하여, 몇몇 실시예들에 따른 반도체 장치의 페리 영역(R1) 대해 설명한다.
소자 분리막(105)은 기판(100)의 페리 영역(R1) 내에 배치될 수 있다. 소자 분리막(105)은 활성 패턴(AP)을 정의할 수 있다. 소자 분리막(105)은 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있다. 소자 분리막(105)의 상면은 기판(100)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 소자 분리막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소자 분리막(105)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 상에 후술할 게이트 전극(120)이 배치될 수 있다. 다르게 표현하면, 제1 영역(I)의 소자 분리막(105)은 제4 방향(DR4)으로 게이트 전극(120)과 중첩될 수 있다.
제1 영역(I)과 달리 제2 영역(II)상에 게이트 전극(120)이 배치되지 않을 수 있다. 다르게 표현하면, 제2 영역(II)의 소자 분리막(105)은 후술할 게이트 전극(120)과 제4 방향(DR4)으로 중첩되지 않을 수 있다. 이하에서, 제1 영역(I)에 배치되는 소자 분리막(105)은 제1 소자 분리막(105A)으로, 제2 영역(II)에 배치되는 소자 분리막(105)은 제2 소자 분리막(105B)으로 정의한다.
제1 소자 분리막(105A)은 게이트 전극(120)과 기판(100) 사이에 배치될 수 있다. 제1 소자 분리막(105A)은 활성 패턴(AP)이 제1 방향(DR1)으로 이격되 도록 활성 패턴(AP) 사이에 배치될 수 있다. 제1 소자 분리막(105A)은 제1 방향(DR1)으로 제1 폭(D1)을 가질 수 있다. 여기서 제1 폭(D1)은 제1 소자 분리막(105A)의 상면의 제1 방향(DR1)으로의 폭 일 수 있다.
제1 소자 분리막(105A)은 테이퍼진(tapered) 형태의 단면을 가질 수 있다. 제1 소자 분리막(105A)의 폭은 기판(100)의 상면에서 멀어질수록 감소할 수 있다.
제1 소자 분리막(105A)은 제1 트렌치(T1)를 포함할 수 있다. 게이트 전극(120)의 일부는 제1 트렌치(T1)를 채울 수 있다. 제1 트렌치(T1)는 제1 소자 분리막(105A)의 상부에 형성될 수 있다. 제1 트렌치(T1)는 제1 깊이(H1)를 가질 수 있다. 여기서 제1 깊이(H1)는 제1 소자 분리막(105A)의 상면부터 제1 트렌치(T1) 최하부 까지의 깊이일 수 있다.
제2 소자 분리막(105B)은 층간 절연막(190)과 기판(100) 사이에 배치될 수 있다. 제2 소자 분리막(105B)은 활성 패턴(AP)이 제1 방향(DR1)으로 이격되도록 활성 패턴(AP) 사이에 배치될 수 있다. 제2 소자 분리막(105B)은 제1 방향(DR1)으로 제2 폭(D2)을 가질 수 있다. 여기서 제2 폭(D2)은 제2 소자 분리막(105B)의 상면의 제1 방향(DR1)으로의 폭 일 수 있다. 제2 소자 분리막(105B)의 제2 폭(D2)은 제1 소자 분리막(105A)의 제1 폭(D1) 보다 작을 수 있다.
제2 소자 분리막(105B)은 테이퍼진 형태의 단면을 가질 수 있다. 제2 소자 분리막(105B)의 폭은 기판(100)의 상면에서 멀어질수록 감소할 수 있다.
제2 소자 분리막(105B)은 제2 트렌치(T2)를 포함할 수 있다. 제2 트렌치(T2)는 제2 소자 분리막(105B)의 상부에 형성될 수 있다. 층간 절연막(190)의 일부는 제2 트렌치(T2)를 채울 수 있다. 제2 트렌치(T2)는 제2 깊이(H2)를 가질 수 있다. 여기서 제2 깊이(H2)는 제2 소자 분리막(105B)의 상면부터 제2 트렌치(T2) 최하부 까지의 깊이일 수 있다. 제2 트렌치(T2)의 제2 깊이(H2)는 제1 트렌치(T1)의 제1 깊이(H1) 보다 얕을 수 있다.
도시된 것과 달리 본 발명의 몇몇 실시예에서, 제2 소자 분리막(105B)은 제2 트렌치(T2)를 포함하지 않을 수 있다. 제2 소자 분리막(105B)의 제2 폭(D2)에 따라 제2 트렌치(T2)가 형성될 수 있다. 도시된 것과 달리, 제2 소자 분리막(105B)의 제2 폭(D2)이 줄어듦에 따라, 제2 트렌치(T2)가 형성되지 않을 수 있다. 이는 제1 소자 분리막(105A)에서도 동일하게 적용될 수 있다.
제2 소자 분리막(105B)은 제1 소자 분리막(105A)의 양측에 배치될 수 있다. 본 발명의 몇몇 실시예에서, 제2 소자 분리막(105B)과 제1 소자 분리막(105A)은 제2 방향(DR2)으로 교대로 배치될 수 있다. 제1 소자 분리막(105A)의 최하부는 제2 소자 분리막(105B)의 최하부보다 낮을 수 있다. 구체적으로, 제1 소자 분리막(105A)의 하면(105A_BS)은 제2 소자 분리막(105B)의 하면(105B_BS)보다 낮게 위치할 수 있다.
활성 패턴(AP)은 제1 영역(I)에 배치되는 제1 활성 패턴(AP1)과 제2 영역(II)에 배치되는 제2 활성 패턴(AP2)을 포함할 수 있다. 게이트 전극(120)은 제1 활성 패턴(AP1)을 가로지를 수 있다. 게이트 전극(120)은 제2 활성 패턴(AP2)과 중첩되지 않을 수 있다. 제1 활성 패턴(AP1)의 제1 방향(DR1)으로의 폭은 제2 활성 패턴(AP2)의 제1 방향(DR1)의 폭보다 작을 수 있다.
게이트 절연막(130)은 페리 영역(R1)의 기판(100) 상에 배치될 수 있다. 게이트 절연막(130)은 제1 소자 분리막(105A) 및 제2 소자 분리막(105B) 상에 배치될 수 있다. 게이트 절연막(130)은 단일막인 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 게이트 절연막(130) 상에 형성될 수 있다. 게이트 전극(120)은 상부 전극(126), 중부 전극(124) 및 하부 전극(122)을 포함할 수 있다. 하부 전극(122), 중부 전극(124) 및 상부 전극(126)은 게이트 절연막(130) 상에 순차적으로 형성될 수 있다. 하부 전극(122), 중부 전극(124) 및 상부 전극(126)은 제1 트렌치(T1)와 제4 방향(DR4)으로 중첩되는 부분에서, 기판(100)을 향해 만입된 쐐기 부분을 가질 수 있다.
예를 들어, 하부 전극(122)은 도핑된 반도체 물질을 포함할 수 있고, 중부 전극(124)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 상부 전극(126)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
도시되지는 않았지만, 본 발명의 몇몇 실시예에서, 게이트 전극(120)은 상부 영역과 하부 영역을 포함할 수 있다. 게이트 전극(120)의 상기 하부 영역 및 게이트 전극(120)의 상기 상부 영역은 소자 분리막(105)의 제1 영역(I)의 상면을 기준으로 구분되고, 게이트 전극(120)과 소자 분리막(105) 사이에 배치된 하부 게이트 절연막을 더 포함할 수 있다. 상기 하부 게이트 절연막은 게이트 전극(120)의 상기 하부 영역을 감쌀 수 있다. 게이트 전극(120)의 상기 하부 영역은 소자 분리막(105)의 제1 영역(I)의 상면보다 아래에 배치될 수 있다.
게이트 캡핑막(145)은 게이트 전극(120) 상에 배치될 수 있다. 게이트 캡핑막(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(140)는 게이트 전극(120) 및 게이트 캡핑막(145)의 측벽 상에 배치될 수있다. 게이트 스페이서(140)는 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 영역(150)은 게이트 전극(120)의 양측에 배치될 수 있다. 소오스/드레인 영역(150)은 기판(100) 내에 형성될 수 있다.
층간 절연막(190)은 기판(100) 상에 배치된다. 층간 절연막(190)은 소오스/드레인 영역(150) 및 게이트 캡핑막(145)을 덮는다. 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
소오스/드레인 컨택(180)은 층간 절연막(190)을 관통하여, 소오스/드레인 영역(150)과 연결될 수 있다. 소오스/드레인 컨택(180)은 예를 들어, 도전성 물질을 포함할 수 있다. 소오스/드레인 컨택 (180)은 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 소오스/드레인 컨택(180)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 7은 도 1의 R2 영역을 확대하여 나타낸 개략적인 레이아웃도이다. 도 8은 도 7의 E - E를 따라 절단한 단면도이다. 도 9는 도 7의 F - F를 따라 절단한 단면도이다. 참고적으로, 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory) 일 수 있다. 또한, 도 7은 제1 커패시터(390)를 제외한 레이아웃도를 도시하였다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(도 8의 100) 내에 형성된 셀 소자 분리막(도 8의 305)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장된 바 형태를 가질 수 있다.
셀 활성 영역(ACT) 상에, 셀 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 셀 활성 영역(ACT)을 가로질러 제2 방향(DR2)으로 연장될 수 있다.
복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 제1 커패시터(도 8의 390)의 제1 하부 전극(도 8의 391)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 제1 커패시터의 제1 하부 전극(도 8의 391)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 제1 커패시터의 제1 하부 전극(도 8의 391) 사이에 배치될 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 제1 커패시터의 제1 하부 전극(도 8의 391) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 제1 커패시터 제1 하부 전극(도 8의 391) 사이의 컨택 저항이 감소될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 9의 305)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 7 내지 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 셀 소자 분리막(305)과, 복수의 셀 게이트 구조체(310)와, 복수의 비트 라인 구조체(340ST)와, 비트 라인 컨택(346)과, 스토리지 컨택(320)과, 제1 커패시터(390)를 포함할 수 있다.
셀 소자 분리막(305)에 의해 정의된 셀 활성 영역(ACT)은 도 7에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)는 셀 소자 분리막(305) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)는 셀 소자 분리막(305) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 게이트 구조체(310)는 기판(100) 및 셀 소자 분리막(305) 내에 형성될 수 있다. 셀 게이트 구조체(310)는 셀 소자 분리막(305) 및 셀 소자 분리막(305)에 의해 정의된 셀 활성 영역(ACT)를 가로질러 형성될 수 있다. 즉, 하나의 셀 게이트 구조체(310)는 셀 게이트 구조체(310)가 연장되는 제1 방향(DR1)에 위치하는 기판(100) 및 셀 소자 분리막(305) 내에 형성될 수 있다.
셀 게이트 구조체(310)는 기판(100) 및 셀 소자 분리막(305) 내에 형성된 제1 게이트 트렌치(314)와, 제1 게이트 절연막(311)과, 제1 게이트 전극(312)과, 셀 게이트 캡핑 패턴(313)을 포함할 수 있다. 여기에서, 제1 게이트 전극(312)은 워드 라인(WL)에 대응될 수 있다.
제1 게이트 절연막(311)은 제1 게이트 트렌치(314)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(311)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 도 3의 게이트 절연막(130)에 관한 설명과 동일할 수 있다.
제1 게이트 전극(312)은 제1 게이트 절연막(311) 상에 형성될 수 있다. 제1 게이트 전극(312)은 제1 게이트 트렌치(314)의 일부를 채울 수 있다. 제1 게이트 전극(312)은 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(312)은 예를 들어, 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도시되지 않았지만, 셀 게이트 구조체(310)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
셀 게이트 캡핑 패턴(313)은 제1 게이트 전극(312) 상에 형성될 수 있다. 셀 게이트 캡핑 패턴(313)은 제1 게이트 전극(312)이 형성된 나머지의 제1 게이트 트렌치(314)를 채울 수 있다. 셀 게이트 캡핑 패턴(313)은 절연 물질을 포함한다.
비트 라인 구조체(340ST)는 셀 도전 라인(340)과, 셀 라인 캡핑막(344)을 포함할 수 있다. 셀 도전 라인(340)은 셀 게이트 구조체(310)가 형성된 기판(100) 및 셀 소자 분리막(305) 상에 형성될 수 있다. 셀 도전 라인(340)은 셀 소자 분리막(305) 및 셀 소자 분리막(305)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 하나의 셀 도전 라인(340)은 셀 도전 라인(340)이 연장되는 제2 방향(DR2)에 위치하는 기판(100) 및 셀 소자 분리막(305) 상에 형성될 수 있다. 셀 도전 라인(340)은 셀 게이트 구조체(310)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(340)은 비트 라인(BL)에 대응될 수 있다.
비트 라인 컨택(346)은 셀 도전 라인(340)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(340)은 비트 라인 컨택(346) 상에 형성될 수 있다. 예를 들어, 비트 라인 컨택(346)은 셀 도전 라인(340)이 긴 아일랜드 형상을 갖는 셀 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(346)은 셀 활성 영역(ACT)의 중심 부분의 기판(100)과 셀 도전 라인(340) 사이에 형성될 수 있다. 비트 라인 컨택(346)은 셀 도전 라인(340)과 기판(100)을 전기적으로 연결할 수 있다. 비트 라인 컨택(346)을 통해, 비트 라인 구조체(340ST)는 셀 활성 영역(ACT)과 연결될 수 있다. 비트 라인 컨택(346)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(346)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 산화물 및 금속 중 적어도 하나를 포함할 수 있다.
셀 라인 캡핑막(344)은 셀 도전 라인(340) 상에 배치될 수 있다. 셀 라인 캡핑막(344)은 절연 물질을 포함한다.
셀 절연막(330)은 기판(100) 및 셀 소자 분리막(305) 상에 형성될 수 있다. 셀 절연막(330)은 비트 라인 컨택(346)이 형성되지 않는 기판(100) 및 셀 소자 분리막(305) 상에 형성될 수 있다. 셀 절연막(330)은 기판(100) 및 셀 도전 라인(340) 사이와, 셀 소자 분리막(305) 및 셀 도전 라인(340) 사이에 형성될 수 있다. 셀 절연막(330)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(330)은 제1 셀 절연막(331) 및 제2 셀 절연막(332)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(331)은 산화막을 포함할 수 있고, 제2 셀 절연막(332)은 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 라인 스페이서(350)은 셀 도전 라인(340) 및 셀 라인 캡핑막(344)의 측벽 상에 배치될 수 있다. 셀 라인 스페이서(350)는 단일막일 수 있으나, 도시된 것처럼, 셀 라인 스페이서(350)는 제1 셀 라인 스페이서(351) 및 제2 셀 라인 스페이서(352)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 셀 라인 스페이서(351, 352)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스토리지 컨택(320)은 인접하는 셀 도전 라인(340) 사이에 형성될 수 있다. 스토리지 컨택(320)은 인접하는 셀 도전 라인(340) 사이의 기판(100) 및 셀 소자 분리막(305)과 중첩될 수 있다. 여기에서, 스토리지 컨택(320)은 매몰 컨택(BC)에 대응될 수 있다. 스토리지 컨택(320)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 산화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(360) 스토리지 컨택(320) 상에 형성될 수 있다. 스토리지 패드(360)은 스토리지 컨택(320)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(360)는 랜딩 패드(LP)에 대응될 수 있다. 스토리지 패드(360)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 산화물 및 금속 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(380)은 스토리지 패드(360) 및 비트 라인 구조체(340ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(380)은 셀 라인 캡핑막(344) 상에 배치될 수 있다. 패드 분리 절연막(380)은 복수의 고립 영역을 형성하는 스토리지 패드(360)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(380)은 스토리지 패드(360)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다. 패드 분리 절연막(380)은 절연 물질을 포함한다.
제1 커패시터(390)는 패드 분리 절연막(380)에 형성될 수 있다. 제1 커패시터(390)는 스토리지 패드(360)를 통해 스토리지 컨택(320)과 전기적으로 연결될 수 있다. 제1 커패시터(390)는 제1 하부 전극(391)과, 제1 커패시터 유전막(392)과, 제1 상부 전극(393)을 포함한다.
제1 하부 전극(391)은 스토리지 패드(360) 상에 배치될 수 있다. 제1 하부 전극(391)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 하부 전극(391)은 실린더 형상을 가질 수 있음은 물론이다. 제1 커패시터 유전막(392)은 제1 하부 전극(391) 상에 형성된다. 제1 커패시터 유전막(392)은 제1 하부 전극(391)의 프로파일을 따라 형성될 수 있다. 제1 상부 전극(393)은 제1 커패시터 유전막(392) 상에 형성된다. 제1 상부 전극(393)은 제1 하부 전극(391)의 외측벽을 감쌀 수 있다.
제1 하부 전극(391) 및 제1 상부 전극(393)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 커패시터 유전막(392)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 11는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다. 도 12은 도 10의 G - G 및 H - H를 따라 절단한 단면도이다. 참고적으로, 도 10은 도 1의 R2 부분을 확대한 도면일 수 있다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420), 채널층(430), 제2 게이트 전극(440), 제2 게이트 절연막(450) 및 제2 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(100) 상에는 하부 절연층(412)이 배치될 수 있다. 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 방향(DR1)으로 서로 이격되고 제2 방향(DR2)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 방향(DR2)으로 연장될 수 있다. 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 비트 라인으로 기능할 수 있다.
복수의 제1 도전 라인(420)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(DR1)에 따른 제1 폭과 제4 방향(DR4)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 여기에서 제4 방향(DR4)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하고, 예를 들어, 기판(100)의 상면과 수직인 방향일 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제3 소오스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제4 소오스/드레인 영역(도시 생략)으로 기능하며, 상기 제3 및 제4 소오스/드레인 영역 사이의 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
제2 게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(DR1)으로 연장될 수 있다. 제2 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다. 제2 게이트 전극(440)에 포함된 물질은 제1 게이트 전극(312)에 관한 설명과 동일할 수 있다.
제2 게이트 절연막(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 제2 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 11에 도시된 것과 같이, 채널층(430)의 전체 측벽이 제2 게이트 절연막(450)에 의해 둘러싸일 수 있고, 제2 게이트 전극(440)의 측벽 일부분이 제2 게이트 절연막(450)과 접촉할 수 있다. 다른 실시예들에서, 제2 게이트 절연막(450)은 제2 게이트 전극(440)의 연장 방향(즉, 제1 방향(DR1))으로 연장되고, 채널층(430)의 측벽들 중 제2 게이트 전극(440)과 마주보는 두 측벽들만이 제2 게이트 절연막(450)과 접촉할 수도 있다. 예시적인 실시예들에서, 제2 게이트 절연막(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한, 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치될 수 있다. 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 제2 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 컨택(460)이 배치될 수 있다. 커패시터 컨택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 컨택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치될 수 있다. 식각 정지막(470)상에 제2 커패시터(480)가 배치될 수 있다. 제2 커패시터(480)은 제2 하부 전극(482), 제2 커패시터 유전막(484) 및 제2 상부 전극(486)을 포함할 수 있다. 제2 하부 전극(482)은 식각 정지막(470)을 관통하여 커패시터 컨택(460)의 상면에 전기적으로 연결될 수 있다. 제2 하부 전극(482)은 제4 방향(DR4)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제2 하부 전극(482)은 커패시터 컨택(460)과 수직 오버랩되도록 배치되고, 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(460)과 제2 하부 전극(482) 사이에 랜딩 패드(도시 생략)가 더 배치되어 제2 하부 전극(482)은 육각형 형상으로 배열될 수도 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 컨택 게이트 전극(440A), 복수의 제2 도전 라인(442A) 및 제2 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(100)에는 제1 소자 분리 패턴(412A) 및 제2 소자 분리 패턴(414A)에 의해 복수의 제2 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 제2 활성 영역(AC) 내에 배치될 수 있다. 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소오스/드레인 영역(SD1)이 배치될 수 있다. 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제2 소오스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 제2 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(DR2)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)은 제1 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(DR2)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 컨택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 컨택 게이트 전극(440A)이 배치될 수 있다. 하나의 컨택 게이트 전극(440A)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 컨택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 컨택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 제4 게이트 절연막(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 컨택 게이트 전극(440A)의 상면 상에서 제1 방향(DR1)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 컨택(460A)이 배치될 수 있다. 커패시터 컨택(460A)은 제2 소오스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 컨택(460A) 상에 제2 커패시터(480)가 배치될 수 있다.
도 15는 도 2에 도시된 실시예의 효과를 설명하기 위한 개략적인 레이아웃도이다. 도 16은 도 15의 B - B를 따라 절단한 단면도이다. 도 17은 도 15의 C - C를 따라 절단한 단면도이다. 설명의 편의상 도 1 내지 도 6에서 설명한 것과 다른점을 중심으로 설명한다.
도 15는 도 1의 페리 영역(R1)에 배치될 수 있다. 소자 분리막(105)은 활성 패턴(AP)을 분리할 수 있다. 소자 분리막(105)은 제3 폭(D3)을 가질 수 있다. 여기서 제3 폭(D3)은 소자 분리막(105)의 상면의 제1 방향(DR1)으로의 폭 일 수 있다. 도 4 및 도 5와 달리, 도 15의 소자 분리막(105)의 폭은 제2 방향(DR2)으로 동일할 수 있다.
소자 분리막(105)이 게이트 전극(120)과 중첩되는 영역에서, 소자 분리막(105)은 제3 트렌치(T3)를 가질 수 있다. 게이트 전극(120)의 일부는 제3 트렌치(T3)를 채울 수 있다. 구체적으로, 제3 트렌치(T3)에 하부 전극(122)의 일부가 채워질 수 있다.
소자 분리막(105)이 게이트 전극(120)과 중첩되지 않는 영역에서, 소자 분리막(105)은 제4 트렌치(T4)를 가질 수 있다. 전술한 바와 같이, 제3 트렌치(T3)와 제4 트렌치(T4)의 폭은 제3 폭(D3)으로 동일할 수 있다. 제3 트렌치(T3)와 제4 트렌치(T4)는 제3 깊이(H3)를 가질 수 있다.
소자 분리막(105)은 제4 트렌치(T4) 내에 게이트 폴리(GP)를 포함할 수 있다. 게이트 폴리(GP)는 하부 전극(122)과 동일한 물질로 구성될 수 있다. 게이트 폴리(GP)는 하부 전극(122)을 식각하는 공정에서 남아있는 물질일 수 있다.
게이트 전극(120)은 복수개 일 수 있다. 복수의 게이트 전극(120) 각각은 제1 방향으로 연장되고, 제2 방향(DR2)으로 이격되어 있다. 제4 트렌치(T4) 내에 게이트 폴리(GP)가 형성되어, 이격되어 있는 게이트 전극(120)이 제2 방향(DR2)으로 전기적으로 연결될 수 있다. 구체적으로, 제4 트렌치(T4) 내에 형성되는 게이트 폴리(GP)와 제3 트렌치(T3) 상에 형성되는 하부 전극(122)이 전기적으로 연결될 수 있다. 이격된 게이트 전극(120)이 전기적으로 연결됨에 따라 반도체 메모리 장치의 성능 및 신뢰성이 떨어질 수 있다.
소자 분리막(105)의 제3 폭(D3)은 도 4의 제1 소자 분리막(105A)의 제1 폭(D1) 보다 작거나 같을 수 있다. 반면에, 제3 폭(D3)은 도 5의 제2 소자 분리막(105B)의 제2 폭(D2) 보다 클 수 있다. 제2 소자 분리막(105B)의 제2 폭(D2)은 도 17의 게이트 폴리(GP)가 형성되지 않는 길이일 수 있다. 구체적으로, 제2 소자 분리막(105B)의 제2 트렌치(T2) 내에, 게이트 폴리(GP)는 하부 전극(122)의 식각 공정에서 제거될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
105A: 제1 소자 분리막 105B: 제2 소자 분리막
120: 게이트 전극 130: 게이트 절연막
140: 게이트 스페이서 150: 소오스/드레인 영역
180 : 소오스/드레인 컨택 190: 층간 절연막
AP: 활성 패턴 T1: 제1 트렌치
T2: 제2 트렌치 GP: 게이트 폴리

Claims (9)

  1. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 상에 배치되는 정보 저장 구조체;
    상기 페리 영역의 기판 상에 제1 방향으로 이격되는 복수의 활성 패턴;
    상기 활성 패턴을 분리하고, 제1 영역 및 제2 영역을 포함하는 소자 분리막; 및
    상기 활성 패턴 및 상기 소자 분리막의 제1 영역 상에 배치되고, 상기 제1 방향으로 연장되고, 제2 방향으로 이격되는 복수의 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 소자 분리막의 제2 영역과 비중첩되고,
    상기 소자 분리막의 제1 영역에서의 상기 소자 분리막의 상기 제1 방향으로의 폭은, 상기 소자 분리막의 제2 영역에서의 상기 소자 분리막의 상기 제1 방향으로의 폭보다 큰, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 소자 분리막의 제1 영역 내에 배치되고, 제1 깊이를 갖는 제1 트렌치와,
    상기 소자 분리막의 제2 영역 내에 배치되고, 상기 제1 깊이보다 얕은 제2 깊이를 갖는 제2 트렌치를 더 포함하는, 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 게이트 전극의 일부는 상기 제1 트렌치를 채우는, 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 소자 분리막의 제1 영역의 최하부는 상기 소자 분리막의 제2 영역의 최하부보다 낮은, 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 정보 저장 구조체는 하부 전극과, 상부 전극과, 상기 하부 전극 및 상부 전극 사이에 배치된 커패시터 유전막을 포함하는, 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극은 하부 영역과 상부 영역을 포함하고,
    상기 게이트 전극의 하부 영역 및 상기 게이트 전극의 상부 영역은 상기 소자 분리막의 제1 영역의 상면을 기준으로 구분되고,
    상기 게이트 전극의 하부 영역은 상기 소자 분리막의 제1 영역의 상면보다 아래에 배치된, 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 게이트 전극과 상기 소자 분리막 사이에 배치된 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 게이트 전극의 하부 영역을 감싸는, 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 활성 패턴은 상기 제1 방향으로 폭이 다른 제1 영역 및 제2 영역을 포함하고,
    상기 게이트 전극은 상기 활성 패턴의 제1 영역을 가로지르고, 상기 활성 패턴의 제2 영역과 비중첩되는, 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 활성 패턴의 제1 영역에서의 상기 활성 패턴의 상기 제1 방향으로의 폭은, 상기 활성 패턴의 제2 영역에서의 상기 활성 패턴의 상기 제1 방향으로의 폭보다 작은, 반도체 메모리 장치.
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