KR20230143754A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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KR20230143754A
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Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 활성 영역을 제1 방향으로 가로지르는 워드 라인, 기판 상에, 활성 영역을 가로지르고, 제1 방향과 다른 제2 방향으로 연장된 비트 라인, 기판 및 비트 라인 사이에, 비트 라인 및 활성 영역과 직접 연결된 비트 라인 컨택을 포함하고, 비트 라인 컨택은 활성 영역과 직접 연결된 하부 비트 라인 컨택과, 하부 비트 라인 컨택 상의 상부 비트 라인 컨택을 포함하고, 하부 비트 라인 컨택은 상부 비트 라인 컨택과 접촉하고, 하부 비트 라인 컨택의 상면의 제2 방향으로의 폭은 상부 비트 라인 컨택의 하면의 제2 방향으로의 폭보다 크다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 상호 교차하는 다수의 배선 라인들 및 노드 패드들을 구비하는 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 활성 영역을 제1 방향으로 가로지르는 워드 라인, 기판 상에, 활성 영역을 가로지르고, 제1 방향과 다른 제2 방향으로 연장된 비트 라인, 기판 및 비트 라인 사이에, 비트 라인 및 활성 영역과 직접 연결된 비트 라인 컨택을 포함하고, 비트 라인 컨택은 활성 영역과 직접 연결된 하부 비트 라인 컨택과, 하부 비트 라인 컨택 상의 상부 비트 라인 컨택을 포함하고, 하부 비트 라인 컨택은 상부 비트 라인 컨택과 접촉하고, 하부 비트 라인 컨택의 상면의 제2 방향으로의 폭은 상부 비트 라인 컨택의 하면의 제2 방향으로의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판으로, 활성 영역은 제1 부분 및 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판, 기판 상에, 제1 방향으로 연장된 비트 라인, 기판과 비트 라인 사이에 배치되고, 활성 영역의 제1 부분과 직접 연결된 비트 라인 컨택, 및 비트 라인 컨택의 측벽과 비트 라인의 측벽 상에 배치된 비트 라인 스페이서를 포함하고, 비트 라인 컨택은 하부 컨택 영역과, 하부 컨택 영역 상의 상부 컨택 영역을 포함하고, 하부 컨택 영역 및 상부 컨택 영역의 경계에서, 하부 컨택 영역의 제2 방향으로의 폭은 상부 컨택 영역의 제2 방향으로의 폭보다 크고, 비트 라인 스페이서는 하부 컨택 영역 상에 배치되고, 상부 컨택 영역의 측벽 및 비트 라인의 측벽을 따라 연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 소자 분리막에 의해 정의되고, 제1 방향으로 연장된 활성 영역을 포함하는 기판으로, 활성 영역은 제1 부분 및 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판, 기판 및 소자 분리막 내에, 제2 방향으로 연장되고, 활성 영역의 제1 부분 및 활성 영역의 제2 부분의 사이를 가로지르는 워드 라인, 활성 영역의 제1 부분과 연결된 비트 라인 컨택, 기판 상에, 활성 영역의 제2 부분과 연결된 노드 접속 패드, 비트 라인 컨택 상에, 비트 라인 컨택과 연결되고, 제3 방향으로 연장된 비트 라인, 및 노드 접속 패드 상에, 노드 접속 패드와 연결된 커패시터를 포함하고, 비트 라인 컨택은 활성 영역과 제1 부분과 직접 연결된 하부 비트 라인 컨택과, 하부 비트 라인 컨택 상의 상부 비트 라인 컨택을 포함하고, 하부 비트 라인 컨택은 상부 비트 라인 컨택과 접촉하고, 하부 비트 라인 컨택의 상면의 제3 방향으로의 폭은 상부 비트 라인 컨택의 하면의 제3 방향으로의 폭보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판을 제공하고, 기판 및 소자 분리막 내에, 제1 방향으로 연장되는 워드 라인을 형성하고, 활성 영역은 워드 라인에 의해 활성 영역의 제1 부분 및 활성 영역의 제2 부분으로 구분되고, 기판 상에, 비트 라인 컨택 개구부를 포함하는 셀 절연막을 형성하고, 비트 라인 컨택 개구부는 활성 영역의 제1 부분과 중첩되고, 셀 절연막을 마스크로 이용하여, 기판 내에 비트 라인 컨택 리세스를 형성하고, 비트 라인 컨택 리세스의 측벽 상에 제1 비트 라인 컨택 스페이서를 형성하고, 에피택셜 성장 방법을 이용하여, 비트 라인 컨택 리세스의 일부를 채우는 하부 비트 라인 컨택을 형성하고, 하부 비트 라인 컨택은 제1 비트 라인 컨택 스페이서의 일부를 덮고, 하부 비트 라인 컨택 상에, 제1 비트 라인 컨택 스페이서의 나머지를 따라 제2 비트 라인 컨택 스페이서를 형성하고, 하부 비트 라인 컨택 상에, 비트 라인 컨택 리세스를 채우는 상부 컨택막을 형성하고, 제2 비트 라인 컨택 스페이서는 상부 컨택막 및 제2 비트 라인 컨택 스페이서 사이에 배치되고, 상부 컨택막을 패터닝하여, 상부 비트 라인 컨택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다.
도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 5은 도 3의 P 부분을 확대하여 도시한 도면이다.
도 6은 도 4의 Q 부분을 확대하여 도시한 도면이다.
도 7은 5의 SCAN LINE을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 8 및 도 9는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 12 내지 도 14는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 15 내지 도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 18 및 도 19는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 20 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 23 내지 도 39는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다. 도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다. 도 5은 도 3의 P 부분을 확대하여 도시한 도면이다. 도 6은 도 4의 Q 부분을 확대하여 도시한 도면이다. 도 7은 5의 SCAN LINE을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 활성 영역(ACT)을 포함할 수 있다.
셀 활성 영역(ACT)은 기판(도 3의 100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제1 방향(DR1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)을 포함할 수 있다. 비트 라인 연결 부분(103a)은 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 부분(103b)은 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
예를 들어, 비트 라인 연결 부분(103a)은 비트 라인(BL)과 연결되는 영역이고, 스토리지 연결 부분(103b)은 정보 저장부(도 4의 190)와 연결되는 영역일 수 있다. 다르게 설명하면, 비트 라인 연결 부분(103a)은 공통 드레인 영역에 해당되고, 스토리지 연결 부분(103b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)은 트랜지스터를 구성할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제4 방향(DR4)은 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)과 직교할 수 있다. 제4 방향(DR4)는 기판(100)의 두께 방향일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 노드 패드(Node Pad: XP), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 노드 패드(XP)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 4의 191)에 연결시키는 접속 패드일 수 있다. 배치 구조상, 노드 패드(XP)와 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 4의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 노드 패드(XP)와 커패시터의 하부 전극(도 4의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터의 하부 전극(191) 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 부분(103a)과 연결될 수 있다. 노드 패드(XP)는 스토리지 연결 부분(103b)과 연결될 수 있다.
노드 패드(XP)가 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 노드 패드(XP)와 적어도 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 노드 패드(XP)는 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 4의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 노드 패드(XP) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(DR3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 노드 패드(XP)는 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 노드 패드(XP)는 제1 방향(DR1) 및 제2 방향(DR2)를 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 노드 패드(XP)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 노드 접속 패드(125)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)를 포함할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 메모리 셀 영역 내에 셀 활성 영역(ACT)을 정의할 수 있다.
셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)는 도 1 및 도 2에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)는 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 인접하는 셀 활성 영역(ACT)이 이격된 거리에 따라, 셀 소자 분리막(105)은 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 4 및 도 6에서, 셀 소자 분리막의 상면(105US)과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)를 가로질러 형성될 수 있다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.
여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 예를 들어, 셀 게이트 전극(112)은 도 1의 워드 라인(WL)일 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.
도시되지 않았지만, 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 내에서 상대적으로 깊고, 셀 활성 영역(ACT)들 내에서 상대적으로 얕을 수 있다. 워드 라인(WL)의 바닥면은 굴곡질 수 있다. 즉, 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이는 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이보다 클 수 있다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)는 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘, 폴리 실리콘-게르마늄, 비정질 실리콘 및 비정질 실리콘-게르마늄 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 3에서, 셀 게이트 캡핑 패턴의 상면(113US)은 셀 소자 분리막의 상면(105US)과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 도 2의 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)에 형성될 수 있다.
도 2에서, 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 NMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 n형의 불순물, 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 PMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 p형의 불순물, 예를 들어, 붕소(B)를 포함할 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다. 예를 들어, 셀 도전 라인(140)은 도 1의 비트 라인(BL)일 수 있다.
셀 도전 라인(140)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
셀 도전 라인(140)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 셀 도전 라인(140)은 도전 물질이 적층된 복수의 도전막을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(DR2)으로 연장될 수 있다. 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 배치될 수 있다.
비트 라인 컨택(146)은 셀 활성 영역(ACT)의 비트 라인 연결 부분(103a)과, 셀 도전 라인(140) 사이에 배치될 수 있다. 비트 라인 컨택(146)은 제2 방향(DR2)으로 인접한 셀 게이트 전극(112) 사이에 배치될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 부분(103a)과 직접 연결될 수 있다.
평면적인 관점에서, 비트 라인 컨택(146)은 원형 또는 타원형의 형태를 가질 수 있다. 비트 라인 컨택(146)의 평면적은 비트 라인 연결 부분(103a)과 하나의 셀 도전 라인(140)이 중첩되는 면적보다 클 수 있다. 비트 라인 컨택(146)의 평면적은 하나의 비트 라인 연결 부분(103a)의 평면적보다 클 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다.
비트 라인 컨택(146)은 하부 비트 라인 컨택(146B)과, 상부 비트 라인 컨택(146U)을 포함한다. 하부 비트 라인 컨택(146B)은 상부 비트 라인 컨택(146U)과 직접 연결된다.
하부 비트 라인 컨택(146B)은 기판(100)과 연결된다. 하부 비트 라인 컨택(146B)은 비트 라인 연결 부분(103a)과 직접 연결된다.
상부 비트 라인 컨택(146U)은 하부 비트 라인 컨택(146B) 상에 배치된다. 상부 비트 라인 컨택(146U)은 하부 비트 라인 컨택(146B)과 접촉한다. 상부 비트 라인 컨택의 하면(146U_BS)은 하부 비트 라인 컨택의 상면(146B_US)과 직접 연결된다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 연결된 상면(146US)을 포함할 수 있다. 비트 라인 컨택의 상면(146US)은 상부 비트 라인 컨택(146U)에 포함된다.
하부 비트 라인 컨택(146B)은 반도체 물질을 포함한다. 하부 비트 라인 컨택(146B)은 에피택셜 성장법을 이용하여 형성된 반도체 에피택셜 패턴을 포함한다.
상부 비트 라인 컨택(146U)은 반도체 물질을 포함한다. 상부 비트 라인 컨택(146U)은 다결정 반도체 물질, 비정질 반도체 물질 및 단결정 반도체 물질 중 하나를 포함할 수 있다.
비트 라인 컨택(146)은 불순물 파일(pile-up) 업 영역(146_IPR)을 더 포함할 수 있다. 불순물 파일 업 영역(146_IPR)은 비트 라인 컨택(146) 내에 형성된다.
불순물 파일 업 영역(146_IPR)은 상부 비트 라인 컨택(146U) 및 하부 비트 라인 컨택(146B) 사이의 경계면 부근에 형성될 수 있다. 불순물 파일 업 영역(146_IPR)은 상부 비트 라인 컨택(146U) 및 하부 비트 라인 컨택(146B) 사이의 경계면을 따라 형성될 수 있다.
불순물 파일 업 영역(146_IPR)은 비트 라인 컨택(146)의 다른 영역보다 파일-업 불순물이 많이 모여 있는 영역일 수 있다. 불순물 파일 업 영역(146_IPR)은 파일-업 불순물이 쌓여 있는 영역일 수 있다.
도 7은 불순물 파일 업 영역(146_IPR) 이외의 비트 라인 컨택(146) 영역은 파일-업 불순물을 포함하지 않는 것은 의미하는 것은 아니다. 파일-업 불순물은 예를 들어, 탄소 및 질소 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 비트 라인 컨택(146U)을 형성하는 제조 공정에서, 상부 비트 라인 컨택(146U)은 탄소 또는 질소를 포함하는 실리콘 전구체(precursor)가 사용될 수 있다. 이와 같은 경우, 불순물 파일 업 영역(146_IPR)에 쌓여 있는 파일-업 불순물은 예를 들어, 탄소 또는 질소 중 적어도 하나를 포함할 수 있다.
도 7에서, 파일-업 불순물은 상부 비트 라인 컨택(146U) 및 하부 비트 라인 컨택(146B) 사이의 경계면에서 급격히 증가할 수 있다. 또한, 하부 비트 라인 컨택(146B) 내의 파일-업 불순물의 농도는 상부 비트 라인 컨택의 하면(146U_BS)에서 멀어짐에 따라 점진적으로 감소할 수 있다.
상부 비트 라인 컨택(146U)과 하부 비트 라인 컨택(146B) 사이의 경계면은 구분되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 상부 비트 라인 컨택(146U)과 하부 비트 라인 컨택(146B) 사이의 경계면은 구분되지 않을 수 있다.
하지만, 불순물 파일 업 영역(146_IPR)은 성분 분석을 통해 확인될 수 있으므로, 상부 비트 라인 컨택(146U)과 하부 비트 라인 컨택(146B) 사이의 경계면은 불순물 파일 업 영역(146_IPR)을 통해 확인될 수 있다.
도 3 및 도 5에서, 하부 비트 라인 컨택의 상면(146B_US)의 제2 방향(DR2)으로의 폭(W11)은 상부 비트 라인 컨택의 하면(146U_BS)의 제2 방향(DR2)으로의 폭(W12)보다 크다. 하부 비트 라인 컨택의 상면(146B_US)의 제2 방향(DR2)으로의 폭(W11)은 비트 라인 컨택의 상면(146US)의 제2 방향(DR2)으로의 폭보다 크다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 비트 라인 컨택의 상면(146B_US)은 평면일 수 있다. 여기에서, 하부 비트 라인 컨택의 상면(146B_US)은 도 3과 같은 단면도 관점에서 나타나는 모양일 수 있다.
도 4 및 도 6에서, 비트 라인 컨택(146)은 하부 컨택 영역(146_BR)과, 상부 컨택 영역(146_UR)을 포함할 수 있다. 비트 라인 컨택(146)은 하부 컨택 영역(146_BR)과, 상부 컨택 영역(146_UR) 사이에 정의된 영역 경계(146_IF)를 포함할 수 있다. 비트 라인 컨택의 영역 경계(146_IF)는 제1 방향(DR1)으로 절단한 단면도에서 정의될 수 있다. 비트 라인 컨택의 영역 경계(146_IF)는 이 후에 설명될 비트 라인 스페이서(150)의 최하부를 기준으로 정의될 수 있다.
비트 라인 컨택의 영역 경계(146_IF)에서, 하부 컨택 영역(146_BR)의 제1 방향(DR1)으로의 폭(W21)은 상부 컨택 영역(146_UR)의 제1 방향(DR1)으로의 폭(W22)보다 크다. 예를 들어, 하부 컨택 영역(146_BR)은 하부 비트 라인 컨택(146B)를 포함하고, 상부 비트 라인 컨택(146U)을 포함하지 않을 수 있다. 상부 컨택 영역(146_UR)은 상부 비트 라인 컨택(146U)를 포함하고, 하부 비트 라인 컨택(146B)을 포함하지 않을 수 있다. 하부 컨택 영역(146_BR)의 측벽은 하부 비트 라인 컨택의 측벽(146B_SW)이고, 상부 컨택 영역(146_UR)의 측벽은 상부 비트 라인 컨택의 측벽(146U_SW)일 수 있다. 비트 라인 컨택의 영역 경계(146_IF)는 상부 비트 라인 컨택(146U)과 하부 비트 라인 컨택(146B) 사이의 경계면일 수 있다.
노드 접속 패드(125)는 기판(100) 상에 배치될 수 있다. 노드 접속 패드(125)는 셀 활성 영역(ACT)의 스토리지 연결 부분(103b) 상에 배치될 수 있다. 노드 접속 패드(125)는 스토리지 연결 부분(103b)과 연결된다.
노드 접속 패드(125)는 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 도시되지 않았지만, 노드 접속 패드(125)은 제2 방향(DR2)으로 인접한 셀 게이트 전극(112) 사이에 배치될 수 있다.
셀 소자 분리막의 상면(105US)을 기준으로, 노드 접속 패드의 상면(125US)은 비트 라인 컨택의 상면(146US)보다 낮다. 셀 소자 분리막의 상면(105US)을 기준으로, 노드 접속 패드의 상면(125US)은 셀 도전 라인의 하면(140BS)보다 낮다.
노드 접속 패드(125)는 정보 저장부(190)과, 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 노드 접속 패드(125)는 노드 패드(XP)에 대응될 수 있다. 노드 접속 패드(125)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 구조체(145ST)는 제1 방향(DR1)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. 도시되지 않았지만, 패드 분리 구조체(145ST)는 제2 방향(DR2)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. 패드 분리 구조체(145ST)는 노드 접속 패드의 상면(125US)을 덮는다.
패드 분리 구조체(145ST)는 패드 분리 패턴(145)과, 상부 셀 절연막(130)을 포함할 수 있다. 상부 셀 절연막(130)은 패드 분리 패턴(145) 상에 배치될 수 있다.
노드 접속 패드(125)가 제1 방향(DR1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 패드 분리 패턴(145)은 제1 노드 접속 패드 및 제2 노드 접속 패드를 제1 방향(DR1)으로 분리할 수 있다. 도시되지 않았지만, 패드 분리 패턴(145)은 제2 방향(DR2)으로 인접한 노드 접속 패드(125)도 분리할 수 있다.
상부 셀 절연막(130)은 노드 접속 패드의 상면(125US)을 덮는다. 노드 접속 패드(125)가 제1 방향(DR1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 상부 셀 절연막(130)은 제1 노드 접속 패드의 상면 및 제2 노드 접속 패드의 상면을 덮을 수 있다.
상부 셀 절연막의 상면(130US)은 비트 라인 컨택의 상면(146US)과 동일 평면에 놓일 수 있다. 즉, 셀 소자 분리막의 상면(105US)을 기준으로, 상부 셀 절연막의 상면(130US)의 높이는 비트 라인 컨택의 상면(146US)의 높이와 동일할 수 있다.
패드 분리 패턴(145) 및 상부 셀 절연막(130)은 제2 방향(DR2)으로 인접하는 비트 라인 컨택(146)의 사이에 배치될 수 있다. 셀 도전 라인(140)은 패드 분리 구조체(145ST)의 상면 상에 배치될 수 있다. 셀 도전 라인(140)은 상부 셀 절연막의 상면(130US) 상에 배치될 수 있다. 패드 분리 구조체(145ST)의 상면은 상부 셀 절연막의 상면(130US)일 수 있다. 패드 분리 구조체(145ST)의 상면은 셀 도전 라인의 하면(140BS)과 동일 평면에 놓일 수 있다. 셀 도전 라인의 하면(140BS)은 비트 라인 컨택의 상면(146US)과 동일 평면에 놓일 수 있다.
패드 분리 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상부 셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 상부 셀 절연막(130)은 제1 상부 셀 절연막(131) 및 제2 상부 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 상부 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 상부 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 셀 절연막(130)의 제1 방향(DR1)으로의 폭은 기판(100)에서 멀어짐에 따라 감소하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
비트 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다.
비트 라인 컨택(146)이 형성된 셀 도전 라인(140) 부분에서, 비트 라인 스페이서(150)는 셀 도전 라인(140), 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.
도 4 및 도 6에서, 비트 라인 스페이서(150)는 셀 도전 라인(140)의 측벽과, 셀 라인 캡핑막(144)의 측벽과, 상부 컨택 영역(146_UR)의 측벽을 따라 연장될 수 있다. 비트 라인 스페이서(150)는 하부 컨택 영역(146_BR)의 상에 배치된다. 하부 컨택 영역(146_BR)은 비트 라인 스페이서(150)의 하부에 위치한다. 비트 라인 스페이서(150)는 하부 컨택 영역(146_BR)과 제4 방향(DR4)으로 중첩된다.
비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 비트 라인 스페이서(150)는 상부 셀 절연막(130) 상에 배치될 수 있다.
비트 라인 스페이서(150)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 비트 라인 스페이서(150)은 다중막 구조를 가질 수 있음은 물론이다. 비트 라인 스페이서(150)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 측벽(146B_SW) 상에 배치된다. 제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 측벽(146B_SW)과 접촉한다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 비트 라인 컨택의 측벽(146B_SW)의 전체는 제1 비트 라인 컨택 스페이서(147)와 접촉할 수 있다.
도 3 및 도 5에서, 제1 비트 라인 컨택 스페이서(147)는 비트 라인 컨택(146)과 패드 분리 패턴(145) 사이에 배치될 수 있다. 제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 상면(146B_US)보다 제4 방향(DR4)으로 돌출될 수 있다. 제1 비트 라인 컨택 스페이서(147)는 셀 도전 라인의 하면(140BS)까지 연장되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 4 및 도 6에서, 제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 측벽(146B_SW)과 비트 라인 스페이서의 측벽(150_SW)을 따라 연장될 수 있다. 비트 라인 스페이서(150)은 제1 비트 라인 컨택 스페이서(147)과, 상부 컨택 영역(146_UR) 사이에 배치될 수 있다.
제1 비트 라인 컨택 스페이서(147)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다. 비트 라인 컨택 스페이서(147)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 이하의 설명에서, 제1 비트 라인 컨택 스페이서(147)는 실리콘 질화물을 포함하는 것으로 설명한다.
도시된 것과 달리, 제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 측벽(146B_SW) 상에 배치되지 않을 수 있다. 비트 라인 컨택(146)을 제조하는 동안, 제1 비트 라인 컨택 스페이서(147)가 제거될 수 있음은 물론이다.
제2 비트 라인 컨택 스페이서(148)는 하부 비트 라인 컨택(146B) 상에 배치된다. 제2 비트 라인 컨택 스페이서(148)는 상부 비트 라인 컨택의 측벽(146U_SW)을 따라 연장된다.
제2 비트 라인 컨택 스페이서(148)는 하부 비트 라인 컨택의 상면(146B_US)의 일부를 덮는다. 제2 비트 라인 컨택 스페이서(148)는 하부 비트 라인 컨택의 상면(146B_US)과 접촉할 수 있다.
제2 비트 라인 컨택 스페이서(148)은 제1 비트 라인 컨택 스페이서(147)과, 비트 라인 컨택(146) 사이에 배치된다. 좀 더 구체적으로, 제2 비트 라인 컨택 스페이서(148)은 제1 비트 라인 컨택 스페이서(147)과, 상부 비트 라인 컨택(146U) 사이에 배치된다.
제2 비트 라인 컨택 스페이서(148)은 제2 하부 비트 라인 컨택 스페이서(148A)와, 제2 상부 비트 라인 컨택 스페이서(148B)를 포함할 수 있다. 제2 상부 비트 라인 컨택 스페이서(148B)는 제2 하부 비트 라인 컨택 스페이서(148A) 상에 배치된다. 제2 하부 비트 라인 컨택 스페이서(148A)는 제2 상부 비트 라인 컨택 스페이서(148B)와 제1 비트 라인 컨택 스페이서(147) 사이에 배치된다.
예를 들어, 제2 하부 비트 라인 컨택 스페이서(148A)는 실리콘 산화물을 포함하고, 제2 상부 비트 라인 컨택 스페이서(148B)는 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 비트 라인 컨택 스페이서(148)는 단일막일 수도 있고, 3개 이상의 막을 포함할 수도 있다.
스토리지 패드(160)는 각각의 노드 접속 패드(125) 상에 배치될 수 있다. 스토리지 패드(160)은 노드 접속 패드(125)과 전기적으로 연결될 수 있다. 스토리지 패드(160)는 셀 활성 영역(ACT)의 스토리지 연결 부분(103b)과 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 스토리지 패드(160)는 노드 접속 패드(125)까지 연장되어, 노드 접속 패드(125)와 연결될 수 있다. 스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다.
스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)를 정의할 수 있다.
패드 분리 절연막(180)은 스토리지 패드의 상면(160US)을 덮지 않는다. 패드 분리 절연막(180)은 패드 분리 리세스를 채울 수 있다. 패드 분리 리세스는 인접하는 스토리지 패드(160)을 분리할 수 있다. 예를 들어, 스토리지 패드의 상면(160US)은 패드 분리 절연막의 상면(180US)과 동일 평면에 놓일 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하고, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
식각 정지막(165)은 스토리지 패드(160)과, 패드 분리 절연막(180) 상에 배치될 수 있다. 식각 정지막(165)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 식각 정지막(165) 내에 배치될 수 있다.
정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 예를 들어, 상부 전극(193)은 플레이트 형태를 갖는 플레이트 상부 전극일 수 있다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다.
커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다. 상부 전극(193)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
도 8 및 도 9는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8 내지 도 10은 도 3의 P 부분을 확대하여 도시한 도면이고, 도 11은 도 4의 Q 부분을 확대하여 도시한 도면이다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 비트 라인 컨택 스페이서(147)는 하부 비트 라인 컨택의 측벽(146B_SW)의 일부를 덮는다.
하부 비트 라인 컨택(146B)의 일부는 제1 비트 라인 컨택 스페이서(147)의 최하부보다 기판(100)을 향해 돌출된다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 비트 라인 컨택의 상면(146B_US)은 패싯(facet)(146B_USF)을 포함할 수 있다.
하부 비트 라인 컨택의 상면(146B_US)의 패싯(146B_USF)은 제1 비트 라인 컨택 스페이서(147)로부터 연장된다. 하부 비트 라인 컨택의 상면(146B_US)은 패싯(146B_USF)과 연결된 평면 영역(146B_USP)을 포함할 수 있다. 도시된 것과 달리, 하부 비트 라인 컨택의 상면(146B_US)은 평면 영역(146B_USP)을 포함하지 않을 수도 있다.
도 10 및 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 비트 라인 컨택(146B)은 상부 비트 라인 컨택의 측벽(146U_SW)의 일부를 덮을 수 있다.
상부 비트 라인 컨택(146U)의 일부는 하부 비트 라인 컨택(146B) 내로 만입될 수 있다. 하부 비트 라인 컨택의 상면(146B_US)은 상부 비트 라인 컨택의 하면(146U_BS)보다 높을 수 있다.
불순물 파일 업 영역(146_IPR)은 하부 비트 라인 컨택(146B) 내로 만입된 상부 비트 라인 컨택의 측벽(146U_SW) 및 상부 비트 라인 컨택의 하면(146U_BS)을 따라 형성될 수 있다.
도 11에서, 하부 컨택 영역(146_BR)은 하부 비트 라인 컨택(146B)과, 하부 비트 라인 컨택(146B) 내로 만입된 상부 비트 라인 컨택(146U)을 포함할 수 있다.
비트 라인 컨택의 영역 경계(146_IF)에서 상부 비트 라인 컨택(146U)의 제1 방향(DR1)으로의 폭은, 상부 비트 라인 컨택의 하면(146U_BS)의 제1 방향(DR1)으로의 폭보다 작다.
도 12 내지 도 14는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 12 내지 도 14는 도 4의 Q 부분을 확대하여 도시한 도면이다. 도 4의 Q 부분이 도 12 내지 도 14와 같이 달라져도, 도 3의 P 부분을 확대한 도면은 도 5와 같은 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 상부 컨택 영역(146_UR)은 하부 비트 라인 컨택(146B)의 일부와, 상부 비트 라인 컨택(146U)을 포함할 수 있다.
하부 비트 라인 컨택의 상면(146B_US)은 상부 컨택 영역(146_UR)에 포함된다. 하부 컨택 영역(146_BR)은 하부 비트 라인 컨택(146B)의 나머지를 포함한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 하부 컨택 영역(146_BR)은 상부 비트 라인 컨택(146U)의 일부와, 하부 비트 라인 컨택(146B)을 포함할 수 있다.
상부 비트 라인 컨택의 하면(146U_BS)은 하부 컨택 영역(146_BR)에 포함된다. 상부 컨택 영역(146_UR)은 상부 비트 라인 컨택(146U)의 나머지를 포함한다.
제2 비트 라인 컨택 스페이서(148)은 비트 라인 스페이서(150)과 하부 비트 라인 컨택(146B) 사이에 배치될 수 있다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 비트 라인 컨택(146)은 하부 컨택 영역(도 6의 146_BR)을 포함하지 않는다.
비트 라인 스페이서(150)는 비트 라인 연결 부분(103a)까지 연장된다.
도 15 내지 도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 16은 도 15의 P 부분을 확대하여 도시한 도면이다. 일 예로, 도 15의 Q 부분이 도 16과 같이 달라져도, 도 4의 Q 부분을 확대한 도면은 도 6, 도 12 및 도 14와 같은 수 있다. 다른 예로, 도 15의 Q 부분이 도 16과 같이 달라질 경우, 도 4의 Q 부분을 확대한 도면은 도 13이 아닌 도 17과 같을 수 있다.
도 15 내지 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 비트 라인 컨택 에어갭(146AG)이 하부 비트 라인 컨택(146B) 및 셀 도전 라인(140) 사이에 배치될 수 있다.
비트 라인 컨택(146)을 제조하는 동안, 제2 비트 라인 컨택 스페이서(도 3의 148)가 제거될 수 있다. 이와 같은 경우, 비트 라인 컨택 에어갭(146AG)는 도 15와 같은 단면도에서 보여질 수 있다.
상부 컨택 영역(146_UR)은 상부 비트 라인 컨택(146U)를 포함하고, 하부 비트 라인 컨택(146B)을 포함하지 않을 수 있다. 상부 컨택 영역(146_UR)에 포함된 상부 비트 라인 컨택(146U)은 서로 폭이 다른 제1 부분과, 제2 부분을 포함할 수 있다. 상부 비트 라인 컨택(146U)의 제1 부분은 상부 비트 라인 컨택(146U)의 제2 부분과, 하부 비트 라인 컨택(146B) 사이에 배치될 수 있다.
도 18 및 도 19는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18 및 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 노드 접속 패드(125)와, 스토리지 패드(160) 사이에 배치된 스토리지 컨택(120)을 더 포함할 수 있다.
스토리지 컨택(120)은 노드 접속 패드(125)와, 스토리지 패드(160)를 연결한다. 스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
도 18에서, 스토리지 컨택(120)의 상면은 셀 라인 캡핑막의 상면(144US)과 동일 평면에 놓일 수 있다.
도 19에서, 스토리지 컨택(120)의 상면은 셀 라인 캡핑막의 상면(144US)보다 낮다.
도 20 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 20은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다. 도 21 및 도 22는 도 20의 A - A 및 B - B를 따라 절단한 단면도이다.
도 20 내지 도 22를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT)을 커패시터의 하부 전극(191)에 연결시키는 매몰 컨택(BC)을 포함하고, 노드 패드(도 1의 XP)를 포함하지 않는다.
랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(191) 사이에 배치될 수 있다.
하부 셀 절연막(135)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 하부 셀 절연막(135)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 하부 셀 절연막(135)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 배치될 수 있다.
하부 셀 절연막(135)은 단일막일 수 있으나, 도시된 것처럼, 하부 셀 절연막(135)은 제1 하부 셀 절연막(136) 및 제2 하부 셀 절연막(137)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 하부 셀 절연막(136)은 실리콘 산화막을 포함할 수 있고, 제2 하부 셀 절연막(137)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 도시한 것과 달리, 하부 셀 절연막(137)은 3개 이상의 절연막을 포함할 수 있음은 물론이다.
비트 라인 컨택(146)의 일부는 셀 도전 라인(140) 내부로 만입될 수 있다. 예를 들어, 상부 비트 라인 컨택(146U)의 일부는 셀 도전 라인(140) 내로 만입될 수 있다. 셀 소자 분리막의 상면(105US)을 기준으로, 비트 라인 컨택의 상면(146US)은 셀 도전 라인의 하면(140BS)보다 높다.
비트 라인 컨택의 상면(146US)은 하부 셀 절연막(135)의 상면보다 위도 돌출될 수 있다. 셀 소자 분리막의 상면(105US)을 기준으로, 비트 라인 컨택의 상면(146US)의 높이는 하부 셀 절연막(135)의 상면의 높이보다 크다.
제1 비트 라인 컨택 스페이서(147)의 일부 및 제2 비트 라인 컨택 스페이서(148)의 일부는 비트 라인 컨택(146)과 셀 도전 라인(140) 사이에 배치된다.
복수의 스토리지 컨택(120)은 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 부분(도 2의 103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
복수의 스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)은 스토리지 컨택(120)과 전기적으로 연결될 수 있다.
도 23 내지 도 39는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 22를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 24 및 도 25는 도 21의 A - A 및 B - B를 따라 절단한 단면도이다.
도 23 내지 도 25를 참고하면, 셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다.
기판(100)은 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장된 바(bar) 모양을 가질 수 있다.
도 26 및 도 27을 참고하면, 셀 게이트 전극(112)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된다.
셀 게이트 전극(112)은 제1 방향(DR1)으로 길게 연장될 수 있다. 셀 게이트 전극(112)은 제2 방향(DR2)으로 이격될 수 있다.
좀 더 구체적으로, 기판(100) 및 셀 소자 분리막(105) 내에, 제1 방향(DR1)으로 연장된 셀 게이트 구조체(110)가 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.
셀 게이트 전극(112)은 셀 활성 영역(도 23의 ACT)과 교차한다. 셀 게이트 전극(112)에 의해, 셀 활성 영역(ACT)은 비트 라인 연결 부분(103a)과 스토리지 연결 부분(103b)으로 구분될 수 있다.
셀 활성 영역(ACT)은 셀 활성 영역(ACT)의 가운데 부분에 위치하는 비트 라인 연결 부분(103a)과, 셀 활성 영역(ACT)의 단부에 위치한 스토리지 연결 부분(103b)을 포함한다.
도 28 및 도 29를 참고하면, 기판(100) 상에, 노드 접속 패드(125)와 패드 분리 패턴(145)이 형성될 수 있다.
노드 접속 패드(125)는 스토리지 연결 부분(103b)과 연결된다. 노드 접속 패드(125)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 패드 분리 패턴(145)에 의해 분리될 수 있다. 평면적으로, 패드 분리 패턴(145)은 그리드 형상을 가질 수 있다.
상부 셀 절연막(130)은 패드 분리 패턴(145) 상에 형성된다. 상부 셀 절연막(130)은 비트 라인 컨택 개구부(130_OP)을 포함한다. 비트 라인 컨택 개구부(130_OP)는 비트 라인 연결 부분(103a)과 제4 방향(DR4)으로 중첩된다.
기판(100) 상에, 패드 분리 패턴(145)과, 상부 셀 절연막(130)을 포함하는 패드 분리 구조체(145ST)가 형성된다.
도 30 및 도 31을 참고하면, 상부 셀 절연막(130)을 마스크로 이용하여, 기판(100) 내에 비트 라인 컨택 리세스(146_R)가 형성된다.
비트 라인 컨택 개구부(130_OP)에 노출된 패드 분리 패턴(145)과 노드 접속 패드(125)가 식각된다. 이어서, 비트 라인 컨택 개구부(130_OP)와 중첩된 기판(100), 셀 소자 분리막(105) 및 셀 게이트 캡핑 패턴(113)이 제거될 수 있다.
이를 통해, 비트 라인 컨택 개구부(130_OP)에 대응된 영역에, 비트 라인 컨택 리세스(146_R)가 형성된다.
이어서, 제1 비트 라인 컨택 스페이서(147)가 비트 라인 컨택 리세스(146_R)의 측벽을 따라 형성된다.
비트 라인 컨택 리세스(146_R)는 기판(100)의 일부를 노출시킨다. 비트 라인 컨택 리세스(146_R)는 비트 라인 연결 부분(103a)을 노출시킨다.
도 32 및 도 33을 참고하면, 하부 비트 라인 컨택(146B)가 비트 라인 컨택 리세스(146_R) 내에 형성된다.
하부 비트 라인 컨택(146B)은 에피택셜 성장 방법을 이용하여 형성된다. 하부 비트 라인 컨택(146B)가 비트 라인 컨택 리세스(146_R)의 일부를 채운다. 하부 비트 라인 컨택(146B)은 제1 비트 라인 컨택 스페이서(147)의 일부를 덮는다.
도 34 및 도 35를 참고하면, 제2 비트 라인 컨택 스페이서(148)이 하부 비트 라인 컨택(146B) 상에 형성된다.
제2 비트 라인 컨택 스페이서(148)는 하부 비트 라인 컨택(146B)의 상면의 일부를 덮는다. 제2 비트 라인 컨택 스페이서(148)은 비트 라인 컨택 리세스(146_R)의 측벽을 따라 형성된다. 제2 비트 라인 컨택 스페이서(148)는 제1 비트 라인 컨택 스페이서(147)의 나머지를 따라 형성된다. 제2 비트 라인 컨택 스페이서(148)은 제1 비트 라인 컨택 스페이서(147)과 접촉할 수 있다.
도 36 및 도 37을 참고하면, 상부 컨택막(146U_P)은 하부 비트 라인 컨택(146B) 상에 형성된다.
상부 컨택막(146U_P)은 비트 라인 컨택 리세스(146_R)을 채운다. 제2 비트 라인 컨택 스페이서(148)는 제1 비트 라인 컨택 스페이서(147)과 상부 컨택막(146U_P) 사이에 배치된다.
상부 컨택막(146U_P)은 하부 비트 라인 컨택(146B)과 접촉한다. 상부 컨택막(146U_P)은 증착 공정을 통해 형성될 수 있다.
상부 컨택막(146U_P)은 상부 셀 절연막(130)의 상면을 덮지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 38 및 도 39를 참고하면, 상부 컨택막(146U_P) 및 상부 셀 절연막(130) 상에, 셀 도전막(140P)과, 셀 캡핑막(144P)이 형성될 수 있다.
이어서, 도 3 및 도 4를 참고하면, 셀 캡핑막(144P) 및 셀 도전막(140P)을 패터닝하여, 셀 도전 라인(140) 및 셀 라인 캡핑막(144)이 형성된다. 즉, 제2 방향(DR2)으로 길게 연장된 비트 라인 구조체(140ST)가 형성된다.
또한, 상부 컨택막(146U_P)이 패터닝되어, 상부 비트 라인 컨택(146U)이 형성될 수 있다.
이어서, 비트 라인 스페이서(150)와, 스토리지 패드(160)가 형성될 수 있다. 또한, 스토리지 패드(160) 상에, 스토리지 패드(160)와 연결된 정보 저장부(190)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 게이트 구조체 125: 노드 접속 패드(XP)
140ST: 비트 라인 구조체 146: 비트 라인 컨택
190: 정보 저장부

Claims (10)

  1. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판;
    상기 활성 영역을 제1 방향으로 가로지르는 워드 라인;
    상기 기판 상에, 상기 활성 영역을 가로지르고, 상기 제1 방향과 다른 제2 방향으로 연장된 비트 라인;
    상기 기판 및 상기 비트 라인 사이에, 상기 비트 라인 및 상기 활성 영역과 직접 연결된 비트 라인 컨택을 포함하고,
    상기 비트 라인 컨택은 상기 활성 영역과 직접 연결된 하부 비트 라인 컨택과, 상기 하부 비트 라인 컨택 상의 상부 비트 라인 컨택을 포함하고,
    상기 하부 비트 라인 컨택은 상기 상부 비트 라인 컨택과 접촉하고,
    상기 하부 비트 라인 컨택의 상면의 상기 제2 방향으로의 폭은 상기 상부 비트 라인 컨택의 하면의 상기 제2 방향으로의 폭보다 큰 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 하부 비트 라인 컨택의 측벽 상에 배치되고, 상기 하부 비트 라인 컨택의 측벽과 접촉하는 제1 비트 라인 컨택 스페이서를 더 포함하고,
    상기 제1 비트 라인 컨택 스페이서는 상기 하부 비트 라인 컨택의 상면보다 돌출된 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 상부 비트 라인 컨택의 측벽을 따라 연장된 제2 비트 라인 컨택 스페이서를 더 포함하고,
    상기 제2 비트 라인 컨택 스페이서는 상기 하부 비트 라인 컨택의 상면의 일부를 덮고,
    상기 제2 비트 라인 컨택 스페이서는 상기 제1 비트 라인 컨택 스페이서와 상기 상부 비트 라인 컨택 사이에 배치된 반도체 메모리 장치.
  4. 제1 항에 있어서,
    소자 분리막의 상면을 기준으로, 상기 비트 라인 컨택의 상면은 상기 비트 라인의 하면보다 높은 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 비트 라인 컨택의 상면은 상기 비트 라인의 하면과 동일 평면에 놓이는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 비트 라인 컨택은 상기 하부 비트 라인 컨택 및 상기 상부 비트 라인 컨택의 경계면을 따라 불순물이 쌓여 있는 불순물 파일 업 영역을 더 포함하고,
    상기 불순물은 탄소 및 질소 중 적어도 하나를 포함하는 반도체 메모리 장치.
  7. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판으로, 상기 활성 영역은 제1 부분 및 상기 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판;
    상기 기판 상에, 제1 방향으로 연장된 비트 라인;
    상기 기판과 상기 비트 라인 사이에 배치되고, 상기 활성 영역의 제1 부분과 직접 연결된 비트 라인 컨택; 및
    상기 비트 라인 컨택의 측벽과 상기 비트 라인의 측벽 상에 배치된 비트 라인 스페이서를 포함하고,
    상기 비트 라인 컨택은 하부 컨택 영역과, 상기 하부 컨택 영역 상의 상부 컨택 영역을 포함하고,
    상기 하부 컨택 영역 및 상기 상부 컨택 영역의 경계에서, 상기 하부 컨택 영역의 제2 방향으로의 폭은 상기 상부 컨택 영역의 상기 제2 방향으로의 폭보다 크고,
    상기 비트 라인 스페이서는 상기 하부 컨택 영역 상에 배치되고, 상기 상부 컨택 영역의 측벽 및 상기 비트 라인의 측벽을 따라 연장되는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 기판 상에 배치되고, 상기 활성 영역의 제2 부분과 연결된 노드 접속 패드를 더 포함하고,
    상기 노드 접속 패드의 상면은 상기 비트 라인의 하면보다 낮은 반도체 메모리 장치.
  9. 소자 분리막에 의해 정의되고, 제1 방향으로 연장된 활성 영역을 포함하는 기판으로, 상기 활성 영역은 제1 부분 및 상기 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판;
    상기 기판 및 상기 소자 분리막 내에, 제2 방향으로 연장되고, 상기 활성 영역의 제1 부분 및 상기 활성 영역의 제2 부분의 사이를 가로지르는 워드 라인;
    상기 활성 영역의 제1 부분과 연결된 비트 라인 컨택;
    상기 기판 상에, 상기 활성 영역의 제2 부분과 연결된 노드 접속 패드;
    상기 비트 라인 컨택 상에, 상기 비트 라인 컨택과 연결되고, 제3 방향으로 연장된 비트 라인; 및
    상기 노드 접속 패드 상에, 상기 노드 접속 패드와 연결된 커패시터를 포함하고,
    상기 비트 라인 컨택은 상기 활성 영역과 제1 부분과 직접 연결된 하부 비트 라인 컨택과, 상기 하부 비트 라인 컨택 상의 상부 비트 라인 컨택을 포함하고,
    상기 하부 비트 라인 컨택은 상기 상부 비트 라인 컨택과 접촉하고,
    상기 하부 비트 라인 컨택의 상면의 상기 제3 방향으로의 폭은 상기 상부 비트 라인 컨택의 하면의 상기 제3 방향으로의 폭보다 큰 반도체 메모리 장치.
  10. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판을 제공하고,
    상기 기판 및 상기 소자 분리막 내에, 제1 방향으로 연장되는 워드 라인을 형성하고, 상기 활성 영역은 상기 워드 라인에 의해 상기 활성 영역의 제1 부분 및 상기 활성 영역의 제2 부분으로 구분되고,
    상기 기판 상에, 비트 라인 컨택 개구부를 포함하는 셀 절연막을 형성하고, 상기 비트 라인 컨택 개구부는 상기 활성 영역의 제1 부분과 중첩되고,
    상기 셀 절연막을 마스크로 이용하여, 상기 기판 내에 비트 라인 컨택 리세스를 형성하고,
    상기 비트 라인 컨택 리세스의 측벽 상에 제1 비트 라인 컨택 스페이서를 형성하고,
    에피택셜 성장 방법을 이용하여, 상기 비트 라인 컨택 리세스의 일부를 채우는 하부 비트 라인 컨택을 형성하고, 상기 하부 비트 라인 컨택은 상기 제1 비트 라인 컨택 스페이서의 일부를 덮고,
    상기 하부 비트 라인 컨택 상에, 상기 제1 비트 라인 컨택 스페이서의 나머지를 따라 제2 비트 라인 컨택 스페이서를 형성하고,
    상기 하부 비트 라인 컨택 상에, 상기 비트 라인 컨택 리세스를 채우는 상부 컨택막을 형성하고, 상기 제2 비트 라인 컨택 스페이서는 상기 상부 컨택막 및 상기 제2 비트 라인 컨택 스페이서 사이에 배치되고,
    상기 상부 컨택막을 패터닝하여, 상부 비트 라인 컨택을 형성하는 것을 포함하는 반도체 메모리 장치 제조 방법.
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