TWI836976B - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種半導體記憶體裝置，可包含：基底，包含單元區及界定於單元區周圍的周邊區；以及閘極結構，可包含依序堆疊的包含不同材料的第一導電層、第二導電層以及第三導電層，第一導電層包含多晶矽。封蓋層可位於第三導電層上，且間隔物可位於第一導電層至第三導電層及封蓋層中的各者的側壁上。第一觸點可延伸穿過封蓋層且進入第三導電層，其中第一觸點與第二導電層接觸且與第一導電層分隔開。第一觸點可包含位於第三導電層中的第一部分及位於封蓋層中的第二部分。第一部分的寬度可在水平方向上大於第二部分的寬度。

Description

半導體記憶體裝置
本揭露是關於半導體記憶體裝置。 相關申請案的交叉參考
本申請案主張2022年5月9日在韓國智慧財產局申請的韓國專利申請案第10-2022-0056454號的優先權和自其產生的所有權益，且上文確認的申請案的全部內容以引用的方式併入本文中。
隨著半導體元件變得愈來愈高度整合，離散電路圖案變得愈加小型化以在同一區域上實施更多半導體元件。亦即，隨著半導體元件的整合程度增加，半導體元件的組件的設計規則逐漸減少。
在高度按比例縮放的半導體元件中，形成多個線路及插入於所述線路之間的多個觸點的製程可能變得愈來愈複雜及困難。
本揭露的態樣提供一種藉由增加閘極結構與觸點之間的接觸面積而具有改良的可靠性的半導體記憶體裝置。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，其可包含基底，所述基底包含單元區及界定於單元區周圍的周邊區。閘極結構可位於基底上，所述閘極結構包含：包含多晶矽的第一導電層、位於第一導電層上的第二導電層、位於第二導電層上的第三導電層以及位於第三導電層上的封蓋層。第一導電層至第三導電層可包含不同材料。間隔物可位於第一導電層至第三導電層及封蓋層中的各者的側壁上，且第一觸點可延伸穿過封蓋層且進入第三導電層。第一觸點可與第二導電層接觸且與第一導電層分隔開，且第一觸點可包含位於第三導電層中的第一部分及位於封蓋層中的第二部分。第一觸點的第一部分在第一水平方向上的寬度可大於第一觸點的第二部分在第一水平方向上的寬度。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，其可包含基底，所述基底包含單元區及界定於單元區周圍的周邊區。閘極結構可位於基底的單元區上且可在第一水平方向上延伸。閘極結構可包含依序堆疊的第一導電層、第二導電層以及第三導電層以及位於第三導電層上的封蓋層，且第一導電層可包含多晶矽。位元線觸點可與閘極結構的第二導電層接觸，且可延伸穿過第一導電層且進入基底。第一觸點可延伸穿過封蓋層且進入第三導電層，其中第一觸點與第二導電層接觸且與第一導電層分隔開。第一觸點可包含位於第三導電層中的第一部分及位於封蓋層中的第二部分。第一觸點的第一部分在第一水平方向上的寬度可大於第一觸點的第二部分在第一水平方向上的寬度。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，其可包含基底，所述基底包含單元區及界定於單元區周圍的周邊區。閘極結構可位於基底的周邊區上，所述閘極結構包含閘極絕緣層、包含多晶矽的第一導電層、位於第一導電層上的第二導電層、位於第二導電層上的第三導電層、位於第三導電層上的封蓋層以及與閘極絕緣層、第一導電層至第三導電層及封蓋層中的各者的側壁接觸的間隔物。觸點可延伸穿過封蓋層且進入第三導電層。觸點可與第二導電層接觸，與第一導電層分隔開，且可包含位於第三導電層中的第一部分及位於封蓋層中的第二部分。觸點的第一部分在水平方向上的寬度可大於觸點的第二部分在水平方向上的寬度。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，其可包含基底，所述基底包含單元區及界定於單元區周圍的周邊區。單元閘極電極可位於基底的單元區內部，單元閘極電極可包含氮化鈦（TiN）。單元閘極封蓋導電層可位於單元閘極電極上且可包含多晶矽。單元閘極封蓋層可覆蓋單元閘極電極上的單元閘極封蓋導電層的側壁及上部表面，且可與單元閘極電極的上部表面接觸。觸點可延伸穿過單元閘極封蓋層且進入單元閘極電極。觸點可在水平方向上與單元閘極封蓋導電層間隔開，且觸點可包含位於單元閘極電極中的第一部分及位於單元閘極封蓋層中的第二部分。觸點的第一部分在水平方向上的寬度可大於觸點的第二部分在水平方向上的寬度。
然而，本揭露的態樣不限於本文中所闡述的態樣。藉由參考下文給出的本揭露的詳細描述，本揭露的上述及其他態樣對於與本揭露相關的所屬領域中具通常知識者將變得更顯而易見。
在下文中，將參考圖1至圖11描述根據本揭露的一些例示性實施例的半導體記憶體裝置。
圖1為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的單元區的示意性佈局圖。圖2為包含圖1的單元區的半導體記憶體裝置的示意性佈局圖。圖3為用於描述圖1的字元線及主動區的佈局圖。圖4為沿著圖1的線A-A截取的橫截面視圖。圖5為沿著圖1的線B-B截取的橫截面視圖。圖6為沿著圖2的線C-C截取的橫截面視圖。圖7為圖6的區R1的放大視圖。圖8為沿著圖2的線D-D截取的橫截面視圖。圖9為圖8的區R2的放大視圖。圖10為沿著圖2的線E-E截取的橫截面視圖。圖11為圖10的區R3的放大視圖。
為了參考，圖6可為在單元區分隔層22中沿著圖1的位元線BL截取的橫截面視圖。圖7可為在單元區分隔層22中沿著圖1的字元線WL截取的橫截面視圖。圖8可為周邊區的電晶體形成區的例示性橫截面視圖。
參考圖1至圖3，根據一些例示性實施例的半導體記憶體裝置可包含單元區20、單元區分隔層22以及周邊區24。
單元區分隔層22可沿著單元區20的周邊形成。單元區分隔層22可將單元區20與周邊區24分隔開。周邊區24可界定於單元區20周圍。
單元區20可包含多個單元主動區ACT。單元主動區ACT可由形成於基底（圖4中的100）中的單元元件分隔層（圖4中的105）界定。隨著半導體記憶體裝置的設計規則減少，單元主動區ACT之間的間距或距離可減小。在一些實施例中，單元主動區ACT可呈如所示出的對角線或斜線的桿形狀。舉例而言，單元主動區ACT可在第三水平方向D3上延伸。
多個閘極電極可跨單元主動區ACT在第一水平方向D1上。多個閘極電極可彼此平行地延伸。多個閘極電極可為例如多個字元線WL。字元線WL可以相等間隔間隔開或配置。可根據設計規則判定字元線WL的寬度或字元線WL之間的間隔。
如圖3中所見，單元主動區ACT中的各者可藉由在第一水平方向D1上延伸的兩個字元線WL劃分成三個部分。單元主動區ACT可包含儲存連接區103b及位元線連接區103a。位元線連接區103a可定位於單元主動區ACT的中心部分處，且儲存連接區103b可定位於單元主動區ACT的末端部分處。
在與字元線WL正交的第二水平方向D2上延伸的多個位元線BL可位於字元線WL上。多個位元線BL可在第二水平方向D2上彼此平行地延伸。位元線BL可以相等間隔間隔開或配置。可根據設計規則判定位元線BL的寬度或位元線BL之間的間隔。
根據本揭露的一些例示性實施例的半導體記憶體裝置可包含形成於單元主動區ACT上的各種觸點配置。各種觸點配置可包含例如直接觸點DC、內埋觸點BC以及著陸墊LP。
此處，直接觸點DC可指將單元主動區ACT電連接至位元線BL的觸點。內埋觸點BC可指將單元主動區ACT連接至電容器的下部電極（圖4中的191）的觸點。歸因於配置結構，內埋觸點BC與單元主動區ACT之間的接觸面積可能較小。因此，可引入導電著陸墊LP以增加與單元主動區ACT的接觸面積且增加與電容器的下部電極（圖4中的191）的接觸面積。
著陸墊LP亦可位於單元主動區ACT與內埋觸點BC之間，且亦可位於內埋觸點BC與電容器的下部電極（圖4中的191）之間。在根據一些例示性實施例的半導體記憶體裝置中，著陸墊LP可位於內埋觸點BC與電容器的下部電極之間。藉由經由引入著陸墊LP來增加接觸面積，可減小單元主動區ACT與電容器的下部電極之間的接觸電阻。
直接觸點DC可連接至位元線連接區103a。內埋觸點BC可連接至儲存連接區103b。由於內埋觸點BC設置於單元主動區ACT的兩個末端部分處，因此著陸墊LP可鄰近於單元主動區ACT的兩個末端，且可部分地與內埋觸點BC重疊。換言之，內埋觸點BC可經形成以與兩個鄰近字元線WL之間及兩個鄰近位元線BL之間的單元主動區ACT及單元元件分隔層（圖4中的105）重疊。
字元線WL可形成於埋入基底100中的結構中。字元線WL可延伸跨越直接觸點DC或內埋觸點BC之間的單元主動區ACT。如所示出，兩個字元線WL可延伸跨越一個單元主動區ACT。隨著單元主動區ACT沿著第三水平方向D3延伸，字元線WL可與單元主動區ACT具有小於90度的角度。
可對稱地配置或設置直接觸點DC及內埋觸點BC。因此，直接觸點DC及內埋觸點BC可在第一水平方向D1及第二水平方向D2上設置於一條直線上。同時，不同於直接觸點DC及內埋觸點BC，著陸墊LP可在位元線BL延伸的第二水平方向D2上以Z形形狀設置。另外，著陸墊LP可在字元線WL延伸的第一水平方向D1上與各位元線BL的相同側部分重疊。舉例而言，第一線的著陸墊LP中的各者可與對應位元線BL的左側重疊，且第二線的著陸墊LP中的各者可與對應位元線BL的右側重疊。
參考圖1至圖11，根據本揭露的一些例示性實施例的半導體記憶體裝置可包含多個單元閘極結構110、多個位元線閘極結構140ST、多個儲存觸點120、資訊儲存部分190以及周邊閘極結構240ST。
基底100可包含單元區20、單元區分隔層22以及周邊區24。在一些實施例中，基底100可為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。在一些實施例中，基底100可包含矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵及/或銻化鎵，但本揭露不限於此。
多個單元閘極結構110、多個位元線閘極結構140ST、多個儲存觸點120以及資訊儲存部分190可設置於單元區20中。周邊閘極結構240ST可設置於周邊區24中。
單元元件分隔層105可形成於單元區20的基底100中。單元元件分隔層105可具有具有極佳元件分隔特性的淺溝槽隔離（shallow trench isolation；STI）結構。單元元件分隔層105可界定單元區20中的單元主動區ACT。由單元元件分隔層105界定的單元主動區ACT可具有包含如圖1中所示出的短軸及長軸的長島形狀。單元主動區ACT可具有傾斜形狀以相對於形成於單元元件分隔層105中的字元線WL具有小於90度的角度。另外，單元主動區ACT可具有傾斜形狀以相對於形成於單元元件分隔層105上的位元線BL具有小於90度的角度。
具有STI結構的單元邊界分隔膜（未繪示）亦可形成於單元區分隔層22中。單元區20可由單元區分隔層22界定。單元元件分隔層105及單元區分隔層22可各自包含例如氧化矽膜、氮化矽膜以及氮氧化矽膜中的至少一者，但本揭露不限於此。儘管在圖式中示出單元元件分隔層105及單元區分隔層22中的各者形成為單一絕緣膜，但此僅為了便於解釋，且本揭露不限於此。取決於單元元件分隔層105及單元區分隔層22的寬度，單元元件分隔層105及單元區分隔層22中的各者亦可形成為單一絕緣膜或多個絕緣膜。
儘管在圖6及圖8中示出單元元件分隔層105的上部表面、基底100的上部表面以及單元區分隔層22的上部表面各自形成於同一平面上，但此僅為了便於解釋，本揭露不限於此。
單元閘極結構110可形成於基底100及單元元件分隔層105中。單元閘極結構110可橫跨單元元件分隔層105及由單元元件分隔層105界定的單元主動區ACT形成。單元閘極結構110可包含形成於基底100及單元元件分隔層105中的單元閘極溝槽115、單元閘極絕緣層111、單元閘極電極112、單元閘極封蓋層113以及單元閘極封蓋導電層114。此處，單元閘極電極112可對應於字元線WL。在一些實施例中，且與圖1至圖11中所示出的實施例相反，單元閘極結構110可不包含單元閘極封蓋導電層114。
單元閘極絕緣層111可沿著單元閘極溝槽115的側壁及底部表面延伸。單元閘極絕緣層111可沿著單元閘極溝槽115的至少一部分的輪廓延伸。單元閘極絕緣層111可包含例如氧化矽、氮化矽、氮氧化矽或介電常數高於氧化矽的介電常數的高k材料中的至少一者。高k材料可包含例如以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及/或其組合。
單元閘極電極112可形成於單元閘極絕緣層111上。單元閘極電極112可填充單元閘極溝槽115的一部分。單元閘極封蓋導電層114可沿著單元閘極電極112的上部表面延伸。儘管在圖8中示出單元閘極封蓋導電層114不覆蓋單元閘極電極112的上部表面的一部分，但本揭露不限於此。
單元閘極電極112可包含以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物以及導電金屬氧化物。單元閘極電極112可包含例如以下中的至少一者：TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及/或其組合，但本揭露不限於此。單元閘極封蓋導電層114可包含例如多晶矽或多晶矽鍺，但本揭露不限於此。
單元閘極封蓋層113可位於單元閘極電極112及單元閘極封蓋導電層114上。在一些實施例中，單元閘極封蓋層113可填充在單元閘極電極112及單元閘極封蓋導電層114形成之後保留的單元閘極溝槽115的一部分。儘管示出單元閘極絕緣層111沿著單元閘極封蓋層113的側壁延伸，但本揭露不限於此。單元閘極封蓋層113可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）及/或其組合中的至少一者。
儘管未示出，但雜質摻雜區可形成於單元閘極結構110的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。
位元線閘極結構140ST可包含單元導電線140及單元線封蓋層144。單元導電線140可形成於其中形成有單元閘極結構110的基底100及單元元件分隔層105上。單元導電線140可與單元元件分隔層105及由單元元件分隔層105界定的單元主動區ACT相交。單元導電線140可形成為與單元閘極結構110相交。此處，單元導電線140可對應於位元線BL。
單元導電線140可為多個膜。單元導電線140可包含例如第一單元導電層141、第二單元導電層142以及第三單元導電層143。第一單元導電層141、第二單元導電層142以及第三單元導電層143可依序堆疊於基底100及單元元件分隔層105上。單元導電線140示出為三層，但本揭露不限於此。
第一單元導電層141、第二單元導電層142以及第三單元導電層143可包含不同材料。第一單元導電層141可包含例如摻雜半導體材料。舉例而言，第一單元導電層141可包含多晶矽。在一些其他例示性實施例中，第一單元導電層141可包含例如以下中的至少一者：氧化矽、氮化矽、氮氧化矽或介電常數高於氧化矽的介電常數的高k材料。
第二單元導電層142可包含例如導電矽化物化合物及導電金屬氮化物中的至少一者。舉例而言，第二單元導電層142可包含氮化鈦矽（TiSiN）。第三單元導電層143可包含例如金屬及金屬合金中的至少一者。舉例而言，第三單元導電層143可包含鎢（W）。
位元線觸點146可形成於單元導電線140與基底100之間。亦即，單元導電線140可形成於位元線觸點146上。舉例而言，位元線觸點146可與第二單元導電層142接觸。位元線觸點146可延伸穿過第一單元導電層141且延伸至基底100中。舉例而言，位元線觸點146可形成於單元導電線140與具有長及/或島形狀的單元主動區ACT的中心部分相交的點處。位元線觸點146可形成於位元線連接區103a與單元導電線140之間。
位元線觸點146可將單元導電線140及基底100彼此電連接。此處，位元線觸點146可對應於直接觸點DC。位元線觸點146可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物及/或金屬中的至少一者。
在圖4中，在與位元線觸點146的上部表面重疊的區中，單元導電線140可包含第二單元導電層142及第三單元導電層143。在不與位元線觸點146的上部表面重疊的區中，單元導電線140可包含第一單元導電層141、第二單元導電層142以及第三單元導電層143。
單元線封蓋層144可位於單元導電線140上。單元線封蓋層144可沿著單元導電線140的上部表面在第二水平方向D2上延伸。單元線封蓋層144可包含例如氮化矽、氮氧化矽、碳氮化矽及/或碳氮氧化矽中的至少一者。儘管在圖式中示出單元線封蓋層144為單一膜，但本揭露不限於此。
單元絕緣層130可形成於基底100及單元元件分隔層105上。單元絕緣層130可位於基底100上，且單元元件分隔層105位於其上未形成位元線觸點146的區上。在一些實施例中，單元絕緣層130可位於第一水平方向D1上的鄰近位元線觸點146之間。單元絕緣層130可位於基底100與單元導電線140之間及單元元件分隔層105與單元導電線140之間。
單元絕緣層130可為單層，但如所示出，單元絕緣層130亦可為包含第一單元絕緣層131及第二單元絕緣層132的多個層。舉例而言，第一單元絕緣層131可包含氧化矽膜，且第二單元絕緣層132可包含氮化矽層，但本揭露不限於此。
單元緩衝層101可位於單元絕緣層130與單元區分隔層22之間。單元緩衝層101可包含例如氧化矽膜，但本揭露不限於此。
單元線間隔物150可位於單元導電線140及單元線封蓋層144的側壁上。單元線間隔物150可與第一單元導電層141、第二單元導電層142以及第三單元導電層143以及單元線封蓋層144中的各者的側壁接觸。在單元導電線140的形成位元線觸點146的部分中，單元線間隔物150可形成於基底100及單元元件分隔層105上。單元線間隔物150可位於單元導電線140、單元線封蓋層144以及位元線觸點146的側壁上。
在單元導電線140的未形成位元線觸點146的部分中，單元線間隔物150可位於單元絕緣層130上。單元線間隔物150可位於單元導電線140及單元線封蓋層144的側壁上。
單元線間隔物150可為單層，但如所示出，單元線間隔物150可為包含第一單元線間隔物151、第二單元線間隔物152、第三單元線間隔物153以及第四單元線間隔物154的多層。舉例而言，第一單元線間隔物151、第二單元線間隔物152、第三單元線間隔物153以及第四單元線間隔物154可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜（SiON）、碳氮氧化矽膜（SiOCN）、空氣及/或其組合中的一者，但本揭露不限於此。
舉例而言，第二單元線間隔物152可不設置於單元絕緣層130上，而是可設置於位元線觸點146的側壁上。在圖8中，在單元閘極結構110的上部表面上，第四單元線間隔物154可沿著在第一水平方向D1上鄰近的單元導電線140的側壁及單元閘極封蓋層113的上部表面延伸。
在圖6中，位元線閘極結構140ST可在第二水平方向D2上在長度上延伸，且具有在第二水平方向D2上延伸的其相對較長側壁（或長側壁）。位元線閘極結構140ST可包含界定於單元區分隔層22上的相對較短側壁（或短側壁）。第一單元邊界間隔物246_1可位於位元線閘極結構140ST的短側壁上。亦即，單元線間隔物150可位於位元線閘極結構140ST的側壁中在第二水平方向D2上在長度上延伸的長側壁上。第一單元邊界間隔物246_1可與第一單元導電層141、第二單元導電層142以及第三單元導電層143以及單元線封蓋層144中的各者的側壁接觸。
在圖8中，虛擬位元線閘極結構140ST_1可位於單元區分隔層22上。虛擬位元線閘極結構140ST_1可具有與位元線閘極結構140ST相同的結構。亦即，虛擬位元線閘極結構140ST_1可包含單元導電線140及單元線封蓋層144。
第一單元線間隔物151及第三單元線間隔物153可形成於面向位元線閘極結構140ST的虛擬位元線閘極結構140ST_1的第一側壁上。第二單元邊界間隔物246_2可位於虛擬位元線閘極結構140ST_1的在第一水平方向D1上與第一側壁相對的第二側壁上。第二單元邊界間隔物246_2可與第一單元導電層141、第二單元導電層142以及第三單元導電層143以及單元線封蓋層144中的各者的側壁接觸。
第二單元邊界間隔物246_2及第一單元邊界間隔物246_1可形成於與稍後描述的周邊間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2相同的層級處。在本文中，術語「相同層級」可指藉由相同製造製程形成。
柵欄圖案170可位於基底100及單元元件分隔層105上。柵欄圖案170可形成為與形成於基底100及單元元件分隔層105中的單元閘極結構110重疊。柵欄圖案170可位於在第二水平方向D2上延伸的位元線閘極結構140ST之間。柵欄圖案170可包含例如氧化矽、氮化矽、氮氧化矽及/或其組合中的至少一者。
儲存觸點120可位於在第一水平方向D1上彼此鄰近的單元導電線140之間。儲存觸點120可位於在第二水平方向D2上彼此鄰近的柵欄圖案170之間。儲存觸點120可在彼此鄰近的單元導電線140之間與基底100及單元元件分隔層105重疊。
儲存觸點120可連接至單元主動區ACT的儲存連接區103b。此處，儲存觸點120可對應於內埋觸點BC。儲存觸點120可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物及/或金屬中的至少一者。
儲存墊160可形成於儲存觸點120上。儲存墊160可電連接至儲存觸點120。此處，儲存墊160可對應於著陸墊LP。儲存墊160可與位元線閘極結構140ST的上部表面的一部分重疊。儲存墊160可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金中的至少一者。
儲存墊間隔物160SP可位於儲存觸點120上。儲存墊間隔物160SP可位於儲存墊160與位元線閘極結構140ST之間及儲存墊160與柵欄圖案170之間。在一些實施例中，且與諸圖中所示出的實施例相比，可省略儲存墊間隔物160SP。儲存墊間隔物160SP可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜及/或碳氮化矽膜（SiCN）中的至少一者。
墊分隔絕緣層180可形成於儲存墊160及位元線閘極結構140ST上。舉例而言，墊分隔絕緣層180可位於單元線封蓋層144上。墊分隔絕緣層180可界定儲存墊160的形成多個隔離區的區。另外，墊分隔絕緣層180可不覆蓋儲存墊160的上部表面。
墊分隔絕緣層180可包含絕緣材料以使多個儲存墊160彼此電分離。舉例而言，墊分隔絕緣層180可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜及/或碳氮化矽膜中的至少一者。
第一蝕刻終止層292可位於墊分隔絕緣層180及儲存墊160上。第一蝕刻終止層292不僅可延伸至單元區20，而且可延伸至周邊區24。第一蝕刻終止層292可包含氮化矽膜、碳氮化矽膜、氮化矽硼膜（SiBN）、氮氧化矽膜及/或碳氧化矽膜中的至少一者。
資訊儲存部分190可位於儲存墊160上。資訊儲存部分190可電連接至儲存墊160。資訊儲存部分190的一部分可位於第一蝕刻終止層292中。資訊儲存部分190可包含例如電容器，但本揭露不限於此。資訊儲存部分190可包含第一下部電極191、第一電容器介電層192以及第一上部電極193。
第一下部電極191可位於儲存墊160上。儘管說明第一下部電極191具有柱形狀，但本揭露不限於此。在一些其他例示性實施例中，第一下部電極191可具有圓柱形形狀。第一電容器介電層192可形成於第一下部電極191上。第一電容器介電層192可沿著第一下部電極191的輪廓形成。第一上部電極193可形成於第一電容器介電層192上。第一上部電極193可包圍第一下部電極191的外部側壁。
第一電容器介電層192可位於與第一上部電極193豎直地重疊的部分處。然而，本揭露不限於此。在一些其他例示性實施例中，第一電容器介電層192可包含與第一上部電極193豎直地重疊的第一部分及不與第一上部電極193豎直地重疊的第二部分。亦即，第一電容器介電層192的第二部分可為未由第一上部電極193覆蓋的部分。
第一下部電極191及第一上部電極193中的各者可包含例如摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮、氮化鎢或類似者）、金屬（例如，釕、銥、鈦、鉭或類似者）、導電金屬氧化物（例如，氧化銥、氧化鈮或類似者）或類似者。然而，本揭露不限於此。
第一電容器介電層192可包含例如氧化矽、氮化矽、氮氧化矽、高k材料及/或其組合中的一者，但本揭露不限於此。在一些例示性實施例中，第一電容器介電層192可包含堆疊膜結構，其中氧化鋯、氧化鋁以及氧化鋯依序堆疊。在一些其他例示性實施例中，第一電容器介電層192可包含含有鉿（Hf）的介電膜。在一些其他例示性實施例中，第一電容器介電層192可具有鐵電材料膜及順電材料膜的堆疊膜結構。
周邊元件分隔層26可形成於周邊區24的基底100中。周邊元件分隔層26可在周邊區24中界定周邊主動區。儘管示出周邊元件分隔層26的上部表面位於與基底100的上部表面上相同的平面上或處，但本揭露不限於此。周邊元件分隔層26可包含例如氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者，但本揭露不限於此。
周邊閘極結構240ST可位於周邊區24中的基底100上。周邊閘極結構240ST可位於由周邊元件分隔層26界定的周邊主動區上。周邊閘極結構240ST可包含依序堆疊於基底100上的周邊閘極絕緣層230、周邊閘極導電層240以及周邊封蓋層244。周邊閘極結構240ST可包含位於周邊閘極導電層240的側壁及周邊封蓋層244的側壁上的周邊間隔物245。周邊間隔物245可與周邊閘極絕緣層230、周邊閘極導電層240以及周邊封蓋層244中的各者的側壁接觸。亦即，周邊間隔物245可與第一周邊導電層241、第二周邊導電層242以及第三周邊導電層243中的各者的側壁接觸。
儘管示出兩個周邊閘極結構240ST位於彼此鄰近的周邊元件分隔層26之間，但此可為了便於解釋且本揭露不限於此。
如圖6中所見，第一區塊閘極結構240ST_1可位於單元區20與周邊區24之間。儘管示出第一區塊閘極結構240ST_1的一部分與單元區分隔層22重疊，但本揭露不限於此。第一區塊閘極結構240ST_1可為在第二水平方向D2上最接近於在第二水平方向D2上延伸的位元線閘極結構140ST的導電結構。
第一區塊閘極結構240ST_1可包含依序堆疊於基底100上的第一區塊閘極絕緣層230_1、第一區塊導電線240_1以及第一區塊封蓋層244_1。第一區塊閘極結構240ST_1可包含位於第一區塊導電線240_1的側壁及第一區塊封蓋層244_1的側壁上的第一區塊間隔物245_1。第一區塊間隔物245_1可與第一區塊閘極絕緣層230_1、第一區塊導電線240_1以及第一區塊封蓋層244_1中的各者的側壁接觸。
第一區塊導電線240_1可包含第一第一區塊導電層241_1、第二第一區塊導電層242_1以及第三第一區塊導電層243_1，其在本文中可稱為第一_第一至第一_第三區塊導電層241_1、區塊導電層242_1以及區塊導電層243_1。第一_第一至第一_第三區塊導電層241_1、區塊導電層242_1以及區塊導電層243_1可依序堆疊於第一區塊閘極絕緣層230_1上。第一區塊閘極絕緣層230_1與第一區塊封蓋層244_1之間的第一區塊導電線240_1的堆疊膜結構可與周邊閘極導電層240的堆疊膜結構相同。
如圖8中所見，第二區塊閘極結構240ST_2可位於單元區20與周邊區24之間。儘管示出第二區塊閘極結構240ST_2的一部分與單元區分隔層22重疊，但本揭露不限於此。第二區塊閘極結構240ST_2可為在第一水平方向D1上最接近於虛擬位元線閘極結構140ST_1的導電結構。
第二區塊閘極結構240ST_2可包含依序堆疊於基底100上的第二區塊閘極絕緣層230_2、第二區塊導電線240_2以及第二區塊封蓋層244_2。第二區塊閘極結構240ST_2可包含位於第二區塊導電線240_2的側壁及第二區塊封蓋層244_2的側壁上的第二區塊間隔物245_2。第二區塊間隔物245_2可與第二區塊閘極絕緣層230_2、第二區塊導電線240_2以及第二區塊封蓋層244_2中的各者的側壁接觸。
第二區塊導電線240_2可包含第一第二導電區塊層241_2、第二第二導電區塊層242_2以及第三第二導電區塊層243_2，其在本文中可稱為第二_第一至第二_第三區塊導電層241_2、區塊導電層242_2以及區塊導電層243_2。第二_第一至第二_第三區塊導電層241_2、區塊導電層242_2以及區塊導電層243_2可依序堆疊於第二區塊閘極絕緣層230_2上。第二區塊閘極絕緣層230_2與第二區塊封蓋層244_2之間的第二區塊導電線240_2的堆疊膜結構可與周邊閘極導電層240的堆疊膜結構相同。
周邊閘極結構240ST、第一區塊閘極結構240ST_1以及第二區塊閘極結構240ST_2可形成於相同層級處。周邊閘極導電層240、第一區塊導電線240_1以及第二區塊導電線240_2可具有與單元導電線140相同的堆疊結構。舉例而言，周邊閘極導電層240的厚度可與單元導電線140的厚度相同。
第一周邊導電層241、第一_第一區塊導電層241_1以及第二_第一區塊導電層241_2中的各者可包含與第一單元導電層141相同的材料。第二周邊導電層242、第一_第二區塊導電層242_1以及第二_第二區塊導電層242_2中的各者可包含與第二單元導電層142相同的材料。第三周邊導電層243、第一_第三區塊導電層243_1以及第二_第三區塊導電層243_2中的各者可包含與第三單元導電層143相同的材料。
舉例而言，第一周邊導電層241、第二周邊導電層242以及第三周邊導電層243可包含不同材料。第一周邊導電層241、第一_第一區塊導電層241_1以及第二_第一區塊導電層241_2中的各者可包含例如摻雜半導體材料。舉例而言，第一周邊導電層241、第一_第一區塊導電層241_1以及第二_第一區塊導電層241_2中的各者可包含多晶矽。在一些其他例示性實施例中，第一周邊導電層241、第一_第一區塊導電層241_1以及第二_第一區塊導電層241_2中的各者可包含例如氧化矽、氮化矽、氮氧化矽及/或介電常數高於氧化矽的介電常數的高k材料中的至少一者。
第二周邊導電層242、第一_第二區塊導電層242_1以及第二_第二區塊導電層242_2中的各者可包含例如導電矽化物化合物及/或導電金屬氮化物中的至少一者。舉例而言，第二周邊導電層242、第一_第二區塊導電層242_1以及第二_第二區塊導電層242_2中的各者可包含氮化鈦矽（TiSiN）。第三周邊導電層243、第一_第三區塊導電層243_1以及第二_第三區塊導電層243_2中的各者可包含例如金屬及/或金屬合金中的至少一者。舉例而言，第三周邊導電層243、第一_第三區塊導電層243_1以及第二_第三區塊導電層243_2中的各者可包含鎢（W）。
周邊閘極絕緣層230、第一區塊閘極絕緣層230_1以及第二區塊閘極絕緣層230_2中的各者可包含相同材料。周邊閘極絕緣層230、第一區塊閘極絕緣層230_1以及第二區塊閘極絕緣層230_2中的各者可包含例如氧化矽、氮化矽、氮氧化矽或具有比氧化矽的介電常數更高的介電常數的高k材料。
周邊間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2可包含相同材料。周邊間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2中的各者可包含例如氮化矽、氮氧化矽、氧化矽、碳氮化矽、碳氮氧化矽及/或其組合中的至少一者。儘管示出周邊間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2中的各者為單一膜，但此可為了便於解釋且本揭露不限於此。周邊間隔物245、第一區塊間隔物245_1以及第二區塊間隔物245_2中的各者可為多個膜。
周邊封蓋層244、第一區塊封蓋層244_1以及第二區塊封蓋層244_2中的各者可包含相同材料。周邊封蓋層244、第一區塊封蓋層244_1以及第二區塊封蓋層244_2中的各者可包含例如氮化矽、氮氧化矽以及氧化矽中的至少一者。
第二蝕刻終止層250可位於基底100上。可分別沿著周邊閘極結構240ST的輪廓、第一區塊閘極結構240ST_1的輪廓以及第二區塊閘極結構240ST_2的輪廓形成第二蝕刻終止層250。第二蝕刻終止層250可沿著第一單元邊界間隔物246_1及第二單元邊界間隔物246_2中的各者的側壁延伸。第二蝕刻終止層250可包含例如氮化矽、氮氧化矽、碳氮化矽及/或碳氮氧化矽中的至少一者。
第一周邊層間絕緣層290可位於第二蝕刻終止層250上。第一周邊層間絕緣層290可圍繞周邊閘極結構240ST。
單元層間絕緣層295可位於第二蝕刻終止層250上。舉例而言，單元層間絕緣層295可位於單元區分隔層22上。單元層間絕緣層295可位於第一區塊閘極結構240ST_1與位元線閘極結構140ST之間及第二區塊閘極結構240ST_2與虛擬位元線閘極結構140ST_1之間。單元層間絕緣層295可位於在第二水平方向D2上面對的單元導電線140與第一區塊導電線240_1之間，及在第一水平方向D1面對的虛擬位元線閘極結構140ST_1的第二區塊導電線240_2與單元導電線之間。單元層間絕緣層295可圍繞位元線閘極結構140ST及虛擬位元線閘極結構140ST_1。
第一周邊層間絕緣層290及單元層間絕緣層295可形成於相同層級處。舉例而言，第一周邊層間絕緣層290的上部表面、單元層間絕緣層295的上部表面以及第二蝕刻終止層250的最上部表面中的各者可形成於相同平面上。然而，本揭露不限於此。第一周邊層間絕緣層290及單元層間絕緣層295可包含相同材料。第一周邊層間絕緣層290及單元層間絕緣層295可包含例如氧化物類絕緣材料。
在一些實施例中，且如圖10中所見，周邊閘極結構240ST可包含第一周邊閘極結構及第二周邊閘極結構。第一周邊閘極結構及第二周邊閘極結構可位於鄰近周邊元件分隔層26之間。第一周邊閘極結構可與第二周邊閘極結構間隔開。另外，周邊閘極結構240ST可包含與第一周邊閘極結構間隔開的第三周邊閘極結構，其中周邊元件分隔層26插入於其間。第一周邊閘極結構至第三周邊閘極結構中的各者可包含周邊閘極絕緣層230、周邊閘極導電層240、周邊封蓋層244以及周邊間隔物245。
插入層間絕緣層291可位於位元線閘極結構140ST、周邊閘極結構240ST、第一區塊閘極結構240ST_1、第二區塊閘極結構240ST_2、第二蝕刻終止層250、第一周邊層間絕緣層290以及單元層間絕緣層295上。插入層間絕緣層291可覆蓋位元線閘極結構140ST、周邊閘極結構240ST、第一區塊閘極結構240ST_1、第二區塊閘極結構240ST_2、第二蝕刻終止層250、第一周邊層間絕緣層290以及單元層間絕緣層295。
插入層間絕緣層291可包含與第一周邊層間絕緣層290及單元層間絕緣層295的材料不同的材料。插入層間絕緣層291可包含例如氮化物類絕緣材料。舉例而言，插入層間絕緣層291可包含氮化矽。
在圖6及圖7中，第一觸點CB1可位於位元線閘極結構140ST上。第一觸點CB1可在豎直方向D4上延伸穿過插入層間絕緣層291及第二蝕刻終止層250，且可連接至位元線閘極結構140ST。此處，豎直方向D4可界定為垂直於第一水平方向D1、第二水平方向D2以及第三水平方向D3中的各者的方向。第一觸點CB1的上部表面可形成於與插入層間絕緣層291的上部表面相同的平面上，但本揭露不限於此。
第一觸點CB1可在豎直方向D4上延伸穿過單元線封蓋層144且延伸至第三單元導電層143中。第一觸點CB1可與第二單元導電層142接觸。舉例而言，第一觸點CB1可與第二單元導電層142的最上部表面接觸。第一觸點CB1可不延伸至第一單元導電層141中。亦即，第一觸點CB1可不與第一單元導電層141接觸，或第一觸點CB1可與第一單元導電層141分隔開或間隔開。
第一觸點CB1可包含配置於第三單元導電層143中或內部的第一部分CB1_1及配置於單元線封蓋層144中或內部的第二部分CB1_2。第一觸點CB1的第一部分CB1_1可與第二單元導電層142的最上部表面接觸。第一觸點CB1的第二部分CB1_2可連接至第一觸點CB1的第一部分CB1_1。
第一觸點CB1的第一部分CB1_1的側壁可在第二水平方向D2上凸面地突出。具體而言，第一觸點CB1的第一部分CB1_1的兩個側壁可自第一觸點CB1的第一部分CB1_1的中心部分在側方向上凸面地突出。
舉例而言，第一觸點CB1的第一部分CB1_1在第二水平方向D2上的寬度W1可大於第一觸點CB1的第二部分CB1_2在第二水平方向D2上的寬度W2。此處，第一觸點CB1的第二部分CB1_2在第二水平方向D2上的寬度W2可界定為在第一觸點CB1的第一部分CB1_1與第一觸點CB1的第二部分CB1_2之間的邊界線處的寬度。在一些實施例中，第一觸點CB1的第一部分CB1_1在第二水平方向D2上的寬度W1可為第一觸點CB1的第一部分CB1_1在第二水平方向D2上的最大寬度。
第一觸點CB1可包含第一障壁層CB1a及第一填充層CB1b。第一障壁層CB1a可形成第一觸點CB1的側壁及底部表面。亦即，第一障壁層CB1a可與第二單元導電層142的最上部表面接觸。第一障壁層CB1a可包含例如鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、釕（Ru）、鈷（Co）、鎳（Ni）、鎳硼（NiB）、鎢（W）、氮化鎢（WN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）及/或銠（Rh）中的至少一者。然而，本揭露不限於此。
第一填充層CB1b可位於第一障壁層CB1a上。第一填充層CB1b可包含例如鋁（Al）、銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）及/或鉬（Mo）中的至少一者。然而，本揭露不限於此。
在圖8及圖9中，第二觸點CB2可位於單元閘極結構110上。第二觸點CB2可在豎直方向D4上延伸穿過插入層間絕緣層291、單元層間絕緣層295、第二蝕刻終止層250以及單元絕緣層130，且可連接至單元閘極結構110。第二觸點CB2的上部表面可形成於與插入層間絕緣層291的上部表面相同的平面上，但本揭露不限於此。
第二觸點CB2可在豎直方向D4上延伸穿過單元閘極封蓋層113，且可延伸至單元閘極電極112中。第二觸點CB2可包含配置於單元閘極電極112中或內部的第一部分CB2_1，及配置於單元閘極封蓋層113中或內部的第二部分CB2_2。第二觸點CB2的第二部分CB2_2可連接至第二觸點CB2的第一部分CB2_1。
第二觸點CB2的第一部分CB2_1的側壁可在第一水平方向D1上凸面地突出。具體而言，第二觸點CB2的第一部分CB2_1的兩個側壁可自第二觸點CB2的第一部分CB2_1的中心部分在側方向上凸面地突出。
舉例而言，第二觸點CB2的第一部分CB2_1在第一水平方向D1上的寬度W3可大於第二觸點CB2的第二部分CB2_2在第一水平方向D1上的寬度W4。此處，第二觸點CB2的第二部分CB2_2在第一水平方向D1上的寬度W4可界定為在第二觸點CB2的第一部分CB2_1與第二觸點CB2的第二部分CB2_2之間的邊界線處的寬度。在一些實施例中，第二觸點CB2的第一部分CB2_1在第一水平方向D1上的寬度W3可為第二觸點CB2的第一部分CB2_1在第一水平方向D1上的最大寬度。
第二觸點CB2可包含第二障壁層CB2a及第二填充層CB2b。第二障壁層CB2a可形成第二觸點CB2的側壁及底部表面。舉例而言，第二障壁層CB2a可包含與第一障壁層CB1a相同的材料。第二填充層CB2b可位於第二障壁層CB2a上。舉例而言，第二填充層CB2b可包含與第一填充層CB1b相同的材料。
在圖10及圖11中，第三觸點CB3可位於周邊閘極結構240ST上。第三觸點CB3可在豎直方向D4上延伸穿過插入層間絕緣層291及第二蝕刻終止層250，且可連接至周邊閘極結構240ST。第三觸點CB3的上部表面可形成於與插入層間絕緣層291的上部表面相同的平面上，但本揭露不限於此。
第三觸點CB3可在豎直方向D4上延伸穿過周邊封蓋層244，且可延伸至第三周邊導電層243中。第三觸點CB3可與第二周邊導電層242接觸。舉例而言，第三觸點CB3可與第二周邊導電層242的上部表面接觸。第三觸點CB3可不延伸至第一周邊導電層241中。亦即，第三觸點CB3可不與第一周邊導電層241接觸，或第三觸點CB3可與第一周邊導電層241分隔開或間隔開。
舉例而言，第三觸點CB3可包含配置於第三周邊導電層243中或內部的第一部分CB3_1，及配置於周邊封蓋層244中或內部的第二部分CB3_2。第三觸點CB3的第一部分CB3_1可與第二周邊導電層242的上部表面接觸。第三觸點CB3的第二部分CB3_2可連接至第三觸點CB3的第一部分CB3_1。
舉例而言，第三觸點CB3的第一部分CB3_1的側壁可在第一水平方向D1上凸面地突出。具體而言，第三觸點CB3的第一部分CB3_1的兩個側壁可自第三觸點CB3的第一部分CB3_1的中心部分在側方向上凸面地突出。
舉例而言，第三觸點CB3的第一部分CB3_1在第一水平方向D1上的寬度W5可大於第三觸點CB3的第二部分CB3_2在第一水平方向D1上的寬度W6。此處，第三觸點CB3的第二部分CB3_2在第一水平方向D1上的寬度W6可界定為在第三觸點CB3的第一部分CB3_1與第三觸點CB3的第二部分CB3_2之間的邊界線處的寬度。在一些實施例中，第三觸點CB3的第一部分CB3_1在第一水平方向D1上的寬度W5可為第三觸點CB3的第一部分CB3_1在第一水平方向D1上的最大寬度。
第三觸點CB3可包含第三障壁層CB3a及第三填充層CB3b。第三障壁層CB3a可形成第三觸點CB3的側壁及底部表面。舉例而言，第三障壁層CB3a可包含與第一障壁層CB1a相同的材料。第三填充層CB3b可位於第三障壁層CB3a上。舉例而言，第三填充層CB3b可包含與第一填充層CB1b相同的材料。
周邊線路260、位元線接觸插塞261、單元閘極接觸插塞262以及周邊接觸插塞265中的各者可位於插入層間絕緣層291上。周邊線路260、位元線接觸插塞261、單元閘極接觸插塞262以及周邊接觸插塞265中的各者可位於相同層級處。位元線接觸插塞261可連接至第一觸點CB1。單元閘極接觸插塞262可連接至第二觸點CB2。周邊接觸插塞265可連接至第三觸點CB3。
舉例而言，位元線接觸插塞261可包含與第一觸點CB1相同的材料，單元閘極接觸插塞262可包含與第二觸點CB2相同的材料，且周邊接觸插塞265可包含與第三觸點CB3相同的材料。然而，本揭露不限於此。舉例而言，周邊線路260、位元線接觸插塞261、單元閘極接觸插塞262以及周邊接觸插塞265中的各者可包含與儲存墊160相同的材料。
舉例而言，周邊佈線分隔圖案280可將位元線接觸插塞261及周邊接觸插塞265彼此分隔開。周邊佈線分隔圖案280可將單元閘極接觸插塞262及周邊接觸插塞265彼此分隔開。周邊佈線分隔圖案280可將周邊線路260及周邊接觸插塞265彼此分隔開。周邊佈線分隔圖案280可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜以及碳氮化矽膜中的至少一者。
第一蝕刻終止層292可位於周邊線路260、位元線接觸插塞261、單元閘極接觸插塞262、周邊接觸插塞265以及周邊佈線分隔圖案280上。第二周邊層間絕緣層293可位於第一蝕刻終止層292上。第二周邊層間絕緣層293可覆蓋第一上部電極193的側壁。第二周邊層間絕緣層293可包含絕緣材料。
在根據本揭露的一些例示性實施例的半導體記憶體裝置中，可藉由增加連接至位元線閘極結構140ST的觸點CB1與位元線閘極結構140ST之間的接觸面積來改良半導體記憶體裝置的可靠性。此外，在根據本揭露的一些例示性實施例的半導體記憶體裝置中，可藉由增加連接至周邊閘極結構240ST的觸點CB3與周邊閘極結構240ST之間的接觸面積來改良半導體記憶體裝置的可靠性。
在下文中，將參考圖1至圖25描述根據本揭露的一些例示性實施例的製造半導體記憶體裝置的方法。
圖12至圖25為用於描述根據本揭露的一些例示性實施例的製造半導體記憶體裝置的方法的中間步驟視圖。
圖12及圖13為分別沿著圖1的線A-A及線B-B截取的橫截面視圖。圖14至圖16為分別沿著圖2的線C-C、線D-D以及線E-E截取的橫截面視圖。參考圖1、圖2以及圖12至圖16，可提供包含單元區20、周邊區24以及單元區分隔層22的基底100。
單元閘極結構110可形成於單元區20的基底100中。單元閘極結構110可在第一水平方向D1上在長度上延伸。單元閘極結構110可包含單元閘極溝槽115、單元閘極絕緣層111、單元閘極電極112、單元閘極封蓋層113以及單元閘極封蓋導電層114。
隨後，單元絕緣層130可形成於單元區20上。單元絕緣層130可暴露周邊區24的基底100。隨後，單元導電層結構140p_ST可形成於單元區20的基底100上。單元導電層結構140p_ST可形成於單元絕緣層130上。另外，預位元線觸點146p可形成於單元導電層結構140p_ST與基底100之間。預位元線觸點146p可將單元導電層結構140p_ST與基底100彼此連接。
單元導電層結構140p_ST可包含依序堆疊於單元絕緣層130上的預單元導電層140p及下部單元封蓋層144p。預單元導電層140p可包含依序堆疊於單元絕緣層130上的第一預單元導電層141p、第二預單元導電層142p以及第三預單元導電層143p。第一單元邊界間隔物246_1及第二單元邊界間隔物246_2可形成於單元導電層結構140p_ST的側壁上。
周邊閘極結構240ST可形成於周邊區24的基底100上。周邊閘極結構240ST可包含周邊閘極絕緣層230、周邊閘極導電層240、周邊封蓋層244以及周邊間隔物245。另外，第一區塊閘極結構240ST_1及第二區塊閘極結構240ST_2可形成於基底100上。
單元導電層結構140p_ST可與周邊閘極結構240ST同時形成。具體而言，單元導電層結構140p_ST可與周邊閘極絕緣層230、周邊閘極導電層240以及周邊封蓋層244同時形成。第一單元邊界間隔物246_1及第二單元邊界間隔物246_2可與周邊間隔物245同時形成。
隨後，第二蝕刻終止層250可形成於基底100上。第二蝕刻終止層250可形成於單元導電層結構140p_ST、周邊閘極結構240ST、第一區塊閘極結構240ST_1以及第二區塊閘極結構240ST_2上。第二蝕刻終止層250可沿著單元導電層結構140p_ST的輪廓、周邊閘極結構240ST的輪廓、第一區塊閘極結構240ST_1的輪廓以及第二區塊閘極結構240ST_2的輪廓中的各者延伸。
隨後，單元層間絕緣層295及第一周邊層間絕緣層290可形成於第二蝕刻終止層250上。舉例而言，單元層間絕緣層295的上部表面及第一周邊層間絕緣層290的上部表面中的各者可形成於與第二蝕刻終止層250的最上部表面相同的平面上或中。然而，本揭露不限於此。
圖17至圖19為分別沿著圖2的線C-C、線D-D以及線E-E截取的橫截面視圖。參考圖17至圖19，插入層間絕緣層291可形成於單元層間絕緣層295及第一周邊層間絕緣層290上。
隨後，可形成在豎直方向D4上延伸穿過插入層間絕緣層291、第二蝕刻終止層250以及下部單元封蓋層144p且延伸至第三預單元導電層143p中的第一溝槽T1。舉例而言，第一溝槽T1的底部表面可形成於第三預單元導電層143p內部。
另外，可形成在豎直方向D4上延伸穿過插入層間絕緣層291、單元層間絕緣層295、第二蝕刻終止層250、單元絕緣層130以及單元閘極封蓋層113且延伸至單元閘極電極112中的第二溝槽T2。舉例而言，第二溝槽T2的底部表面可形成於單元閘極電極112內部。
另外，可形成在豎直方向D4上延伸穿過插入層間絕緣層291、第二蝕刻終止層250以及周邊封蓋層244且延伸至第三周邊導電層243中的第三溝槽T3。舉例而言，第三溝槽T3的底部表面可形成於第三周邊導電層243內部。
圖20至圖22為分別沿著圖2的線C-C、線D-D以及線E-E截取的橫截面視圖。參考圖20至圖22，可在第一溝槽T1、第二溝槽T2以及第三溝槽T3中的各者內部執行額外蝕刻製程。舉例而言，額外蝕刻製程可為濕式蝕刻製程。
經由額外蝕刻製程，可蝕刻由第一溝槽T1暴露的第三預單元導電層143p的一部分以形成第一接觸溝槽CT1。第三預單元導電層143p中的第一接觸溝槽CT1在第二水平方向D2上的寬度可大於下部單元封蓋層144p中的第一接觸溝槽CT1在第二水平方向D2上的寬度。第二預單元導電層142p的最上部表面可由第一接觸溝槽CT1暴露。
另外，經由額外蝕刻製程，可蝕刻由第二溝槽T2暴露的單元閘極電極112的一部分以形成第二接觸溝槽CT2。單元閘極電極112中的第二接觸溝槽CT2在第一水平方向D1上的寬度可大於單元閘極封蓋層113中的第二接觸溝槽CT2在第一水平方向D1上的寬度。
此外，經由額外蝕刻製程，可蝕刻由第三溝槽T3暴露的第三周邊導電層243的一部分以形成第三接觸溝槽CT3。第三周邊導電層243中的第三接觸溝槽CT3在第一水平方向D1上的寬度可大於周邊封蓋層244中的第三接觸溝槽CT3在第一水平方向D1上的寬度。第二周邊導電層242的最上部表面可由第三接觸溝槽CT3暴露。
圖23至圖25為分別沿著圖2的線C-C、線D-D以及線E-E截取的橫截面視圖。參考圖23至圖25，第一觸點CB1可形成於第一接觸溝槽CT1中，第二觸點CB2可形成於第二接觸溝槽CT2中，且第三觸點CB3可形成於第三接觸溝槽CT3中。
參考圖1至圖11，插入層間絕緣層291可形成於第一周邊層間絕緣層290及單元層間絕緣層295上。插入層間絕緣層291可形成於單元區20以及周邊區24上。
隨後，可藉由圖案化單元導電層結構140p_ST、單元區上的插入層間絕緣層291以及第二蝕刻終止層250來形成在第二水平方向D2在長度上延伸的位元線閘極結構140ST。當形成位元線閘極結構140ST時，可形成位元線觸點146。
隨後，可形成單元線間隔物150。單元線間隔物150的第四單元線間隔物154亦可形成於周邊區24的位元線閘極結構140ST的上部表面及插入層間絕緣層291上。
隨後，柵欄圖案170可形成於在第一水平方向D1上鄰近的位元線閘極結構140ST之間。隨後，儲存觸點120可形成於鄰近單元導電線140之間及在第二水平方向D2上鄰近的柵欄圖案170之間。
隨後，可形成儲存墊160、周邊線路260、位元線接觸插塞261、單元閘極接觸插塞262以及周邊接觸插塞265。隨後，可形成第一蝕刻終止層292及資訊儲存部分190。經由如上文所描述的製造製程，可製造圖1至圖11中所示出的半導體記憶體裝置。
在下文中，將參考圖26至圖28描述根據本揭露的一些其他例示性實施例的半導體記憶體裝置。為簡潔起見，將主要描述與圖1至圖11中所示出的半導體記憶體裝置的差異。
圖26至圖28為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的放大視圖。圖26為圖6的區R1的放大視圖；圖27為圖8的區R2的放大視圖；且圖28為圖10的區R3的放大視圖。
參考圖26至圖28，在根據本揭露的一些例示性實施例的半導體記憶體裝置中，第一觸點CB21的第一部分CB21_1的上部表面的至少一部分可與單元線封蓋層144接觸。第二觸點CB22的第一部分CB22_1的上部表面的至少一部分可與單元閘極封蓋層113接觸。第三觸點CB23的第一部分CB23_1的上部表面的至少一部分可與周邊封蓋層244接觸。
舉例而言，第一觸點CB21的第一部分CB21_1在第二水平方向D2上的寬度W7可大於第一觸點CB21的第二部分CB21_2在第二水平方向D2上的寬度W2。第一觸點CB21可包含第一障壁層CB21a及在第一障壁層CB21a上的第一填充層CB21b。在一些實施例中，第一觸點CB21的第一部分CB21_1在第二水平方向D2上的寬度W7可為第一觸點CB21的第一部分CB21_1在第二水平方向D2上的最大寬度。
舉例而言，第二觸點CB22的第一部分CB22_1在第一水平方向D1上的寬度W8可大於第二觸點CB22的第二部分CB22_2在第一水平方向D1上的寬度W4。第二觸點CB22可包含第二障壁層CB22a及在第二障壁層CB22a上的第二填充層CB22b。在一些實施例中，第二觸點CB22的第一部分CB22_1在第一水平方向D1上的寬度W8可為第二觸點CB22的第一部分CB22_1在第一水平方向D1上的最大寬度。
舉例而言，第三觸點CB23的第一部分CB23_1在第一水平方向D1上的寬度W9可大於第三觸點CB23的第二部分CB23_2在第一水平方向D1上的寬度W6。第三觸點CB23可包含第三障壁層CB23a及第三障壁層CB23a上的第三填充層CB23b。在一些實施例中，第三觸點CB23的第一部分CB23_1在第一水平方向D1上的寬度W9可為第三觸點CB23的第一部分CB23_1在第一水平方向D1上的最大寬度。
在下文中，將參考圖29至圖31描述根據本揭露的一些例示性實施例的半導體記憶體裝置。為簡潔起見，將主要描述與圖1至圖11中所示出的半導體記憶體裝置的差異。
圖29至圖31為用於描述根據本揭露的一些又其他例示性實施例的半導體記憶體裝置的放大視圖。圖29為圖6的區R1的放大視圖；圖30為圖8的區R2的放大視圖；且圖31為圖10的區R3的放大視圖。
參考圖29至圖31，在根據本揭露的一些又其他例示性實施例的半導體記憶體裝置中，第一觸點CB31的第一部分CB31_1在第二水平方向D2上的寬度可在自第二單元導電層142的上部表面朝向單元線封蓋層144的下部表面的方向上增加。第二觸點CB32的第一部分CB32_1在第一水平方向D1上的寬度可在自第二觸點CB32的第一部分CB32_1的底部表面朝向單元閘極封蓋層113的下部表面的方向上增加。第三觸點CB33的第一部分CB33_1在第一水平方向D1上的寬度可在自第二周邊導電層242的上部表面朝向周邊封蓋層244的下部表面的方向上增加。
另外，第一觸點CB31的第一部分CB31_1的上部表面的至少一部分可與單元線封蓋層144接觸。第二觸點CB32的第一部分CB32_1的上部表面的至少一部分可與單元閘極封蓋層113接觸。第三觸點CB33的第一部分CB33_1的上部表面的至少一部分可與周邊封蓋層244接觸。
舉例而言，第一觸點CB31的第一部分CB31_1在第二水平方向D2上的寬度W10可大於第一觸點CB31的第二部分CB31_2在第二水平方向D2上的寬度W2。第一觸點CB31可包含第一障壁層CB31a及在第一障壁層CB31a上的第一填充層CB31b。在一些實施例中，第一觸點CB31的第一部分CB31_1在第二水平方向D2上的寬度W10可為第一觸點CB31的第一部分CB31_1在第二水平方向D2上的最大寬度。
舉例而言，第二觸點CB32的第一部分CB32_1在第一水平方向D1上的寬度W11可大於第二觸點CB32的第二部分CB32_2在第一水平方向D1上的寬度W4。第二觸點CB32可包含第二障壁層CB32a及在第二障壁層CB32a上的第二填充層CB32b。在一些實施例中，第二觸點CB32的第一部分CB32_1在第一水平方向D1上的寬度W11可為第二觸點CB32的第一部分CB32_1在第一水平方向D1上的最大寬度。
舉例而言，第三觸點CB33的第一部分CB33_1在第一水平方向D1上的寬度W12可大於第三觸點CB33的第二部分CB33_2在第一水平方向D1上的寬度W6。第三觸點CB33可包含第三障壁層CB33a及第三障壁層CB33a上的第三填充層CB33b。在一些實施例中，第三觸點CB33的第一部分CB33_1在第一水平方向D1上的寬度W12可為第三觸點CB33的第一部分CB33_1在第一水平方向D1上的最大寬度。
在下文中，將參考圖32至圖34描述根據本揭露的一些又其他例示性實施例的半導體記憶體裝置。
圖32為用於描述根據本揭露的一些又其他例示性實施例的半導體記憶體裝置的佈局圖。圖33為用於描述根據本揭露的一些又其他例示性實施例的半導體記憶體裝置的透視圖。圖34為沿著圖32的線F-F及線G-G截取的橫截面視圖。
參考圖32至圖34，根據本揭露的一些例示性實施例的半導體記憶體裝置可包含基底100、多個第一導電線420、通道層430、閘極電極440、閘極絕緣層450以及電容器480。根據一些例示性實施例的半導體記憶體裝置可為包含豎直通道電晶體（vertical channel transistor；VCT）的記憶體裝置。豎直通道電晶體可指通道層430的通道長度在豎直方向上自基底100延伸的結構。
下部絕緣層412可位於基底100上。多個第一導電線420可在第一水平方向D1上彼此間隔開，且在下部絕緣層412上在第二水平方向D2上延伸。多個第一絕緣圖案422可位於下部絕緣層412上以填充多個第一導電線420之間的空間。多個第一絕緣圖案422可在第二水平方向D2上延伸。多個第一絕緣圖案422的上部表面可與多個第一導電線420的上部表面位於相同的層級處。多個第一導電線420可充當位元線。
多個第一導電線420可包含摻雜半導體材料、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物及/或其組合。舉例而言，多個第一導電線420可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO及/或其組合形成，但不限於此。多個第一導電線420可包含上文所描述的材料的單層或多層。在例示性實施例中，多個第一導電線420可包含石墨烯、碳奈米管或其組合。
通道層430可以矩陣形式配置以在多個第一導電線420上在第一水平方向D1及第二水平方向D2上彼此間隔開。通道層430可具有在第一水平方向D1上的第一寬度及在豎直方向D4上的第一高度，且第一高度可大於第一寬度。此處，豎直方向D4可為與第一水平方向D1及第二水平方向D2相交且例如垂直於基底100的上部表面的方向。舉例而言，第一高度可為第一寬度的約2倍至10倍，但不限於此。通道層430的底部部分可充當第三源極/汲極區（未示出），通道層430的上部部分可充當第四源極/汲極區（未示出），且通道層430的在第三源極/汲極區與第四源極/汲極區之間的一部分可充當通道區（未示出）。
在例示性實施例中，通道層430可包含氧化物半導體，且例如，氧化物半導體可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO及/或其組合。通道層430可包含單層或多層氧化物半導體。在一些實例中，通道層430可具有大於矽的帶隙能量的帶隙能量。舉例而言，通道層430可具有約1.5電子伏特至約5.6電子伏特的帶隙能量。舉例而言，通道層430可在其具有約2.0電子伏特至4.0電子伏特的帶隙能量時具有最佳通道效能。舉例而言，通道層430可為多晶或非晶形的，但不限於此。在例示性實施例中，通道層430可包含石墨烯、碳奈米管或其組合。
閘極電極440可在通道層430的兩個側壁上在第一水平方向D1上延伸。閘極電極440可包含面向通道層430的第一側壁的第一子閘極電極440P1，及面向與通道層430的第一側壁相對的第二側壁的第二子閘極電極440P2。當一個通道層430位於第一子閘極電極440P1與第二子閘極電極440P2之間時，半導體記憶體裝置可具有雙閘極電晶體結構。然而，本揭露不限於此，且由於省略第二子閘極電極440P2且僅形成面向通道層430的第一側壁的第一子閘極電極440P1，亦可實施單一閘極電晶體結構。包含於閘極電極440中的材料的描述可與單元閘極電極112的描述相同。
閘極絕緣層450可包圍通道層430的側壁，且可插入於通道層430與閘極電極440之間。舉例而言，如圖34中所示出，通道層430的整個側壁可由閘極絕緣層450包圍，且閘極電極440的側壁的一部分可與閘極絕緣層450接觸。在其他例示性實施例中，閘極絕緣層450可在閘極電極440的延伸方向（亦即，第一水平方向D1）上延伸，且通道層430的側壁中的僅兩個面對閘極電極440的側壁亦可與閘極絕緣層450接觸。在例示性實施例中，閘極絕緣層450可由氧化矽層、氮氧化矽層、具有比氧化矽層的介電常數更高的介電常數的高k材料或其組合形成。
多個第二絕緣圖案432可在多個第一絕緣圖案422上沿著第二水平方向D2延伸。通道層430可位於多個第二絕緣圖案432中的兩個鄰近第二絕緣圖案432之間。另外，第一內埋層434及第二內埋層436可位於兩個鄰近第二絕緣圖案432之間的兩個鄰近通道層430之間的空間中。第一內埋層434可位於兩個鄰近通道層430之間的空間的底部部分上。第二內埋層436可經形成以填充第一內埋層434上的兩個鄰近通道層430之間的空間的剩餘部分。第二內埋層436的上部表面可位於與通道層430的上部表面相同的層級處，且第二內埋層436可覆蓋閘極電極440的上部表面。在一些實施例中，且與諸圖中所示出的相比，多個第二絕緣圖案432可由與多個第一絕緣圖案422連續的材料層形成，或第二內埋層436可由與第一內埋層434連續的材料層形成。
電容器接觸點460可位於通道層430上。電容器觸點460可經配置以與通道層430豎直地重疊且可以在第一水平方向D1及第二水平方向D2上彼此間隔開的矩陣形式配置。電容器觸點460可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx及/或其組合形成，但不限於此。上部絕緣層462可包圍多個第二絕緣圖案432及第二內埋層436上的電容器觸點460的側壁。
第三蝕刻終止層470可位於上部絕緣層462上。電容器480可位於第三蝕刻終止層470上。電容器480可包含第二下部電極482、第二電容器介電層484以及第二上部電極486。第二下部電極482可延伸穿過第三蝕刻終止層470，且可電連接至電容器觸點460的上部表面。第二下部電極482可形成為在豎直方向D4上延伸的柱型，但不限於此。在例示性實施例中，第二下部電極482可經配置以與電容器觸點460豎直地重疊且可以矩陣形式配置以在第一水平方向D1及第二水平方向D2上彼此間隔開。在一些實施例中，著陸墊（未示出）可配置於電容器觸點460與第二下部電極482之間，使得第二下部電極482亦可以六邊形形狀配置。
在下文中，將參考圖35至圖36描述根據本揭露的一些例示性實施例的半導體記憶體裝置。
圖35為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的佈局圖。圖36為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的透視圖。
參考圖35至圖36，根據本揭露的一些例示性實施例的半導體記憶體裝置可包含基底100、多個第一導電線420A、通道結構430A、接觸閘極電極440A、多個第二導電線442A以及電容器480。根據一些例示性實施例的半導體記憶體裝置可為包含豎直通道電晶體（VCT）的記憶體裝置。
多個第二主動區AC可藉由第一元件分隔圖案412A及第二元件分隔圖案414A界定於基底100中。通道結構430A可設置於第二主動區AC中的各者中。通道結構430A可包含分別在豎直方向上延伸的第一主動柱430A1及第二主動柱430A2，以及連接至第一主動柱430A1的底部部分及第二主動柱430A2的底部部分的連接部分430L。第一源極/汲極區SD1可位於連接部分430L中。第二源極/汲極區SD2可位於第一主動柱430A1及第二主動柱430A2的上部側上。第一主動柱430A1及第二主動柱430A2可各自構成獨立單元記憶體單元。
多個第一導電線420A可在與多個第二主動區AC中的各者相交的方向上（例如，在第二水平方向D2上）延伸。多個第一導電線420A中的一個第一導電線420A可位於第一主動柱430A1與第二主動柱430A2之間的連接部分430L上。一個第一導電線420A可位於第一源極/汲極區SD1上。鄰近於一個第一導電線420A的另一第一導電線420A可位於兩個通道結構430A之間。多個第一導電線420A中的一個第一導電線420A可充當由在一個第一導電線420A的兩側上的第一主動柱430A1及第二主動柱430A2構成的兩個單位記憶體單元中所包含的共同位元線。
一個接觸閘極電極440A可位於在第二水平方向D2上鄰近的兩個通道結構430A之間。舉例而言，接觸閘極電極440A可位於包含於一個通道結構430A中的第一主動柱430A1與同其鄰近的通道結構430A的第二主動柱430A2之間。一個接觸閘極電極440A可藉由第一主動柱430A1及第二主動柱430A2在其兩個側壁上共用。閘極絕緣層450A可位於接觸閘極電極440A與第一主動柱430A1之間及接觸閘極電極440A與第二主動柱430A2之間。多個第二導電線442A可在接觸閘極電極440A的上部表面上在第一水平方向D1上延伸。多個第二導電線442A可充當半導體記憶體裝置的字元線。
電容器觸點460A可位於通道結構430A上。電容器觸點460A可位於第二源極/汲極區SD2上，且電容器480可位於電容器觸點460A上。
上文已參考隨附圖式描述本揭露的一些例示性實施例，但本揭露不限於上文所描述的例示性實施例，且可以各種不同形式實施。本揭露所涉及的所屬技術領域中具有通常知識者可理解，在不顯著背離本揭露的發明構思的情況下，可以其他特定形式實施本揭露。因此，應理解，上文所描述的例示性實施例在所有態樣中均為說明性的而非限制性的。
20:單元區 22:單元區分隔層 24:周邊區 26:周邊元件分隔層 100:基底 101:單元緩衝層 103a:位元線連接區 103b:儲存連接區 105:單元元件分隔層 110:單元閘極結構 111:單元閘極絕緣層 112:單元閘極電極 113:單元閘極封蓋層 114:單元閘極封蓋導電層 115:單元閘極溝槽 120:儲存觸點 130:單元絕緣層 131:第一單元絕緣層 132:第二單元絕緣層 140:單元導電線 140p_ST:單元導電層結構 140ST:位元線閘極結構 140ST_1:虛擬位元線閘極結構 141:第一單元導電層 141p:第一預單元導電層 142:第二單元導電層 142p:第二預單元導電層 143:第三單元導電層 143p:第三預單元導電層 144:單元線封蓋層 144p:下部單元封蓋層 146:位元線觸點 146p:預位元線觸點 150:單元線間隔物 151:第一單元線間隔物 152:第二單元線間隔物 153:第三單元線間隔物 154:第四單元線間隔物 160:儲存墊 160SP:儲存墊間隔物 170:柵欄圖案 180:墊分隔絕緣層 190:資訊儲存部分 191:下部電極 192:第一電容器介電層 193:第一上部電極 230:周邊閘極絕緣層 230_1:第一區塊閘極絕緣層 230_2:第二區塊閘極絕緣層 240:周邊閘極導電層 240_1:第一區塊導電線 240_2:第二區塊導電線 240ST:周邊閘極結構 240ST_1:第一區塊閘極結構 240ST_2:第二區塊閘極結構 241:第一周邊導電層 241_1:第一第一區塊導電層 241_2:第一第二導電區塊層 242:第二周邊導電層 242_1:第二第一區塊導電層 242_2:第二_第二區塊導電層 243:第三周邊導電層 243_1:第三第一區塊導電層 243_2:第三第二導電區塊層 244:周邊封蓋層 244_1:第一區塊封蓋層 244_2:第二區塊封蓋層 245:周邊間隔物 245_1:第一區塊間隔物 245_2:第二區塊間隔物 246_1:第一單元邊界間隔物 246_2:第二單元邊界間隔物 250:第二蝕刻終止層 260:周邊線路 261:位元線接觸插塞 262:單元閘極接觸插塞 265:周邊接觸插塞 280:周邊佈線分隔圖案 290:第一周邊層間絕緣層 291:插入層間絕緣層 292:第一蝕刻終止層 293:第二周邊層間絕緣層 295:單元層間絕緣層 412:下部絕緣層 412A:第一元件分隔圖案 414A:第二元件分隔圖案 420:第一導電線 420A:第一導電線 422:第一絕緣圖案 430:通道層 430A:通道結構 430A1:第一主動柱 430A2:第二主動柱 430L:連接部分 432:第二絕緣圖案 434:第一內埋層 436:第二內埋層 440:閘極電極 440A:接觸閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 442A:第二導電線 450、450A:閘極絕緣層 460、460A:電容器觸點 462:上部絕緣層 470:第三蝕刻終止層 480:電容器 482:第二下部電極 484:第二電容器介電層 486:第二上部電極 A-A、B-B、C-C、D-D、E-E、F-F、G-G:線 AC:第二單元主動區 ACT:單元主動區 BC:內埋觸點 BL:位元線 CB1、CB21、CB31:第一觸點 CB1_1、CB2_1、CB21_1、CB22_1、CB23_1、CB3_1、CB31_1、CB32_1、CB33_1:第一部分 CB1_2、CB2_2、CB21_2、CB22_2、CB23_2、CB3_2、CB31_2、CB32_2、CB33_2:第二部分 CB1a、CB21a、CB31a:第一障壁層 CB1b、CB21b、CB31b:第一填充層 CB2、CB22、CB32:第二觸點 CB2a、CB22a、CB32a:第二障壁層 CB2b、CB22b、CB32b:第二填充層 CB3、CB23、CB33:第三觸點 CB3a、CB23a、CB33a:第三障壁層 CB3b、CB23b、CB33b:第三填充層 CT1:第一接觸溝槽 CT2:第二接觸溝槽 CT3:第三接觸溝槽 D1:第一水平方向 D2:第二水平方向 D3:第三水平方向 D4:豎直方向 DC:直接觸點 LP:著陸墊 R1、R2、R3:區 SD1:第一源極/汲極區 SD2:第二源極/汲極區 T1:第一溝槽 T2:第二溝槽 T3:第三溝槽 W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11、W12:寬度 WL:字元線
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更加顯而易見，其中： 圖1為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的單元區的示意性佈局圖。 圖2為包含圖1的單元區的半導體記憶體裝置的示意性佈局圖。 圖3為用於描述圖1的字元線及主動區的佈局圖。 圖4為沿著圖1的線A-A截取的橫截面視圖。 圖5為沿著圖1的線B-B截取的橫截面視圖。 圖6為沿著圖2的線C-C截取的橫截面視圖。 圖7為圖6的區R1的放大視圖。 圖8為沿著圖2的線D-D截取的橫截面視圖。 圖9為圖8的區R2的放大視圖。 圖10為沿著圖2的線E-E截取的橫截面視圖。 圖11為圖10的區R3的放大視圖。 圖12至圖25為用於描述根據本揭露的一些例示性實施例的製造半導體記憶體裝置的方法的中間步驟視圖。 圖26至圖28為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的放大視圖。 圖29至圖31為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的放大視圖。 圖32為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的佈局圖。 圖33為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的透視圖。 圖34為沿著圖32的線F-F及線G-G截取的橫截面視圖。 圖35為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的佈局圖。 圖36為用於描述根據本揭露的一些例示性實施例的半導體記憶體裝置的透視圖。
22:單元區分隔層 100:基底 101:單元緩衝層 105:單元元件分隔層 110:單元閘極結構 111:單元閘極絕緣層 112:單元閘極電極 113:單元閘極封蓋層 114:單元閘極封蓋導電層 115:單元閘極溝槽 130:單元絕緣層 131:第一單元絕緣層 132:第二單元絕緣層 140:單元導電線 140ST:位元線閘極結構 141:第一單元導電層 142:第二單元導電層 143:第三單元導電層 144:單元線封蓋層 146:位元線觸點 180:墊分隔絕緣層 192:第一電容器介電層 193:第一上部電極 230_1:第一區塊閘極絕緣層 240_1:第一區塊導電線 240ST_1:第一區塊閘極結構 241_1:第一第一區塊導電層 242_1:第一第二區塊導電層 243_1:第三第一區塊導電層 244_1:第一區塊封蓋層 245_1:第一區塊間隔物 246_1:第一單元邊界間隔物 250:第二蝕刻終止層 261:位元線接觸插塞 265:周邊接觸插塞 291:插入層間絕緣層 292:第一蝕刻終止層 293:第二周邊層間絕緣層 295:單元層間絕緣層 C-C:線 CB1:第一觸點 D2:第二水平方向 D4:豎直方向 R1:區

Claims (20)

  1. 一種半導體記憶體裝置，包括： 基底，包含單元區及界定於所述單元區周圍的周邊區； 閘極結構，位於所述基底上，且包含含有多晶矽的第一導電層、位於所述第一導電層上的第二導電層、位於所述第二導電層上的第三導電層以及位於所述第三導電層上的封蓋層，其中所述第一導電層至所述第三導電層包含不同材料； 間隔物，位於所述第一導電層至所述第三導電層及所述封蓋層中的各者的側壁上；以及 第一觸點，延伸穿過所述封蓋層且進入所述第三導電層，所述第一觸點與所述第二導電層接觸且與所述第一導電層分隔開，所述第一觸點包含位於所述第三導電層內部的第一部分及位於所述封蓋層內部的第二部分， 其中所述第一觸點的所述第一部分在第一水平方向上的寬度大於所述第一觸點的所述第二部分在所述第一水平方向上的寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述閘極結構位於所述基底的所述單元區上。
  3. 如請求項2所述的半導體記憶體裝置，更包括位元線觸點，所述位元線觸點與所述閘極結構的所述第二導電層接觸且延伸穿過所述第一導電層且延伸至所述基底中。
  4. 如請求項1所述的半導體記憶體裝置，其中所述閘極結構位於所述基底的所述周邊區上。
  5. 如請求項1所述的半導體記憶體裝置，更包括： 單元閘極電極，位於所述基底的所述單元區內部； 單元閘極封蓋層，位於所述單元閘極電極上；以及 第二觸點，延伸穿過所述單元閘極封蓋層且進入所述單元閘極電極，所述第二觸點包含位於所述單元閘極電極中的第一部分及位於所述單元閘極封蓋層中的第二部分， 其中所述第二觸點的所述第一部分在第二水平方向上的寬度大於所述第二觸點的所述第二部分在所述第二水平方向上的寬度。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一觸點與所述第二導電層的最上部表面接觸。
  7. 如請求項1所述的半導體記憶體裝置，其中所述第一觸點的所述第一部分的側壁在所述第一水平方向上凸面地突出。
  8. 如請求項1所述的半導體記憶體裝置，其中所述第一觸點的所述第一部分的上部表面的至少一部分與所述封蓋層接觸。
  9. 如請求項8所述的半導體記憶體裝置，其中所述第一觸點的所述第一部分在所述第一水平方向上的所述寬度自所述第二導電層的上部表面朝向所述封蓋層的下部表面增加。
  10. 如請求項1所述的半導體記憶體裝置，其中所述間隔物與所述第一導電層至所述第三導電層及所述封蓋層中的各者的所述側壁接觸。
  11. 如請求項1所述的半導體記憶體裝置，其中所述第二導電層包含氮化鈦矽（TiSiN），且其中所述第三導電層包含鎢（W）。
  12. 一種半導體記憶體裝置，包括： 基底，包含單元區及界定於所述單元區周圍的周邊區； 閘極結構，位於所述基底的所述單元區上且在第一水平方向上延伸，所述閘極結構包含依序堆疊的第一導電層、第二導電層以及第三導電層以及位於所述第三導電層上的封蓋層，所述第一導電層包含多晶矽； 位元線觸點，與所述閘極結構的所述第二導電層接觸，且延伸穿過所述第一導電層且延伸至所述基底中；以及 第一觸點，延伸穿過所述封蓋層且進入所述第三導電層，所述第一觸點與所述第二導電層接觸，所述第一觸點與所述第一導電層分隔開，所述第一觸點包含位於所述第三導電層中的第一部分及位於所述封蓋層中的第二部分， 其中所述第一觸點的所述第一部分在所述第一水平方向上的寬度大於所述第一觸點的所述第二部分在所述第一水平方向上的寬度。
  13. 如請求項12所述的半導體記憶體裝置，更包括： 單元閘極電極，位於所述基底的所述單元區內部，所述單元閘極電極在不同於所述第一水平方向的第二水平方向上延伸； 單元閘極封蓋層，位於所述單元閘極電極上；以及 第二觸點，延伸穿過所述單元閘極封蓋層且延伸至所述單元閘極電極中，所述第二觸點包含位於所述單元閘極電極內部的第一部分及位於所述單元閘極封蓋層內部的第二部分， 其中所述第二觸點的所述第一部分在所述第二水平方向上的寬度大於所述第二觸點的所述第二部分在所述第二水平方向上的寬度。
  14. 如請求項12所述的半導體記憶體裝置，其中所述第一導電層、所述第二導電層以及所述第三導電層包含不同材料。
  15. 如請求項12所述的半導體記憶體裝置，更包括與所述第一導電層至所述第三導電層及所述封蓋層中的各者的側壁接觸的間隔物。
  16. 如請求項12所述的半導體記憶體裝置，其中所述第一觸點與所述第二導電層的最上部表面接觸。
  17. 一種半導體記憶體裝置，包括： 基底，包含單元區及界定於所述單元區周圍的周邊區； 閘極結構，位於所述基底的所述周邊區上，且包含閘極絕緣層、包含多晶矽的第一導電層、位於所述第一導電層上的第二導電層、位於所述第二導電層上的第三導電層、位於所述第三導電層上的封蓋層以及與所述閘極絕緣層、所述第一導電層至所述第三導電層以及所述封蓋層中的各者的側壁接觸的間隔物；以及 觸點，延伸穿過所述封蓋層且進入所述第三導電層，所述觸點與所述第二導電層接觸且與所述第一導電層分隔開，所述觸點包含位於所述第三導電層中的第一部分及位於所述封蓋層中的第二部分， 其中所述觸點的所述第一部分在水平方向上的寬度大於所述觸點的所述第二部分在所述水平方向上的寬度。
  18. 如請求項17所述的半導體記憶體裝置，其中所述觸點與所述第二導電層的最上部表面接觸。
  19. 如請求項17所述的半導體記憶體裝置，其中所述觸點的所述第一部分的側壁在所述水平方向上凸面地突出。
  20. 如請求項17所述的半導體記憶體裝置，其中所述第二導電層包含氮化鈦矽（TiSiN），且其中所述第三導電層包含鎢（W）。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935590A (en) * 2008-01-29 2009-08-16 Unisantis Electronics Jp Ltd Semiconductor storage device and embedded memory semiconductor device, and method of producing the same
TW201631706A (zh) * 2015-02-24 2016-09-01 華邦電子股份有限公司 記憶元件及其製造方法
TW202036872A (zh) * 2019-03-21 2020-10-01 華邦電子股份有限公司 積體電路及其製造方法
US20210193664A1 (en) * 2019-12-18 2021-06-24 Samsung Electronics Co., Ltd. Semiconductor memory devices having contact plugs
US20220005813A1 (en) * 2020-07-03 2022-01-06 SK Hynix Inc. Semiconductor device and method for fabricating the same
US20220139927A1 (en) * 2020-11-03 2022-05-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
US20220139836A1 (en) * 2020-11-03 2022-05-05 Samsung Electronics Co., Ltd. Semiconductor memory device including wiring contact plugs

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090074470A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935590A (en) * 2008-01-29 2009-08-16 Unisantis Electronics Jp Ltd Semiconductor storage device and embedded memory semiconductor device, and method of producing the same
TW201631706A (zh) * 2015-02-24 2016-09-01 華邦電子股份有限公司 記憶元件及其製造方法
TW202036872A (zh) * 2019-03-21 2020-10-01 華邦電子股份有限公司 積體電路及其製造方法
US20210193664A1 (en) * 2019-12-18 2021-06-24 Samsung Electronics Co., Ltd. Semiconductor memory devices having contact plugs
US20220005813A1 (en) * 2020-07-03 2022-01-06 SK Hynix Inc. Semiconductor device and method for fabricating the same
US20220139927A1 (en) * 2020-11-03 2022-05-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
US20220139836A1 (en) * 2020-11-03 2022-05-05 Samsung Electronics Co., Ltd. Semiconductor memory device including wiring contact plugs

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