KR20240050242A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

반도체 메모리 장치 및 이의 제조 방법 Download PDF

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KR20240050242A
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임태욱
김지훈
채교석
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Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역을 포함하는 기판, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역 사이에 배치되고, 기판 내에 형성되는 트렌치, 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층, 셀 게이트 절연층 상에 배치되는 셀 게이트 전극, 셀 게이트 전극 상에 배치되고, N형 불순물을 포함하는 일함수 조절 패턴; 및 일함수 조절 패턴 상에 배치되는 셀 게이트 캡핑 패턴을 포함하고, 일함수 조절 패턴은 반도체 물질을 포함하고, 일함수 조절 패턴은 제1 영역과, 제1 영역과 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고, 제1 영역의 N형 불순물의 농도는 제2 영역의 N형 불순물의 농도보다 크다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역을 포함하는 기판, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역 사이에 배치되고, 기판 내에 형성되는 트렌치, 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층, 셀 게이트 절연층 상에 배치되는 셀 게이트 전극, 셀 게이트 전극 상에 배치되고, N형 불순물을 포함하는 일함수 조절 패턴; 및 일함수 조절 패턴 상에 배치되는 셀 게이트 캡핑 패턴을 포함하고, 일함수 조절 패턴은 반도체 물질을 포함하고, 일함수 조절 패턴은 제1 영역과, 제1 영역과 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고, 제1 영역의 N형 불순물의 농도는 제2 영역의 N형 불순물의 농도보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 기판 상에, 제1 방향으로 연장되는 비트 라인, 비트 라인 양측에 배치되고, 활성 영역과 연결된 정보 저장부 및 제1 방향과 교차하는 제2 방향으로 연장되고, 기판 내에 형성되는 셀 게이트 구조체를 포함하고, 셀 게이트 구조체는 기판 내에 형성되는 트렌치와, 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층과, 셀 게이트 절연층 상에 배치되는 셀 게이트 전극과, 셀 게이트 전극 상에 배치되는 배리어막과, 배리어막 상에 배치되고, 반도체 물질을 포함하는 일함수 조절 패턴을 포함하고, 일함수 조절 패턴은 N형 불순물을 포함하는 제1 영역과, 제1 영역과 셀 게이트 전극 사이에 배치되는 제2 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 소자 분리막에 의해 정의되고, 제1 방향으로 연장된 활성 영역을 포함하는 기판으로, 활성 영역은 제1 부분 및 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판, 기판 및 소자 분리막 내에, 제2 방향으로 연장되고, 활성 영역의 제1 부분 및 활성 영역의 제2 부분의 사이를 가로지르는 셀 게이트 구조체, 기판 및 소자 분리막 상에, 제3 방향으로 연장되고, 활성 영역의 제1 부분과 연결된 비트 라인, 비트 라인의 양측에 배치되고, 활성 영역의 제2 부분과 연결된 스토리지 컨택, 스토리지 컨택 상에, 스토리지 컨택과 연결된 스토리지 패드 및 스토리지 패드 상에, 스토리지 패드와 연결된 커패시터를 포함하고, 셀 게이트 구조체는 기판 내에 형성되는 트렌치와, 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층과, 셀 게이트 절연층 상에 배치되는 셀 게이트 전극과, 셀 게이트 전극 상에 배치되고, N형 불순물을 포함하는 일함수 조절 패턴과, 일함수 조절 패턴 상에 배치되는 셀 게이트 캡핑 패턴을 포함하고, 일함수 조절 패턴은 반도체 물질을 포함하고, 일함수 조절 패턴은 제1 영역과, 제1 영역과 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고, 제1 영역의 N형 불순물의 농도는 제2 영역의 N형 불순물의 농도보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판을 제공하고, 기판 및 소자 분리막 내에, 제1 방향으로 연장되는 트렌치를 형성하고, 트렌치의 측벽 및 바닥면을 따라 셀 게이트 절연층을 형성하고, 셀 게이트 절연층 상에 셀 게이트 전극을 형성하고, 셀 게이트 전극 상에, 반도체 물질을 포함하는 프리 일함수 조절 패턴을 증착하고, 프리 일함수 조절 패턴에 N형 불순물을 도핑하여, 일함수 조절 패턴을 형성하고, 일함수 조절 패턴을 덮는 셀 게이트 캡핑막을 형성하는 것을 포함하고, 일함수 조절 패턴은 제1 영역과, 제1 영역과 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고, 제1 영역의 N형 불순물의 농도는 제2 영역의 N형 불순물의 농도보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다.
도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 5는 도 1의 C - C를 따라 절단한 예시적인 단면도이다.
도 6은 도 1의 D - D를 따라 절단한 예시적인 단면도이다.
도 7은 도 6의 P 부분을 설명하기 위한 확대도이다.
도 8 및 도 9는 도 7의 SCAN LINE을 따라서 N형 불순물의 농도를 개략적으로 도시한 도면이다.
도 10 및 도 11은 도 7의 SCAN LINE을 따라서 탄소의 농도를 개략적으로 도시한 도면이다.
도 12는 도 7의 SCAN LINE을 따라서 P형 불순물의 농도를 개략적으로 도시한 도면이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 14 내지 도 19는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃이다. 도 2의 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 3은 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 B - B를 따라 절단한 예시적인 단면도이다. 도 5는 도 1의 C - C를 따라 절단한 예시적인 단면도이다. 도 6은 도 1의 D - D를 따라 절단한 예시적인 단면도이다. 도 7은 도 6의 P 부분을 설명하기 위한 확대도이다. 도 8 및 도 9는 도 7의 SCAN LINE을 따라서 N형 불순물의 농도를 개략적으로 도시한 도면이다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 활성 영역(ACT)을 포함할 수 있다.
셀 활성 영역(ACT)은 기판(도 3의 100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제1 방향(DR1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)을 포함할 수 있다. 비트 라인 연결 부분(103a)은 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 부분(103b)은 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
예를 들어, 비트 라인 연결 부분(103a)은 비트 라인(BL)과 연결되는 영역이고, 스토리지 연결 부분(103b)은 정보 저장부(도 3의 190)와 연결되는 영역일 수 있다. 다르게 설명하면, 비트 라인 연결 부분(103a)은 공통 드레인 영역에 해당되고, 스토리지 연결 부분(103b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)은 트랜지스터를 구성할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제4 방향(DR4)은 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)과 직교할 수 있다. 제4 방향(DR4)은 기판(100)의 두께 방향일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 3의 191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 3의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 6 및 도 9의 191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(도 3의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 부분(103a)과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 부분(103b)과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 3 및 도 4의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(DR3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)를 포함할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 메모리 셀 영역 내에 셀 활성 영역(ACT)을 정의할 수 있다.
셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 1 및 도 2에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 인접하는 셀 활성 영역(ACT)이 이격된 거리에 따라, 셀 소자 분리막(105)은 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 3에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제조 공정 상의 이유로 인해, 도 3에서 보여지는 셀 소자 분리막(105)의 상면의 높이 레벨은 도 4에서 보여지는 셀 소자 분리막(105)의 상면의 높이 레벨과 다를 수 있다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연층(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 일함수 조절 패턴(114)을 포함할 수 있다.
여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 예를 들어, 셀 게이트 전극(112)은 도 1의 워드 라인(WL)일 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 일함수 조절 패턴(114)을 포함하지 않을 수 있다.
도 5에 도시된 바와 같이, 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 내에서 상대적으로 깊고, 셀 활성 영역(ACT)들 내에서 상대적으로 얕을 수 있다. 워드 라인(WL)의 바닥면은 굴곡질 수 있다. 즉, 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이는 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이보다 클 수 있다.
셀 게이트 절연층(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연층(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
셀 게이트 절연층(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연층(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 일함수 조절 패턴(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 이하에서, 셀 게이트 전극(112)은 TiN인 것으로 가정하고 설명한다.
일함수 조절 패턴(114)은 셀 게이트 전극(112) 상에 배치될 수 있다. 일함수 조절 패턴(114)은 셀 게이트 전극(112)의 상면을 덮을 수 있다. 일함수 조절 패턴(114)은 셀 게이트 전극(112)과 제4 방향(DR4)으로 중첩될 수 있다. 일함수 조절 패턴(114)의 양 측벽은 셀 게이트 절연층(111)과 접촉할 수 있다.
몇몇 실시예에서, 일함수 조절 패턴(114)은 제1 영역(114a) 및 제2 영역(114b)을 포함할 수 있다.
제1 영역(114a)은 제2 영역(114b) 위에 배치될 수 있다. 제2 영역(114b)은 셀 게이트 전극(112) 상에 배치될 수 있다. 제2 영역(114b)은 제1 영역(114a)과 셀 게이트 전극(112) 사이에 배치될 수 있다. 제4 방향(DR4)으로 제1 영역(114a)의 두께 및 제2 영역(114b)의 두께는 동일하다. 제1 영역(114a)은 일함수 조절 패턴(114)의 상부로 정의될 수 있다. 제2 영역(114b)은 일함수 조절 패턴(114)의 하부로 정의될 수 있다. 제1 영역(114a)과 제2 영역(114b)의 경계는 제4 방향(DR4)으로 일함수 조절 패턴(114)의 중간일 수 있다.
제1 영역(114a)과 제2 영역(114b) 사이의 경계는 구분되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 영역(114a)과 제2 영역(114b) 사이의 경계는 구분되지 않을 수 있다.
일함수 조절 패턴(114)은 반도체 물질을 포함한다. 일함수 조절 패턴(114)의 반도체 물질은 예를 들어, 폴리 실리콘, 폴리 실리콘-게르마늄, 비정질 실리콘 및 비정질 실리콘-게르마늄 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 이하에서, 반도체 물질은 폴리 실리콘인 것으로 가정하고 설명한다.
몇몇 실시예에서, 일함수 조절 패턴(114)은 N형 불순물을 포함할 수 있다. 상기 N형 불순물은 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 제1 영역(114a)의 N형 불순물의 농도는 1E20(/cm3)이상 일 수 있다. 여기서 제1 영역(114a)의 N형 불순물의 농도는 제1 영역(114a)에서 N형 불순물의 평균 농도일 수 있다. 이하에서, 일함수 조절 패턴(114)의 상기 N형 불순물의 농도에 대해 상세히 설명한다.
제1 영역(114a) 및 제2 영역(114b) 각각은 N형 불순물을 포함할 수 있다. 제1 영역(114a)의 N형 불순물의 농도(/cm3)는 제2 영역(114b)의 N형 불순물의 농도보다 크다.
도 8을 참고하면, 일 예로, 일함수 조절 패턴(114)의 N형 불순물의 농도는 셀 게이트 캡핑 패턴(113)에서 멀어짐에 따라 감소할 수 있다. 제1 영역(114a)의 N형 불순물의 농도는 셀 게이트 캡핑 패턴(113)에서 멀어질수록 감소하고, 제2 영역(114b)의 N형 불순물의 농도는 제1 영역(114a)에서 멀어질수록 감소할 수 있다. 일함수 조절 패턴(114)의 상기 N형 불순물은 반도체 물질에 N형 불순물을 도핑하여 형성될 수 있다. N형 불순물의 상기 도핑은 기상 확산 공정(gas phase diffusion)일 수 있다.
도 9를 참고하면, 다른 예로, 제1 영역(114a)의 N형 불순물의 농도는 게이트 캡핑 패턴(113)에서 멀어질수록 증가하다가 감소할 수 있다. 제2 영역(114b)의 N형 불순물의 농도는 제1 영역(114a)에서 멀어질수록 감소할 수 있다. 다르게 표현하면, 일함수 조절 패턴(114)의 N형 불순물의 농도는 게이트 캡핑 패턴(113)에서 멀어짐에 따라 제1 영역(114a)에서 증가하여 최대값을 갖고, 감소할 수 있다. 일함수 조절 패턴(114)의 상기 N형 불순물은 반도체 물질에 N형 불순물을 도핑하여 형성될 수 있다. N형 불순물의 상기 도핑은 이온 주입 공정(ion implantation)일 수 있다.
도시된 것과 달리, 제2 영역(114b)과 셀 게이트 전극(112)의 경계면의 N형 불순물의 농도는 0일 수 있다. 즉, 제2 영역(114b)의 N형 불순물의 농도는 제1 영역(114a)에서 멀어질수록 감소하여 0에 수렴할 수 있다.
다시 도 7 내지 도 9를 참고하면, 일함수 조절 패턴(114)의 일함수는 셀 게이트 전극(112)의 일함수보다 작다. 일함수 조절 패턴(114)의 제1 영역(114a)의 N형 불순물의 농도가 제2 영역(114b)의 N형 불순물의 농도보다 크므로, 제1 영역(114a)의 일함수는 제2 영역(114b)의 일함수보다 작다. 제2 영역(114b)의 일함수는 셀 게이트 전극(112)의 일함수보다 작다. 즉, 제1 영역(114a), 제2 영역(114b) 및 셀 게이트 전극(112)의 일함수는 순차적으로 감소한다.
도시되지는 않았지만, 몇몇 실시예에서, 제1 영역(114a)은 N형 불순물이 도핑된 반도체 물질을 포함하고, 제2 영역(114b)은 언도프(undoped) 반도체 물질을 포함할 수 있다. 여기에서, "언도프 반도체 물질"은 의도적으로 주입되거나 도핑된 불순물을 포함하지 않는 반도체 물질을 의미한다. 즉, 반도체 물질을 성장시킬 때, 언도프 반도체 물질은 P형 불순물 또는 N형 불순물을 의도적으로 반도체층 내에 주입시키지 않은 반도체 물질을 의미한다. 하지만, 언도프 반도체 물질은 인접하는 막으로부터 확산되어 온 불순물은 포함할 수 있다. 예를 들어, 제2 영역(114b)은 폴리 실리콘과, 제1 영역(114a)에서 확산된 N형 불순물을 포함할 수 있다.
일함수 조절 패턴(114)의 일함수는 셀 게이트 전극(112)의 일함수보다 작다. 언도프 반도체 물질의 일함수는 N형 불순물이 도핑된 반도체 물질의 일함수보다 크다. 즉, 제1 영역(114a)의 일함수는 제2 영역(114b)의 일함수보다 작다. 제2 영역(114b)의 일함수는 셀 게이트 전극(112)의 일함수보다 작다. 따라서, 즉, 제1 영역(114a), 제2 영역(114b) 및 셀 게이트 전극(112)의 일함수는 순차적으로 증가한다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 일함수 조절 패턴(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 일함수 조절 패턴(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연층(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4에서, 셀 게이트 캡핑 패턴(113)의 상면은 셀 소자 분리막(105)의 상면과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 5에 도시된 것과 같이, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 도 2의 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)에 형성될 수 있다.
도 2에서, 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 NMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 n형의 불순물, 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 부분(103a) 및 스토리지 연결 부분(103b)을 포함하는 트랜지스터가 PMOS일 경우, 스토리지 연결 부분(103b) 및 비트 라인 연결 부분(103a)은 도핑된 p형의 불순물, 예를 들어, 붕소(B)를 포함할 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)과, 비트 라인 스페이서(150)를 포함할 수 있다.
셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다. 예를 들어, 셀 도전 라인(140)은 도 1의 비트 라인(BL)일 수 있다.
셀 도전 라인(140)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)을 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
셀 도전 라인(140)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 셀 도전 라인(140)은 도전 물질이 적층된 복수의 도전막을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(DR2)으로 연장될 수 있다. 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
비트 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 비트 라인 스페이서(150)는 제2 방향(DR2)으로 길게 연장된다.
비트 라인 스페이서(150)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 비트 라인 스페이서(150)는 다중막 구조를 가질 수 있음은 물론이다. 비트 라인 스페이서(150)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146) 및 스토리지 컨택(120)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105)의 상면 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 셀 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 삼중막일 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 배치될 수 있다.
비트 라인 컨택(146)은 셀 활성 영역(ACT)의 비트 라인 연결 부분(103a)과, 셀 도전 라인(140) 사이에 형성될 수 있다. 비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 부분(103a)과 연결될 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 연결된 상면을 포함할 수 있다. 비트 라인 컨택(146)의 상면에서 멀어짐에 따라, 비트 라인 컨택(146)의 제1 방향(DR1)으로의 폭이 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
비트 라인 컨택(146)이 형성된 셀 도전 라인(140) 부분에서, 비트 라인 스페이서(150)는 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 비트 라인 스페이서(150)는 셀 도전 라인(140), 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.
비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 비트 라인 스페이서(150)는 셀 절연막(130) 상에 배치될 수 있다. 비트 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에서 배치될 수 있다.
펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다.
펜스 패턴(170)은 제2 방향(DR2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스토리지 컨택(120)은 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 셀 도전 라인(140)의 양측에 배치될 수 있다. 좀 더 구체적으로, 스토리지 컨택(120)은 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(DR2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다.
스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)과 연결될 수 있다. 좀 더 구체적으로, 스토리지 컨택(120)은 스토리지 연결 부분(103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 도 1의 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160)는 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 셀 활성 영역(ACT)의 스토리지 연결 부분(103b)과 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)를 정의할 수 있다. 패드 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 스토리지 패드(160)의 상면의 높이는 패드 분리 절연막(180)의 상면의 높이와 동일할 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하고, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
식각 정지막(165)은 스토리지 패드(160)의 상면 및 패드 분리 절연막(180)의 상면 상에 배치될 수 있다. 식각 정지막(165)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘산탄화물(SiOC) 및 실리콘 붕소질화물(SiBN) 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 형성될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 연결된다. 정보 저장부(190)의 일부는 식각 정지막(165) 내에 배치될 수 있다.
정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 예를 들어, 상부 전극(193)은 플레이트 형태를 갖는 플레이트 상부 전극일 수 있다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 예를 들어, 필라 형상을 가질 수 있다.
커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다. 상부 전극(193)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
도 10 및 도 11은 도 7의 SCAN LINE을 따라서 탄소의 농도를 개략적으로 도시한 도면이다. 설명의 편의상 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 일함수 조절 패턴(114)은 탄소(carbon)를 더 포함할 수 있다.
몇몇 실시예에서, 일함수 조절 패턴(114)의 제1 영역(114a) 및 제2 영역(114b) 각각은 탄소를 포함할 수 있다. 상기 탄소는 일함수 조절 패턴(114)에 도핑된 불순물이 외부로 확산되는 것을 방지할 수 있다. 예를 들어, 일함수 조절 패턴(114)에 도핑된 탄소는 도핑된 N형 불순물이 열처리에 의해 외부로 확산되는 것을 방지할 수 있다. 이에 따라, 제1 영역(114a) 및 제2 영역(114b) 각각의 불순물의 농도 및 일함수가 일정하게 유지될 수 있다.
제1 영역(114a)의 탄소 농도(/cm3)는 제2 영역(114b)의 탄소 농도(/cm3) 보다 클 수 있다. 제1 영역(114a)의 탄소 농도는 제1 영역(114a)과 셀 게이트 캡핑 패턴(113)의 경계면에서 가장 크고, 셀 게이트 캡핑 패턴(113)에서 멀어짐에 따라 감소할 수 있다. 몇몇 실시예에서, 제2 영역(114b)의 탄소 농도는 제1 영역(114a)에서 멀어짐에 따라 감소하다가 0에 수렴할 수 있다. 다만 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 영역(114b)은 탄소를 포함하지 않을 수 있다. 일함수 조절 패턴(114)의 상기 탄소는 반도체 물질에 탄소를 도핑하여 형성될 수 있다. 상기 도핑은 기상 확산 공정(gas phase diffusion)일 수 있다.
도 11을 참고하면, 몇몇 실시예에서, 일함수 조절 패턴(114)의 제1 영역(114a) 및 제2 영역(114b) 각각은 탄소를 포함할 수 있다. 상기 탄소는 일함수 조절 패턴(114)에 도핑된 불순물을 고정시킬 수 있다. 상기 탄소는 제1 영역(114a) 및 제2 영역(114b) 각각의 일함수 변화를 감소시킬 수 있다.
제1 영역(114a)의 탄소 농도(/cm3)는 제2 영역(114b)의 탄소 농도(/cm3) 보다 클 수 있다. 제1 영역(114a)의 탄소 농도는 셀 게이트 캡핑 패턴(113)에서 멀어짐에 따라 증가하다가 감소할 수 있다. 제2 영역(114b)의 탄소 농도는 제1 영역(114a)에서 멀어짐에 따라 감소하여 0에 수렴할 수 있다. 다르게 표현하면, 일함수 조절 패턴(114)의 탄소의 농도는 게이트 캡핑 패턴(113)에서 멀어짐에 따라 제1 영역(114a)에서 증가하여 최대값을 갖고, 감소할 수 있다. 다만 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 영역(114b)은 탄소를 포함하지 않을 수 있다. 일함수 조절 패턴(114)의 탄소는 반도체 물질에 탄소를 도핑하여 형성될 수 있다. 상기 도핑은 이온 주입 공정(ion implantation)일 수 있다.
도 12는 도 7의 SCAN LINE을 따라서 P형 불순물의 농도를 개략적으로 도시한 도면이다. 설명의 편의상 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 일함수 조절 패턴(114)은 P형 불순물을 더 포함할 수 있다.
구체적으로, 일함수 조절 패턴(114)의 제2 영역(114b)은 P형 불순물을 더 포함할 수 있다. 제1 영역(114a)은 P형 불순물을 포함하지 않을 수 있다. 상기 P형 불순물은 예를 들어, 붕소(B) 및 갈륨(Ga) 중 어느 하나 일 수 있지만, 이에 제한되는 것은 아니다.
제1 영역(114a) N형 불순물을 포함할 수 있다. 제1 영역(114a)에 대한 설명은 도 1 내지 도 9에서 설명한 것과 동일할 수 있다.
제1 영역(114a)은 N형 불순물을 포함하고, 제2 영역(114b)은 P형 불순물을 포함하므로, 제1 영역(114a)의 일함수는 제2 영역(114b)의 일함수보다 작다. 제2 영역(114b)의 일함수는 셀 게이트 전극(112)의 일함수 보다 작다. 즉, 제1 영역(114a), 제2 영역(114b) 및 셀 게이트 전극(112)의 일함수는 순차적으로 증가한다.
몇몇 실시예에서, 도 10 및 도 11과 같이 일함수 조절 패턴(114)은 탄소를 더 포함할 수 있다. 이에 대한 설명은 도 10 및 도 11과 동일할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 게이트 구조체(110)는 배리어막(116)을 더 포함할 수 있다.
배리어막(116)은 셀 게이트 전극(112)과 일함수 조절 패턴(114) 사이에 배치될 수 있다. 배리어막(116)은 셀 게이트 전극(112)의 상면을 덮을 수 있다. 배리어막(116)은 셀 게이트 전극(112) 및 일함수 조절 패턴(114)과 제4 방향(DR4)으로 중첩될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, 티타늄 나이트라이드(TiN)를 포함할 수 있지만, 이제 제한되는 것은 아니다.
배리어막(116)은 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 배리어막(116)은 예를 들어, 티타늄 옥시 나이트라이드(TiON)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 14 내지 도 19는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 7을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 14는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 개략적인 레이아웃도이다. 도 15 내지 도 19는 도 14의 E-E선을 따라 절단한 단면도이다.
도 14를 참고하면, 셀 소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 메모리 셀 영역 내에 셀 활성 영역(ACT)을 정의할 수 있다.
셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 소자 분리막(105)은 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 14 및 도 15를 참조하면, 셀 게이트 트렌치(115)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 예를 들어, 기판(100) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 기판(100)을 식각하여 셀 게이트 트렌치(115)를 형성할 수 있다. 셀 게이트 트렌치(115)는 제1 방향(DR1)으로 연장될 수 있다. 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다.
셀 게이트 트렌치(115) 및 기판(100)의 상면에 셀 게이트 절연층(111)이 형성될 수 있다. 셀 게이트 절연층(111)은 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등을 이용하여 형성될 수 있다. 셀 게이트 절연층(111)은 트렌치(115)의 측벽 및 바닥면을 덮을 수 있다. 셀 게이트 절연층(111)은 실리콘 산화물(silicon oxide)을 포함할 수 있다.
도 16을 참조하면, 셀 게이트 절연층(111) 상에 셀 게이트 전극(112)이 형성될 수 있다.
셀 게이트 절연층(111) 상에 도전 물질이 증착 될 수 있다. 이때, 상기 도전 물질은 셀 게이트 트렌치(115)를 채울 수 있다. 상기 도전 물질의 증착은 화학 기상 증착(CVD) 공정 등을 이용하여 수행될 수 있다. 상기 도전 물질은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 이후, 증착 된 도전 물질을 식각하여 셀 게이트 전극(112)이 형성될 수 있다. 일 예로, 도전 물질은 에치 백(etch-back) 공정으로 식각 될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, 티타늄 나이트라이드(TiN)를 포함할 수 있지만, 이제 제한되는 것은 아니다.
몇몇 실시예에서, 셀 게이트 전극(112)이 형성된 뒤에 셀 게이트 전극(112)에 열을 공급할 수 있다. 이 경우, 도 13의 배리어막(116)이 형성될 수 있다.
도 17을 참고하면, 셀 게이트 전극(112) 상에 프리 일함수 조절 패턴(114P)이 형성될 수 있다.
프리 일함수 조절 패턴(114)은 반도체 물질을 포함한다. 프리 일함수 조절 패턴(114P)의 반도체 물질은 예를 들어, 폴리 실리콘, 폴리 실리콘-게르마늄, 비정질 실리콘 및 비정질 실리콘-게르마늄 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 폴리 실리콘이 셀 게이트 전극(112) 상에 형성되고, 셀 게이트 트렌치(115)를 채울 수 있다. 상기 폴리 실리콘은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 상기 폴리 실리콘은 에치 백(etch-back) 공정으로 식각되어 프리 일함수 조절 패턴(114P)이 형성될 수 있다.
몇몇 실시예에서, 상기 폴리 실리콘 증착시 N형 불순물이 도핑될 수 있다. 상기 N형 불순물은 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 폴리 실리콘 증착하는 공정은 P형 불순물을 도핑하는 조건으로 증착하고, 이어서 N 불순물을 도핑하는 조건으로 증착할 수 있다. 그 결과, 프리 일함수 조절 패턴(114P)의 하부는 P형 분순물을 포함하고, 프리 일함수 조절 패턴(114P)의 상부는 N형 분술물을 포함할 수 있다. 여기서, 프리 일함수 조절 패턴(114P)의 하부는 셀 게이트 전극(112)과 인접한 부분일 수 있다.
몇몇 실시예에서, 상기 폴리 실리콘 증착하는 과정에서 분술물을 도핑하지 않는 조건으로 공정을 진행하고, 이어서 N형 불순물을 도핑할 수 있다. 그 결과, 프리 일함수 조절 패턴(114P)의 하부는 언도프 반도체 물질을 포함하고, 프리 일함수 조절 패턴(114P)의 상부는 N 형 불순물을 포함할 수 있다.
이어서, 프리 일함수 조절 패턴(114P)에 열을 공급할 수 있다. 이때, 프리 일함수 조절 패턴(114P)에 도핑된 N형 불순물이 프리 일함수 조절 패턴(114P) 외부로 확산되어, N형 불순물의 농도가 감소할 수 있다.
도 18을 참조하면, 프리 일함수 조절 패턴(114P) 상에 제1 불순물(IM1)이 도핑되어 제1 영역(114a) 및 제2 영역(114b)을 포함하는 일함수 조절 패턴(114)이 형성될 수 있다. 제1 불순물(IM1)은 예를 들어, 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
구체적으로, 셀 게이트 트렌치(115) 상에 노출된 프리 일함수 조절 패턴(114P)의 상면에 제1 불순물(IM1)이 도핑될 수 있다. 상기 도핑 공정은 예를 들어, 기상 확산 공정(gas phase diffusion) 또는 이온 주입 공정(ion implantation) 등을 포함할 수 있다. 제1 불순물(IM1)은 프리 일함수 조절 패턴(114P)의 하부보다 상부에 더 많이 도핑된다.
몇몇 실시예에서, 제1 불순물(IM1) 및 일함수 조절 패턴(114)에 도핑된 N형 불순물은 동일할 수 있다. 이 경우, 제1 영역(114a)의 N형 불순물의 농도는 제2 영역(114b)의 N형 불순물의 농도보다 크다. 제1 영역(114a)의 N형 불순물의 농도는 1E20(/cm3) 이상일 수 있다. 제1 영역(114a)의 N형 불순물의 농도가 제2 영역(114b)의 N형 불순물의 농도보다 크므로, 제1 영역(114a)의 일함수는 제2 영역(114b)의 일함수보다 작다.
반도체 메모리 장치의 리프레시 주기(tREF) 특성을 개선하기 위해 게이트 전극의 상부에 상기 게이트 전극의 일함수보다 작은 일함수를 갖는 물질의 증착이 필요하다. 이에, 고농도의 불순물이 도핑된 반도체 물질(예를 들어, 폴리 실리콘)이 게이트 전극 상에 증착된다. 그러나, 반도체 물질에 도핑된 불순물은 후속 공정(예를 들어, 반도체 물질의 에치 백 공정 및 열처리)에 의해 외부로 확산된다. 즉, 반도체 물질 내의 불순물의 농도는 감소한다.
그러나, 상술한 것처럼, 몇몇 실시예에 따른 반도체 장치에서, 프리 일함수 조절 패턴(114P)에 N형 불순물을 도핑한다. 그 결과, 일함수 조절 패턴(114)의 제1 영역(114a)에서 N형 불순물이 고농도로 유지된다. 즉, 반도체 메모리 장치의 리프레시 주기가 개선될 수 있다. 또한, 제1 영역(114a), 제2 영역(114b) 및 셀 게이트 전극(112)의 일함수는 순차적으로 증가한다. 즉, 제1 영역(114a)과 제2 영역(114b) 사이 및 제2 영역(114b)과 셀 게이트 전극(112) 사이의 전계(electric field)가 완화된다. 그 결과, 반도체 메모리 장치의 성능이 향상될 수 있다.
도시되지는 않았지만, 제1 불순물(IM1)의 도핑 공정 후에, 일함수 조절 패턴(114)에 탄소가 도핑될 수 있다. 제1 영역(114a)의 탄소의 농도는 제2 영역(114b)의 탄소의 농도보다 높다. 상기 탄소는 일함수 조절 패턴(114)에 도핑된 불순물이 외부로 확산되는 것을 방지할 수 있다.
도 19를 참조하면, 일함수 조절 패턴(114) 상에 셀 게이트 캡핑 패턴(113)이 형성될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 절연층(111)이 도포된 셀 게이트 트렌치(115) 상에 형성될 수 있다. 예를 들어, 셀 게이트 캡핑 패턴(113)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 캡핑 패턴(113)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 이때, 기판(100)의 상면을 덮는 셀 게이트 절연층(111)의 일부가 함께 제거될 수 있다.
상기 평탄화 공정을 통해, 셀 게이트 구조체(110)가 형성될 수 있다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115), 셀 게이트 절연층(111), 셀 게이트 전극(112), 일함수 조절 패턴(114) 및 셀 게이트 캡핑 패턴(113)을 포함할 수 있다. 셀 게이트 전극(112)은 도 8 및 도 9의 워드 라인(WL)에 대응될 수 있다.
몇몇 실시예에서 도시된 것과 달리, 셀 게이트 캡핑 패턴(113)의 평탄화 공정에도 기판(100) 상에 셀 게이트 절연층(111)이 남아있을 수 있다. 예를 들어, 셀 게이트 캡핑 패턴(113)의 평탄화 공정은 기판(100)의 상면을 덮는 셀 게이트 절연층(111) 높이까지 진행될 수 있다.
이어서, 기판(100) 상에 제2 방향(DR2)으로 연장되는 비트 라인 구조체(140ST)가 형성될 수 있다. 비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)과, 비트 라인 스페이서(150)를 포함할 수 있다.
활성 영역(ACR)의 제2 부분(103b) 상에 스토리지 컨택(120), 스토리지 패드(160) 및 정보 저장부(190)가 형성될 수 있다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 셀 게이트 구조체 111: 셀 게이트 절연층
112: 셀 게이트 전극 113: 셀 게이트 캡핑 패턴
114: 일함수 조절 패턴 114a: 제1 영역
114b: 제2 영역 115: 셀 게이트 트렌치
120: 스토리지 컨택 130: 셀 절연막
140ST: 비트 라인 구조체 144: 셀 라인 캡핑막
160: 스토리지 패드 190: 정보 저장부

Claims (10)

  1. 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역을 포함하는 기판;
    상기 제1 소오스/드레인 영역 및 상기 제2 소오스/드레인 영역 사이에 배치되고, 상기 기판 내에 형성되는 트렌치;
    상기 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층;
    상기 셀 게이트 절연층 상에 배치되는 셀 게이트 전극;
    상기 셀 게이트 전극 상에 배치되고, N형 불순물을 포함하는 일함수 조절 패턴; 및
    상기 일함수 조절 패턴 상에 배치되는 셀 게이트 캡핑 패턴을 포함하고,
    상기 일함수 조절 패턴은 반도체 물질을 포함하고,
    상기 일함수 조절 패턴은 제1 영역과, 상기 제1 영역과 상기 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고,
    상기 제1 영역의 N형 불순물의 농도는 상기 제2 영역의 N형 불순물의 농도보다 큰, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 일함수 조절 패턴의 상기 N형 불순물의 농도는 상기 셀 게이트 캡핑 패턴에서 멀어짐에 따라 감소하는, 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 영역의 N형 불순물의 농도는 1E20/cm3 이상인, 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 N형 불순물은 인(Phosphorus)을 포함하는, 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 셀 게이트 전극과 상기 일함수 조절 패턴 사이에, 배리어막을 더 포함하는, 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 영역의 일함수는 상기 제2 영역의 일함수보다 작고,
    상기 제2 영역의 일함수는 상기 셀 게이트 전극의 일함수보다 작은, 반도체 메모리 장치.
  7. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판;
    상기 기판 상에, 제1 방향으로 연장되는 비트 라인;
    상기 비트 라인 양측에 배치되고, 상기 활성 영역과 연결된 정보 저장부; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 기판 내에 형성되는 셀 게이트 구조체를 포함하고,
    상기 셀 게이트 구조체는
    상기 기판 내에 형성되는 트렌치와,
    상기 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층과,
    상기 셀 게이트 절연층 상에 배치되는 셀 게이트 전극과,
    상기 셀 게이트 전극 상에 배치되는 배리어막과,
    상기 배리어막 상에 배치되고, 반도체 물질을 포함하는 일함수 조절 패턴을 포함하고,
    상기 일함수 조절 패턴은 N형 불순물을 포함하는 제1 영역과, 상기 제1 영역과 상기 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하는, 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 영역의 N형 불순물의 농도는 상기 제2 영역의 N형 불순물의 농도보다 큰, 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 제2 영역은 P형 불순물을 포함하는, 반도체 메모리 장치.
  10. 소자 분리막에 의해 정의되고, 제1 방향으로 연장된 활성 영역을 포함하는 기판으로, 상기 활성 영역은 제1 부분 및 상기 제1 부분의 양측에 정의된 제2 부분을 포함하는 기판;
    상기 기판 및 상기 소자 분리막 내에, 제2 방향으로 연장되고, 상기 활성 영역의 제1 부분 및 상기 활성 영역의 제2 부분의 사이를 가로지르는 셀 게이트 구조체;
    상기 기판 및 상기 소자 분리막 상에, 제3 방향으로 연장되고, 상기 활성 영역의 제1 부분과 연결된 비트 라인;
    상기 비트 라인의 양측에 배치되고, 상기 활성 영역의 제2 부분과 연결된 스토리지 컨택;
    상기 스토리지 컨택 상에, 상기 스토리지 컨택과 연결된 스토리지 패드; 및
    상기 스토리지 패드 상에, 상기 스토리지 패드와 연결된 커패시터를 포함하고,
    상기 셀 게이트 구조체는
    상기 기판 내에 형성되는 트렌치와,
    상기 트렌치의 측벽 및 바닥면을 따라 연장되는 셀 게이트 절연층과,
    상기 셀 게이트 절연층 상에 배치되는 셀 게이트 전극과,
    상기 셀 게이트 전극 상에 배치되고, N형 불순물을 포함하는 일함수 조절 패턴과,
    상기 일함수 조절 패턴 상에 배치되는 셀 게이트 캡핑 패턴을 포함하고,
    상기 일함수 조절 패턴은 반도체 물질을 포함하고,
    상기 일함수 조절 패턴은 제1 영역과, 상기 제1 영역과 상기 셀 게이트 전극 사이에 배치되는 제2 영역을 포함하고,
    상기 제1 영역의 N형 불순물의 농도는 상기 제2 영역의 N형 불순물의 농도보다 큰, 반도체 메모리 장치.
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