KR20220076870A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220076870A
KR20220076870A KR1020200165802A KR20200165802A KR20220076870A KR 20220076870 A KR20220076870 A KR 20220076870A KR 1020200165802 A KR1020200165802 A KR 1020200165802A KR 20200165802 A KR20200165802 A KR 20200165802A KR 20220076870 A KR20220076870 A KR 20220076870A
Authority
KR
South Korea
Prior art keywords
cell
layer
wiring layer
cell wiring
bit line
Prior art date
Application number
KR1020200165802A
Other languages
English (en)
Inventor
이은영
김도형
김택중
박승종
박재화
조윤재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200165802A priority Critical patent/KR20220076870A/ko
Priority to US17/372,880 priority patent/US11723189B2/en
Priority to CN202111305971.3A priority patent/CN114582868A/zh
Priority to TW110142962A priority patent/TWI788106B/zh
Publication of KR20220076870A publication Critical patent/KR20220076870A/ko
Priority to US18/226,891 priority patent/US20230371237A1/en

Links

Images

Classifications

    • H01L27/10814—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H01L27/10823—
    • H01L27/1085—
    • H01L27/10885—
    • H01L27/10897—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는 소자 분리막 및 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판, 활성 영역을 제1 방향으로 가로지르는 워드 라인, 및 기판 상에 제1 방향과 교차하는 제2 방향으로 연장되고, 활성 영역과 연결되는 비트 라인 구조체를 포함하고, 비트 라인 구조체는, 비정질 물질 또는 루테늄을 포함하는 제1 셀 배선막과, 제1 셀 배선막 상에, 제1 셀 배선막을 따라 연장되고 루테늄으로 구성되는 제2 셀 배선막과, 제2 셀 배선막 상에, 제2 셀 배선막을 따라 연장되는 셀 캡핑막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 장치의 집적도가 증가함에 따라 반도체 장치의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 장치에서, 전극의 CD(Critical Dimension)이 작아짐에 따라, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 소자 분리막 및 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판, 활성 영역을 제1 방향으로 가로지르는 워드 라인, 및 기판 상에 제1 방향과 교차하는 제2 방향으로 연장되고, 활성 영역과 연결되는 비트 라인 구조체를 포함하고, 비트 라인 구조체는, 비정질 물질 또는 루테늄을 포함하는 제1 셀 배선막과, 제1 셀 배선막 상에, 제1 셀 배선막을 따라 연장되고 루테늄으로 구성되는 제2 셀 배선막과, 제2 셀 배선막 상에, 제2 셀 배선막을 따라 연장되는 셀 캡핑막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 셀 영역과 셀 영역의 주위의 페리 영역을 포함하는 기판, 셀 영역의 기판 상에 제1 방향으로 연장되고, 제1 셀 배선막, 제1 셀 배선막 상에 제1 셀 배선막과 접하는 제2 셀 배선막 및 제2 셀 배선막 상의 셀 캡핑막을 포함하는 비트 라인 구조체, 및 페리 영역의 기판 상에 배치된 제1 페리 배선막, 제1 페리 배선막 상에 제1 페리 배선막과 접하는 제2 페리 배선막 및 제2 페리 배선막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체를 포함하고, 제1 셀 배선막과 제1 페리 배선막은 비정질 물질 또는 루테늄을 포함하고, 제2 셀 배선막과 제2 페리 배선막은 루테늄으로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 소자 분리막 및 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판, 기판의 활성 영역 상에 제1 방향으로 배열되는 비트 라인 컨택, 및 활성 영역을 제1 방향으로 가로지르고, 비트 라인 컨택에 의해 기판과 전기적으로 연결되는 비트 라인 구조체를 포함하고, 비트 라인 구조체는, 비트 라인 컨택 상에 제1 방향으로 연장되고, 루테늄을 포함하는 제1 셀 배선막과, 제1 셀 배선막과 접하여 제1 셀 배선막을 따라 연장되고 루테늄으로 구성되는 제2 셀 배선막과, 제2 셀 배선막 상에, 제2 셀 배선막을 따라 연장되는 셀 캡핑막과, 기판과 제1 셀 배선막 사이에 제1 셀 배선막을 따라 연장되고, 도핑된 반도체 물질을 포함하는 제3 셀 배선막을 포함하고, 제3 셀 배선막의 상면은 비트 라인 컨택의 상면과 실질적으로 동일 평면 상에 배치되고, 제2 셀 배선막은 (002) 방향으로 배향된 결정립을 포함하고 (101) 방향으로 배향된 결정립을 포함하지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 소자 분리막 및 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판의 활성 영역 상에 트렌치를 형성하고, 트렌치 내에 트렌치를 채우는 비트 라인 컨택을 형성하고, 비트 라인 컨택 및 기판 상에 제1 온도에서 루테늄 질화물로 구성되는 제1 셀 배선막을 형성하고, 제1 셀 배선막 상에 제2 온도에서 루테늄으로 구성되는 제2 셀 배선막을 형성하고, 제2 셀 배선막 상에 어닐링을 수행하고, 어닐링이 수행된 제2 셀 배선막 상에 셀 캡핑막을 형성하는 것을 포함하되, 제2 온도는 제1 온도보다 높다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 R 부분을 확대하여 나타낸 개략적인 레이아웃도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 2의 B - B를 따라 절단한 단면도이다.
도 5 및 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7 내지 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치에서 제2 셀 배선막의 비저항을 나타내는 그래프이다.
도 11은 몇몇 실시예들에 따른 반도체 장치에서 제2 셀 배선막의 X선 회절(X-ray diffraction, XRD) 분석 결과를 나타내는 그래프이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 사시도이다.
도 14는 도 12의 F - F 및 G - G를 따라 절단한 단면도이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 17 내지 도 24는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 셀 영역(20), 셀 영역 분리막(22) 및 페리 영역(24)을 포함할 수 있다.
셀 영역(20)은 예를 들어, 메모리 셀이 배치되는 영역일 수 있다. 셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다. 페리 영역(24)은 예를 들어, 메모리 셀을 동작시키는 회로가 배치된 영역일 수 있다.
도 2는 도 1의 R 부분을 확대하여 나타낸 개략적인 레이아웃도이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 2의 B - B를 따라 절단한 단면도이다.
참고적으로 도 2는 커패시터 구조체(190)를 제외한 DRAM(Dynamic Random Access Memory)의 예시적인 레이아웃도를 도시하였지만, 이에 제한되는 것은 아니다.
도 2를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 105)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역(ACT)은 제3 방향(D3)으로 연장된 바 형태를 가질 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 활성 영역(ACT)을 가로질러 제2 방향(D2)으로 연장될 수 있다.
복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터 구조체(도 2의 190)의 하부 전극(도 2의 191)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터 구조체(도 2의 190)의 하부 전극(도 2의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터 구조체(도 2의 190)의 하부 전극(도 2의 191) 사이에 배치될 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(도 2의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 구조체(도 2의 190)의 하부 전극(도 2의 191) 사이의 컨택 저항이 감소될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다.
다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 2의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 2 내지 도 4를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 소자 분리막(105), 복수의 게이트 구조체(110), 복수의 비트 라인 구조체(140ST), 비트 라인 컨택(146), 스토리지 컨택(120), 스토리지 패드(160) 및 커패시터 구조체(190)를 포함할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 기판(100) 내에 활성 영역(ACT)을 정의할 수 있다. 소자 분리막(105)은 기판(100)에 포함될 수 있다.
소자 분리막(105)에 의해 정의된 활성 영역(ACT)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)은 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
또한, 활성 영역(ACT)은 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)은 제1 방향(D1) 및 제2 방향(D2)에 대해 소정의 각도를 갖는 제3 방향(D3)으로 연장될 수 있다.
소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 소자 분리막(105)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시되지 않았지만, 일 예로, 소자 분리막(105)은 절연 라이너와, 절연 라이너가 정의하는 트렌치를 채우는 필링 절연막을 포함할 수 있다.
도 2에서, 소자 분리막(105)의 상면과, 활성 영역(ACT)에 해당되는 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 가로질러 형성될 수 있다. 즉, 하나의 게이트 구조체(110)는 게이트 구조체(110)가 연장되는 제1 방향(D1)에 위치하는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 트렌치(114)와, 게이트 절연막(111)과, 게이트 전극(112)과, 게이트 캡핑 패턴(113)을 포함할 수 있다. 여기에서, 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다.
게이트 절연막(111)은 게이트 트렌치(114)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(111)은 게이트 트렌치(114)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
게이트 절연막(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
게이트 전극(112)은 게이트 절연막(111) 상에 형성될 수 있다. 게이트 전극(112)은 게이트 트렌치(114)의 일부를 채울 수 있다.
게이트 전극(112)은 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 게이트 전극(112)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(113)은 게이트 전극(112) 상에 형성될 수 있다. 게이트 캡핑 패턴(113)은 게이트 전극(112)이 형성된 나머지의 게이트 트렌치(114)를 채울 수 있다. 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 3에서, 게이트 캡핑 패턴(113)의 상면과, 소자 분리막(105)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 게이트 절연막(111)은 게이트 캡핑 패턴(113)의 상면까지 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(140ST)는 셀 배선 구조체(140) 및 셀 캡핑막(144)을 포함할 수 있다.
셀 배선 구조체(140)는 게이트 구조체(110)가 형성된 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 배선 구조체(140)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)과 교차할 수 있다.
즉, 하나의 셀 배선 구조체(140)는 셀 배선 구조체(140)가 연장되는 제2 방향(D2)에 위치하는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 배선 구조체(140)는 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 배선 구조체(140)는 비트 라인(BL)에 대응될 수 있다.
셀 배선 구조체(140)는 단일막일 수 있으나, 도면에 도시된 바와 같이 다중막일 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 제3 셀 배선막(141), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다. 제조 공정에서, 제3 셀 배선막(141)을 기판(100) 상에 형성한 후, 제3 셀 배선막(141)을 관통하는 비트 라인 컨택(146)을 형성할 경우, 셀 배선 구조체(140)는 상술한 것과 같은 구조를 가질 수 있다.
도시된 것과 달리, 비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 배선 구조체(140)는 제3 셀 배선막(141), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다. 제조 공정에서, 비트 라인 컨택(146)을 형성한 후, 제3 셀 배선막(141)을 기판(100) 및 비트 라인 컨택(146) 상에 형성할 경우, 도 3에서 도시된 것과 다른 형상이 나타날 수 있다.
제1 셀 배선막(143)은 기판(100) 및 소자 분리막(105) 상에 배치될 수 있다. 제1 셀 배선막(143)은 제2 방향(D2)을 따라 길게 연장될 수 있다.
제1 셀 배선막(143)은 비정질 물질 또는 루테늄(Ru)을 포함할 수 있다. 비정질 물질은 예를 들어, 루테늄 실리사이드(RuSix), 루테늄 질화물(RuN), 루테늄 산화물(RuO2), 마그네슘 산화물(MgO2), 티타늄 산화물(TiO2) 및 그래핀 중 어느 하나로 구성될 수 있다. 즉, 제1 셀 배선막(143)은 예를 들어, 루테늄, 루테늄 실리사이드, 루테늄 질화물, 루테늄 산화물, 마그네슘 산화물, 티타늄 산화물 및 그래핀 중 어느 하나로 구성될 수 있다.
제1 셀 배선막(143)은 루테늄 질화물 또는 루테늄 산화물에서 환원된 루테늄을 포함할 수 있다. 루테늄 질화물 또는 루테늄 산화물은 반도제 장치의 제조 공정 중 어닐링 공정에 의해 환원될 수 있다. 이 경우, 제1 셀 배선막(143)은 루테늄만을 포함할 수도 있고, 저농도의 질소 또는 산소를 포함할 수도 있다.
제1 셀 배선막(143)이 루테늄을 포함하는 경우, 몇몇 실시예들에 따른 제1 셀 배선막(143)은 제2 셀 배선막(145)과 다른 방향으로 배향된 결정립 및/또는 제2 셀 배선막(145)과 동일한 방향으로 배향된 결정립을 포함할 수 있다. 또는 몇몇 다른 실시예들에 따른 제1 셀 배선막(143)은 비정질 물질의 루테늄을 포함할 수도 있다.
제2 셀 배선막(145)은 제1 셀 배선막(143) 상에 배치될 수 있다. 제2 셀 배선막(145)은 제1 셀 배선막(143)을 따라 제2 방향(D2)으로 길게 연장될 수 있다. 제2 셀 배선막(145)은 제1 셀 배선막(143)과 접할 수 있다. 제2 셀 배선막(145)의 두께는 예를 들어, 제1 셀 배선막(143)의 두께보다 두꺼울 수 있다.
제2 셀 배선막(145)은 예를 들어, 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), RuAl, NiAl, NbB2, MoB2, TaB2, V2AlC 및 CrAlC 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 셀 배선막(145)은 루테늄으로 구성될 수 있다. 이 경우, 제1 셀 배선막(143)은 제2 셀 배선막(145)의 결정립의 크기를 증가시킬 수 있다.
제2 셀 배선막(145)이 루테늄으로 구성되는 경우, 제1 셀 배선막(143) 상에 형성된 제2 셀 배선막(145)의 결정립은 제1 셀 배선막(143) 없이 형성된 제2 셀 배선막(145)의 결정립의 크기보다 클 수 있다. 결정립의 크기가 커짐에 따라 결정립 사이의 결정립계(grain boundary)는 감소할 수 있다. 결정립계는 전자 이동의 저항으로 작용될 수 있으므로, 제2 셀 배선막(145)의 결정립의 크기가 커짐에 따라, 제2 셀 배선막(145)의 저항이 감소할 수 있다. 즉, 제1 셀 배선막(143)은 제2 셀 배선막(145)의 저항을 감소시킬 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 셀 배선막(143)은 루테늄을 포함하고, 제2 셀 배선막(145)은 루테늄(Ru)으로 구성될 수 있다. 즉, 제1 셀 배선막(143)은 루테늄 또는 루테늄 질화물로 구성될 수 있고, 제2 셀 배선막(145)은 루테늄으로 구성될 수 있다. 이 경우, 제2 셀 배선막(145)은 (002) 방향으로 배향된 결정립을 포함할 수 있고, (101) 방향으로 배향된 결정립을 포함하지 않을 수 있다. 제1 셀 배선막(143)의 적어도 일부는 제2 셀 배선막(145)의 결정립을 따라 배향된 결정립을 포함할 수 있다. 따라서 제1 셀 배선막(143)은 (002) 방향으로 배향된 결정립을 포함할 수 있다.
제3 셀 배선막(141)은 기판(100)과 제1 셀 배선막(143) 사이에 배치될 수 있다. 제3 셀 배선막(141)은 제1 셀 배선막(143)을 따라 제2 방향(D2)으로 연장될 수 있다. 제3 셀 배선막(141)은 제1 셀 배선막(143)과 접할 수 있다.
제3 셀 배선막(141)은 예를 들어, 불순물이 도핑된 반도체 물질을 포함할 수 있다. 제3 셀 배선막(141)은 예를 들어, 불순물이 도핑된 실리콘, 불순물이 도핑된 실리콘 게르마늄 및 불순물이 도핑된 게르마늄 중 적어도 하나를 포함할 수 있다.
비트 라인 컨택(146)은 기판(100)과 셀 배선 구조체(140) 사이에 형성될 수 있다. 즉, 셀 배선 구조체(140)는 비트 라인 컨택(146) 상에 형성될 수 있다.
예를 들어, 비트 라인 컨택(146)은 셀 배선 구조체(140)가 긴 아일랜드 형상을 갖는 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 활성 영역(ACT)의 중심 부분의 기판(100)과 셀 배선 구조체(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 셀 배선 구조체(140)와 기판(100)을 전기적으로 연결할 수 있다. 비트 라인 컨택(146)은 셀 배선 구조체(140)와 활성 영역(ACT)을 전기적으로 연결시킬 수 있다. 즉, 비트 라인 컨택(146)을 통해, 비트 라인 구조체(140ST)는 활성 영역(ACT)과 연결될 수 있다.
구체적으로, 비트 라인 컨택(146)은 인접하는 게이트 구조체(110) 사이의 기판(100)의 불순물 도핑 영역과 셀 배선 구조체(140)를 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다.
예를 들어, 비트 라인 컨택(146)의 바닥면은 게이트 전극(112)의 상면보다 상측에 배치될 수 있다. 게이트 캡핑 패턴(113)의 상면으로부터 비트 라인 컨택(146)의 바닥면까지의 깊이는 게이트 캡핑 패턴(113)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다.
비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 비트 라인 컨택(146)은 불순물이 도핑된 반도체 물질을 포함할 수 있다.
셀 캡핑막(149)은 셀 배선 구조체(140) 상에 배치될 수 있다. 셀 캡핑막(149)은 제2 셀 배선막(145)을 따라 제2 방향(D2)으로 연장될 수 있다. 셀 캡핑막(149)은 예를 들어, 실리콘 질화막, 실리콘 산질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 셀 캡핑막(149)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니며 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질인 경우, 셀 캡핑막(149)은 단일막으로 보여질 수도 있다.
셀 절연막(130)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스페이서 구조체(150)는 셀 배선 구조체(140) 및 셀 캡핑막(149)의 측벽 상에 배치될 수 있다. 스페이서 구조체(150)는 비트 라인 컨택(146)이 형성된 셀 배선 구조체(140)의 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 스페이서 구조체(150)는 셀 배선 구조체(140) 및 셀 캡핑막(149)의 측벽 상에서 제2 방향(D2)으로 연장될 수 있다.
그러나, 비트 라인 컨택(146)이 형성되지 않은 셀 배선 구조체(140)의 나머지 부분에서, 스페이서 구조체(150)는 셀 절연막(130) 상에 배치될 수 있다. 스페이서 구조체(150)는 셀 배선 구조체(140) 및 셀 캡핑막(149)의 측벽 상에서 제2 방향(D2)으로 연장될 수 있다.
스페이서 구조체(150)는 단일막일 수 있으나, 도시된 것처럼, 스페이서 구조체(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 스페이서(151) 및 제2 스페이서(152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스토리지 컨택(120)은 인접하는 셀 배선 구조체(140) 사이에 형성될 수 있다. 스토리지 컨택(120)은 인접하는 셀 배선 구조체(140) 사이의 기판(100) 및 소자 분리막(105)과 중첩될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 층간 절연막(180)은 셀 캡핑막(144) 상에 배치될 수 있다.
층간 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 층간 절연막(180)은 스토리지 패드(160)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 구조체(190)는 층간 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 커패시터 구조체(190)는 층간 절연막(180)에 의해 노출된 스토리지 패드(160)의 상면의 일부와 접속될 수 있다. 이에 따라, 커패시터 구조체(190)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다.
예를 들어, 커패시터 구조체(190)는 하부 전극(191), 커패시터 절연막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터 구조체(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차를 이용하여 커패시터 절연막(192) 내에 전하를 저장할 수 있다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다.
커패시터 절연막(192)은 하부 전극(191) 상에 형성된다. 커패시터 절연막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다.
상부 전극(193)은 커패시터 절연막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 5 및 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의 상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 5는 도 2의 A - A를 따라 절단한 단면도이고 도 6은 도 2의 B - B를 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 셀 배선 구조체(140)는 셀 금속 실리사이드막(147)을 더 포함할 수 있다.
비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 셀 금속 실리사이드막(147), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 제3 셀 배선막(141), 셀 금속 실리사이드막(147), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다.
셀 금속 실리사이드막(147)은 제3 셀 배선막(141)과 제1 셀 배선막(143) 사이에 배치될 수 있다. 셀 금속 실리사이드막(147)은 제1 셀 배선막(143)을 따라 제2 방향(D2)으로 연장될 수 있다. 셀 금속 실리사이드막(147)은 제1 셀 배선막(143)과 접할 수 있다.
셀 금속 실리사이드막(147)은 비트 라인 컨택(146) 상에 배치될 수 있다. 셀 금속 실리사이드막(147)은 제3 셀 배선막(141)을 따라 제2 방향(D2)으로 연장될 수 있다. 셀 금속 실리사이드막(147)은 제3 셀 배선막(141) 및 비트 라인 컨택(146)과 접할 수 있다.
셀 금속 실리사이드막(147)은 예를 들어, 티타늄(Ti) 실리사이드, 코발트(Co) 실리사이드, 니켈(Ni) 실리사이드, 몰리브덴(Mo) 실리사이드, 루테늄(Ru) 실리사이드 및 텅스텐(W) 실리사이드 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 7 내지 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의 상, 도 5 및 도 6를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 7은 도 2의 A - A를 따라 절단한 단면도이고 도 8은 도 2의 B - B를 따라 절단한 단면도이고 도 9는 도 1의 C -C를 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 셀 배선 구조체(140)는 셀 배리어막(148)을 더 포함할 수 있다.
비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 배선 구조체(140)는 기판(100) 상에 차례로 적층된 제3 셀 배선막(141), 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다.
셀 배리어막(148)은 셀 금속 실리사이드막(147)과 제1 셀 배선막(143) 사이에 배치될 수 있다. 셀 배리어막(148)은 셀 금속 실리사이드막(147)을 따라 제2 방향(D2)으로 연장될 수 있다. 셀 배리어막(148)은 셀 금속 실리사이드막(147)과 접할 수 있다. 셀 배리어막(148)은 제1 셀 배선막(143)을 따라 제2 방향(D2)으로 연장될 수 있다. 셀 배리어막(148)은 제1 셀 배선막(143)과 접할 수 있다.
셀 배리어막(148)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 그래핀 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 배리어막(148)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니며 다중막일 수 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질인 경우, 셀 배리어막(148)은 단일막으로 보여질 수도 있다.
예를 들어, 셀 금속 실리사이드막(147)의 두께는 10
Figure pat00001
이상 30
Figure pat00002
이하일 수 있다. 셀 배리어막(148)의 두께는 20
Figure pat00003
이상 50
Figure pat00004
이하일 수 있다. 제1 셀 배선막(143)의 두께는 10
Figure pat00005
이상 30
Figure pat00006
이하일 수 있다. 제2 셀 배선막(145)의 두께는 150
Figure pat00007
이상일 수 있다. 셀 금속 실리사이드막(147)의 두께, 셀 배리어막(148)의 두께, 제1 셀 배선막(143)의 두께 및 제2 셀 배선막(145)의 두께는 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143) 및 제2 셀 배선막(145)에 포함된 물질에 따라 상이할 수 있다.
도 9를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 페리 게이트 구조체(240ST)를 더 포함할 수 있다.
페리 게이트 구조체(240ST)는 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 소자 분리막(26)에 의해 정의된 페리 활성 영역 상에 배치될 수 있다. 서로 인접하는 페리 소자 분리막(26) 사이에 2개의 페리 게이트 구조체(240ST)가 배치되는 것으로 도시되었지만 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
페리 게이트 구조체(240ST)는 기판(100) 상에 순차적으로 적층된 페리 게이트 절연막(230), 페리 배선 구조체(240) 및 페리 캡핑막(244)을 포함할 수 있다. 페리 게이트 구조체(240ST)는 페리 배선 구조체(240)의 측벽 및 페리 캡핑막(244)의 측벽 상에 배치된 페리 스페이서(250)를 포함할 수 있다.
페리 게이트 절연막(230) 은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예들에서, 페리 게이트 절연막(230)은 셀 절연막(130)과 동일 레벨에서 형성될 수 있다.
페리 배선 구조체(240)는 페리 게이트 절연막(230) 상에 순차적으로 적층된 제3 페리 배선막(241), 페리 금속 실리사이드막(247), 페리 배리어막(248), 제1 페리 배선막(243) 및 제2 페리 배선막(245)을 포함할 수 있다.
제3 페리 배선막(241)은 페리 게이트 절연막(230) 상에 배치될 수 있다. 페리 금속 실리사이드막(247)은 제3 페리 배선막(241) 상에 배치될 수 있다. 페리 금속 실리사이드막(247)은 제3 페리 배선막(241)을 따라 연장될 수 있다.
페리 배리어막(248)은 페리 금속 실리사이드막(247) 상에 배치될 수 있다. 페리 배리어막(248)은 페리 금속 실리사이드막(247)을 따라 연장될 수 있다. 페리 배리어막(248)은 페리 금속 실리사이드막(247)과 접할 수 있다.
제1 페리 배선막(243)은 페리 배리어막(248) 상에 배치될 수 있다. 제1 페리 배선막(243)은 페리 배리어막(248)을 따라 연장될 수 있다. 제1 페리 배선막(243)은 페리 배리어막(248)과 접할 수 있다.
제2 페리 배선막(245)은 제1 페리 배선막(243) 상에 배치될 수 있다. 제2 페리 배선막(245)은 제1 페리 배선막(243)을 따라 연장될 수 있다. 제2 페리 배선막(245)은 제1 페리 배선막(243)과 접할 수 있다.
몇몇 실시예들에서, 페리 금속 실리사이드막(247), 페리 배리어막(248), 제1 페리 배선막(243) 및 제2 페리 배선막(245)은 각각 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143) 및 제2 셀 배선막(145)과 동일 레벨, 즉, 동일한 제조 공정에 의해 형성될 수 있다. 예를 들어, 페리 금속 실리사이드막(247), 페리 배리어막(248), 제1 페리 배선막(243) 및 제2 페리 배선막(245)은 각각 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143) 및 제2 셀 배선막(145)과 동일한 물질을 포함할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치에서 제2 셀 배선막의 비저항을 나타내는 그래프이다.
도 2, 도 3 및 도 10을 참조하면, (A)는 제1 셀 배선막(143) 없이 제2 셀 배선막(145)이 형성된 경우의 제2 셀 배선막(145)의 비저항을 나타내고, (B)는 제1 셀 배선막(143) 상에 제2 셀 배선막(145)이 형성된 경우의 제2 셀 배선막(145)의 비저항을 나타낸다. (1)은 어닐링 공정이 수행되기 전의 비저항을 나타내며 (2)는 어닐링 공정이 수행된 후 비저항을 나타낸다. (1)에서 제1 셀 배선막(143)은 루테늄 질화물(RuN)을 포함할 수 있고, (2)에서 제1 셀 배선막(143)은 환원되어 루테늄을 포함할 수 있으며 저농도의 질소를 더 포함할 수도 있다. 제2 셀 배선막(145)은 루테늄을 포함할 수 있다.
제1 셀 배선막(143) 상에 제2 셀 배선막(145)이 형성된 경우 어닐링 공정이 수행되기 전 제2 셀 배선막(145)의 비저항은 제1 셀 배선막(143) 없이 제2 셀 배선막(145)이 형성된 경우 어닐링 공정이 수행되기 전 제2 셀 배선막(145)의 비저항은 보다 작을 수 있다.
제1 셀 배선막(143) 상에 제2 셀 배선막(145)이 형성된 경우 어닐링 공정이 수행된 후 제2 셀 배선막(145)의 비저항은 제1 셀 배선막(143) 없이 제2 셀 배선막(145)이 형성된 경우 어닐링 공정이 수행된 후 제2 셀 배선막(145)의 비저항은 보다 작을 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치에서 제2 셀 배선막의 X선 회절(X-ray diffraction, XRD) 분석 결과를 나타내는 그래프이다.
도 11을 참조하면, (C)는 제1 셀 배선막(143) 없이 제2 셀 배선막(145)이 형성된 경우를 나타내고, (D)는 제1 셀 배선막(143) 상에 제2 셀 배선막(145)이 형성된 경우를 나타낸다. 제1 셀 배선막(143)은 반도체 장치에 어닐링 공정이 수행되기 전 루테늄 질화물(RuN)을 포함할 수 있고, 어닐링 공정이 수행된 후 환원되어 루테늄를 포함할 수 있으며 저농도의 질소를 더 포함할 수도 있다. 제2 셀 배선막(145)은 루테튬를 포함할 수 있다.
제1 셀 배선막(143) 없이 제2 셀 배선막(145)이 형성된 경우(C), 제2 셀 배선막(145)은 (002) 방향으로 배향된 결정립 및 (101) 방향으로 배향된 결정립을 포함할 수 있다.
반면, 제1 셀 배선막(143) 상에 제2 셀 배선막(145)이 형성된 경우(D), 제2 셀 배선막(145)은 (002) 방향으로 배향된 결정립을 포함하나, (101) 방향으로 배향된 결정립을 포함하지 않을 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 사시도이다. 도 14는 도 12의 F - F 및 G - G를 따라 절단한 단면도이다. 참고적으로, 도 12는 도 2의 R 부분을 확대한 도면일 수 있다.
도 12 내지 도 14를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연막(450) 및 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(100) 상에는 하부 절연층(412)이 배치될 수 있다. 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 비트 라인으로 기능할 수 있다.
몇몇 실시예들에서, 제1 도전 라인(420)은 제1 배선막(420_1) 및 제2 배선막(420_2)을 포함할 수 있다.
제1 배선막(420_1)은 제1 절연 패턴(422) 상에 배치될 수 있다. 제2 배선막(420_2)은 제1 배선막(420_1) 상에 배치될 수 있다. 제2 배선막(420_2)은 제1 배선막(420_1)을 따라 제2 방향(D2)으로 연장될 수 있다. 제2 배선막(420_2)은 제1 배선막(420_1)과 접할 수 있다.
제1 배선막(420_1)은 앞서 설명한 제1 셀 배선막(143)에 대응될 수 있고, 제2 배선막(420_2)은 앞서 설명한 제2 셀 배선막(145)에 대응될 수 있다.
몇몇 실시예들에서, 제1 방향(D1)에서 제1 도전 라인(420)의 폭은 기판(100)으로부터 멀어질수록 감소할 수 있다. 이는 제1 도전 라인(420)을 형성하는 공정에 의해 기인할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(D1)에 따른 제1 폭과 제4 방향(D4)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 여기에서 제4 방향(D4)은 제1 방향(D1) 및 제2 방향(D2)과 교차하고, 예를 들어, 기판(100)의 상면과 수직인 방향일 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제3 소오스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제4 소오스/드레인 영역(도시 생략)으로 기능하며, 상기 제3 및 제4 소오스/드레인 영역 사이의 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다. 게이트 전극(440)에 포함된 물질은 셀 게이트 전극(112)에 관한 설명과 동일할 수 있다.
게이트 절연막(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 12에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연막(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연막(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연막(450)은 게이트 전극(440)의 연장 방향(즉, 제1 방향(D1))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연막(450)과 접촉할 수도 있다. 예시적인 실시예들에서, 게이트 절연막(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 방향(D2)을 따라 연장될 수 있다. 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한, 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치될 수 있다. 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 제2 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 컨택(460)이 배치될 수 있다. 커패시터 컨택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 컨택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 제3 식각 정지막(470)이 배치될 수 있다. 제3 식각 정지막(470) 상에 커패시터(480)가 배치될 수 있다. 커패시터(480)는 제2 하부 전극(482), 제2 커패시터 유전막(484) 및 제2 상부 전극(486)을 포함할 수 있다. 제2 하부 전극(482)은 식각 정지막(470)을 관통하여 커패시터 컨택(460)의 상면에 전기적으로 연결될 수 있다. 제2 하부 전극(482)은 제4 방향(D4)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제2 하부 전극(482)은 커패시터 컨택(460)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(460)과 제2 하부 전극(482) 사이에 랜딩 패드(도시 생략)가 더 배치되어 제2 하부 전극(482)은 육각형 형상으로 배열될 수도 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 참고적으로, 도 15은 도 2의 R 부분을 확대한 도면일 수 있다.
도 15 및 도 16을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 컨택 게이트 전극(440A), 복수의 제2 도전 라인(442A) 및 제2 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(100)에는 제1 소자 분리 패턴(412A) 및 제2 소자 분리 패턴(414A)에 의해 복수의 제2 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 제2 활성 영역(AC) 내에 배치될 수 있다. 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제5 소오스/드레인 영역(SD1)이 배치될 수 있다. 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제6 소오스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 제2 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)은 제5 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
몇몇 실시예들에서, 제1 도전 라인(420A)은 앞서 설명한 제1 셀 배선막(143) 및 제2 셀 배선막(145)을 포함할 수 있다.
제2 방향(D2)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 컨택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 컨택 게이트 전극(440A)이 배치될 수 있다. 하나의 컨택 게이트 전극(440A)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 컨택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 컨택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 제4 게이트 절연막(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 컨택 게이트 전극(440A)의 상면 상에서 제1 방향(D1)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 컨택(460A)이 배치될 수 있다. 커패시터 컨택(460A)은 제6 소오스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 컨택(460A) 상에 제2 커패시터(480)가 배치될 수 있다.
도 17 내지 도 24는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 17 내지 도 24는 도 2의 A - A를 따라 절단한 단면도이다.
도 17을 참조하면, 몇몇 실시예들에 따른 기판(100) 내에 소자 분리막(105)이 형성된다. 기판(100)은 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 포함한다.
예를 들어, 기판(100) 내에 소자 분리 트렌치가 형성될 수 있다. 소자 분리 트렌치를 절연 물질로 채워, 기판(100) 내에 소자 분리막(105)이 형성될 수 있다.
도 18을 참조하면, 기판(100) 상에, 프리(pre) 셀 절연막(130p), 제3 프리 셀 배선막(141p), 기판(100)과 연결되는 프리 비트 라인 컨택(146p), 프리 금속 실리사이드막(147p) 및 프리 셀 배리어막(148p)이 차례로 형성될 수 있다.
구체적으로, 프리 셀 절연막(130p)이 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 프리 셀 절연막(130p)은 제1 프리 셀 절연막(131p) 및 제2 프리 셀 절연막(132p)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 프리 셀 절연막(130p) 상에, 제3 프리 셀 배선막(141p)이 형성될 수 있다.
이어서, 기판(100)의 활성 영역(ACT)의 일부를 노출시키는 제1 트렌치(146_t)가 형성될 수 있다. 몇몇 실시예들에서, 제1 트렌치(146_t)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이어서, 제1 트렌치(146_t)를 채우는 프리 비트 라인 컨택(146p)이 형성될 수 있다.
프리 비트 라인 컨택(146p) 및 제3 프리 도전막(141p) 상에, 프리 금속 실리사이드막(147p) 및 프리 셀 배리어막(148p)이 순차적으로 형성될 수 있다.
도 19를 참조하면, 프리 셀 배리어막(148p) 상에 제1 프리 셀 배선막(143p)이 형성될 수 있다.
예를 들어, 제1 프리 셀 배선막(143p)이 루테늄 질화물(RuN)을 포함할 수 있다. 이 경우, 제1 프리 셀 배선막(143p)은 물리적 기상 증착(PVD; physics vapor deposition) 공정에 의해 형성될 수 있다. 제1 프리 셀 배선막(143p)은 Ru을 포함하는 타겟이 배치된 PVD 공정 챔버 내로 제1 온도 질소 가스를 주입하여 형성될 수 있다. 루테늄를 포함하는 타겟의 전이 금속과 질소 가스에 의해 루테늄 질화물을 포함하는 제1 프리 셀 배선막(143p)이 형성될 수 있다. 제1 온도는 200 ℃ 이하의 온도일 수 있다.
도 20을 참조하면, 제1 프리 셀 배선막(143p) 상에 제2 프리 셀 배선막(145p)이 형성될 수 있다. 이에 따라 프리 금속 실리사이드막(147p), 프리 셀 배리어막(148p), 제1 프리 셀 배선막(143p) 및 제2 프리 셀 배선막(145p)을 포함하는 프리 셀 배선 구조체(140p)가 형성될 수 있다.
예를 들어, 제2 프리 셀 배선막(145p)은 루테늄으로 구성될 수 있다. 이 경우, 제2 프리 셀 배선막(145p)은 물리적 기상 증착(PVD; physics vapor deposition) 공정에 의해 제1 프리 셀 배선막(143p) 상에 형성될 수 있다. 제2 프리 셀 배선막(145p)은 제2 프리 셀 배선막(145p)은 제2 온도에서 형성될 수 있다. 제2 온도는 제1 온도보다 높은 온도일 수 있다. 제2 온도는 400 ℃ 이상의 온도일 수 있다. 제2 프리 셀 배선막(145p)은 제1 셀 프리 배선막(145p) 상에 형성되어 (002) 방향으로 배향되는 결정립을 포함하되 (101) 방향으로 배향되는 결정립을 포함하지 않을 수 있다.
이어서, 어닐링(annealing) 공정(14)이 수행될 수 있다. 어닐링 공정(14)은 제3 온도에서 수행될 수 있다. 제3 온도는 제1 온도 및 제2 온도보다 높은 온도일 수 있다. 제3 온도는 550 ℃ 이상의 온도일 수 있다.
예를 들어, 제1 프리 셀 배선막(143p)이 루테늄 질화물로 구성되는 경우, 루테늄 질화물은 열에 의해 루테늄과 질소로 분리될 수 있다. 이 때 질소는 제1 프리 셀 배선막(143p)의 하부에 형성된 프리 셀 배리어막(148p)으로 흡수될 수 있다. 또는 질소의 적어도 일부는 제1 프리 셀 배선막(143p)에 잔존할 수 있다. 이에 따라 제1 프리 셀 배선막(143p)은 루테늄을 포함할 수 있다. 또한 제1 프리 셀 배선막(143p)의 저항이 감소될 수 있다.
또한 환원되어 루테늄을 포함하는 제1 프리 셀 배선막(143p)의 적어도 일부는 제2 프리 셀 배선막(143p)의 결정립이 배향된 방향으로 배향될 수 있다. 즉, 제1 프리 셀 배선막(143p)은 제2 프리 셀 배선막(143p)이 배향된 방향으로 배향된 결정립을 포함할 수 있다. 이에 따라 몇몇 실시예들에 따라 비정질 물질로 구성된 제1 프리 셀 배선막(143p)은 결정립을 포함할 수도 있다.
도 21을 참조하면, 프리 셀 배선 구조체(140p) 상에, 프리 셀 캡핑막(144p)이 형성될 수 있다.
도 22를 참조하면, 프리 셀 배선 구조체(140p) 및 프리 셀 캡핑막(144p)을 식각하여, 기판(100) 및 프리 셀 절연막(130p) 상에서 제2 방향(도 1의 D2)으로 연장되는 셀 금속 실리사이드막(147), 셀 배리어막(148), 제1 셀 배선막(143), 제2 셀 배선막(145) 및 셀 캡핑막(149)이 형성될 수 있다.
또한, 프리 비트 라인 컨택(146p)을 패터닝하여, 셀 금속 실리사이드막(147)과 기판(100) 사이에, 비트 라인 컨택(146)이 형성될 수 있다.
예를 들어, 제2 셀 배선막(145)은 루테늄으로 구성될 수 있다. 식각 공정 후, 제2 셀 배선막(145)의 측벽 상에 제2 셀 배선막(145)에 포함된 금속의 산화물이 형성될 수 있다. 제2 셀 배선막(145)의 측벽에 형성된 금속 산화물은 제2 셀 배선막(145)의 특성을 저하시킬 수 있다.
제2 셀 배선막(145)의 특성 저하를 방지하기 위해, 제2 셀 배선막(145)을 형성하는 식각 공정 후, 제2 셀 배선막(145)의 표면을 환원시키는 환원 공정이 진행될 수 있다.
제2 셀 배선막(145)의 표면을 환원시키는 환원 공정은 예를 들어, 환원 가스를 이용한 열처리 공정, 환원 가스를 이용한 고온 플라즈마 공정, 환원 가스를 이용한 라디칼 공정 중 적어도 하나일 수 있다. 예를 들어, 환원 가스는 수소(H2)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
일 예로, 제2 셀 배선막(145)을 형성하는 식각 공정과, 제2 셀 배선막(145)의 표면을 환원시키는 환원 공정은 인시츄(in-situ)로 진행될 수 있다. 다른 예로, 제2 셀 배선막(145)을 형성하는 식각 공정과, 제2 셀 배선막(145)의 표면을 환원시키는 환원 공정은 익시츄(ex-situ)로 진행될 수 있다.
도 23을 참조하면, 비트 라인 구조체(140_ST)의 측벽 상에 스페이서 구조체(150)가 형성될 수 있다.
스페이서 구조체(150)는 비트 라인 컨택(146)이 형성된 배선 구조체(140)의 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 스페이서 구조체(150)는 비트 라인 구조체(140_ST)의 측벽을 따라 제2 방향(도 1의 D2)으로 연장될 수 있다.
스페이서 구조체(150)는 비트 라인 컨택(146)이 형성되지 않은 배선 구조체(140)의 부분에서 셀 절연막(130) 상에 형성될 수 있다. 스페이서 구조체(150)는 비트 라인 구조체(140_ST)의 측벽을 따라 제2 방향(도 1의 D2)으로 연장될 수 있다.
스페이서 구조체(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 스페이서(151)는 프리 셀 절연막(130p)의 상면을 따라 형성될 수 있다.
도 24를 참조하면, 비트 라인 구조체(140_ST) 사이에 제2 트렌치(120_t)가 형성될 수 있다. 제2 트렌치(120_t)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다. 이에 따라 비트 라인 구조체(140_ST) 사이에, 기판(100) 및 소자 분리막(105)이 노출될 수 있다.
제2 트렌치(120_t)를 형성하는 과정에서 비트 라인 구조체(140_ST) 및 제2 스페이서(152)와 중첩되지 않는 프리 셀 절연막(130p) 및 제1 스페이서(151)가 제거될 수 있다. 이에 따라 셀 절연막(130)이 형성될 수 있다.
이어서 도 7을 참조하면, 제2 트렌치(120_t)를 채우는 스토리지 컨택(120)이 형성될 수 있다. 이어서, 스토리지 컨택(120) 상에 스토리지 패드(160) 및 커패시터 구조체(190)가 형성될 수 있다.
비트 라인 구조체(140_ST) 및 스페이서 구조체(150)와 중첩되지 않는 프리 셀 절연막(130p)이 제거될 수 있다. 비트 라인 구조체(140_ST) 사이에, 기판(100) 및 소자 분리막(105)이 노출될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110: 게이트 구조체 120: 스토리지 컨택
140: 셀 배선 구조체 140ST: 비트 라인 구조체
146: 비트 라인 컨택 150: 스페이서 구조체
160: 스토리지 패드 190: 커패시터 구조체
240: 페리 배선 구조체 240ST: 페리 게이트 구조체

Claims (20)

  1. 소자 분리막 및 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판;
    상기 활성 영역을 제1 방향으로 가로지르는 워드 라인; 및
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 활성 영역과 연결되는 비트 라인 구조체를 포함하고,
    상기 비트 라인 구조체는,
    비정질 물질 또는 루테늄을 포함하는 제1 셀 배선막과,
    상기 제1 셀 배선막 상에, 상기 제1 셀 배선막을 따라 연장되고 루테늄으로 구성되는 제2 셀 배선막과,
    상기 제2 셀 배선막 상에, 상기 제2 셀 배선막을 따라 연장되는 셀 캡핑막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 비트 라인 구조체는, 상기 기판과 상기 제1 셀 배선막 사이에 배치되고 상기 제1 셀 배선막을 따라 연장되는 제3 셀 배선막을 더 포함하고,
    상기 제3 셀 배선막은 도핑된 반도체 물질을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 비정질 물질은 루테늄 실리사이드, 루테늄 질화물, 루테늄 산화물, 마그네슘 산화물, 티타늄 산화물 및 그래핀 중 어느 하나로 구성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 비트 라인 구조체는 상기 기판과 상기 제1 셀 배선막 사이에 배치되고, 상기 제1 셀 배선막을 따라 연장되는 셀 배리어막을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 셀 배리어막은 금속 물질 및 그래핀 중 적어도 하나를 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 기판의 상기 활성 영역 상에 배치되는 비트 라인 컨택을 더 포함하고,
    상기 비트 라인 구조체는 상기 비트 라인 컨택 상에 배치되어 상기 비트 라인 컨택을 통해 상기 기판과 전기적으로 연결되는 반도체 장치.
  7. 제 6항에 있어서,
    상기 비트 라인 구조체는 상기 비트 라인 컨택과 상기 셀 배리어막 사이에 배치되고, 상기 셀 배리어막을 따라 연장되는 셀 금속 실리사이드막을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 셀 배선막은 루테늄을 포함하고,
    상기 제2 셀 배선막은 (002) 방향으로 배향된 결정립을 포함하고 (101) 방향으로 배향된 결정립을 포함하지 않는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 셀 배선막은 (002) 방향으로 배향된 결정립을 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제2 셀 배선막의 두께는 상기 제1 셀 배선막의 두께보다 두꺼운 반도체 장치.
  11. 제 1항에 있어서,
    상기 비트 라인 구조체의 적어도 일측 상에, 상기 소자 분리막 및 상기 활성 영역 내에 형성되는 트렌치와,
    상기 트렌치를 채우는 스토리지 컨택과,
    상기 스토리지 컨택 상에 배치된 랜딩 패드와,
    상기 랜딩 패드 상에 배치되어 상기 랜딩 패드 및 상기 스토리지 컨택과 전기적으로 연결되는 커패시터 구조체를 더 포함하는 반도체 장치.
  12. 셀 영역과 상기 셀 영역의 주위의 페리 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 상에 제1 방향으로 연장되고, 제1 셀 배선막, 상기 제1 셀 배선막 상에 상기 제1 셀 배선막과 접하는 제2 셀 배선막 및 상기 제2 셀 배선막 상의 셀 캡핑막을 포함하는 비트 라인 구조체; 및
    상기 페리 영역의 상기 기판 상에 배치된 제1 페리 배선막, 상기 제1 페리 배선막 상에 상기 제1 페리 배선막과 접하는 제2 페리 배선막 및 상기 제2 페리 배선막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체를 포함하고,
    상기 제1 셀 배선막과 상기 제1 페리 배선막은 비정질 물질 또는 루테늄을 포함하고,
    상기 제2 셀 배선막과 상기 제2 페리 배선막은 루테늄으로 구성되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 비트 라인 구조체는 상기 셀 영역의 상기 기판과 상기 제1 셀 배선막 사이에 상기 제1 셀 배선막을 따라 연장되는 셀 배리어막을 더 포함하고,
    상기 페리 게이트 구조체는 상기 페리 영역의 상기 기판과 상기 제1 페리 배선막 사이에 상기 제1 페리 배선막을 따라 연장되는 페리 배리어막을 더 포함하고,
    상기 셀 배리어막 및 상기 페리 배리어막은 금속 물질 및 그래핀 중 적어도 하나를 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 비트 라인 구조체는 상기 셀 영역의 상기 기판과 상기 셀 배리어막 사이에 상기 셀 배리어막을 따라 연장되는 셀 금속 실리사이드막을 더 포함하고,
    상기 페리 게이트 구조체는 상기 페리 영역의 상기 기판과 상기 페리 배리어막 사이에 상기 페리 배리어막을 따라 연장되는 페리 금속 실리사이드막을 더 포함하는 반도체 장치.
  15. 제 12항에 있어서,
    상기 비정질 물질은 루테늄 실리사이드, 루테늄 질화물, 루테늄 산화물, 마그네슘 산화물, 티타늄 산화물 및 그래핀 중 어느 하나를 포함하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 제1 셀 배선막 및 상기 제1 페리 배선막은 루테늄 및 루테늄 질화물 중 어느 하나로 구성되고,
    상기 제2 셀 배선막 및 상기 제2 페리 배선막은 (002) 방향으로 배향된 결정립을 포함하고 (101) 방향으로 배향된 결정립을 포함하지 않는 반도체 장치.
  17. 제 12항에 있어서,
    상기 셀 영역의 상기 기판은,
    게이트 트렌치와,
    상기 게이트 트렌치의 일부를 채우고 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과,
    상기 게이트 전극의 측면에 배치되는 소오스/드레인 영역을 더 포함하는 반도체 장치.
  18. 소자 분리막 및 상기 소자 분리막에 의해 정의되는 활성 영역을 포함하는 기판;
    상기 기판의 상기 활성 영역 상에 제1 방향으로 배열되는 비트 라인 컨택; 및
    상기 활성 영역을 상기 제1 방향으로 가로지르고, 상기 비트 라인 컨택에 의해 상기 기판과 전기적으로 연결되는 비트 라인 구조체를 포함하고,
    상기 비트 라인 구조체는,
    상기 비트 라인 컨택 상에 상기 제1 방향으로 연장되고, 루테늄을 포함하는 제1 셀 배선막과,
    상기 제1 셀 배선막과 접하여 상기 제1 셀 배선막을 따라 연장되고 루테늄으로 구성되는 제2 셀 배선막과,
    상기 제2 셀 배선막 상에, 상기 제2 셀 배선막을 따라 연장되는 셀 캡핑막과,
    상기 기판과 상기 제1 셀 배선막 사이에 상기 제1 셀 배선막을 따라 연장되고, 도핑된 반도체 물질을 포함하는 제3 셀 배선막을 포함하고,
    상기 제3 셀 배선막의 상면은 상기 비트 라인 컨택의 상면과 실질적으로 동일 평면 상에 배치되고,
    상기 제2 셀 배선막은 (002) 방향으로 배향된 결정립을 포함하고 (101) 방향으로 배향된 결정립을 포함하지 않는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제3 셀 배선막과 상기 제1 셀 배선막 사이에 상기 제1 셀 배선막을 따라 연장되고, 티타늄을 포함하는 셀 배리어막을 더 포함하는 반도체 장치.
  20. 제 18항에 있어서,
    상기 비트 라인 구조체는
    상기 제3 셀 배선막과 상기 제1 셀 배선막 사이에 상기 제1 셀 배선막을 따라 연장되는 셀 배리어막과,
    상기 셀 배리어막과 상기 제1 셀 배선막 사이에 상기 셀 배리어막을 따라 연장되는 셀 금속 실리사이드막을 더 포함하는 반도체 장치.
KR1020200165802A 2020-12-01 2020-12-01 반도체 장치 및 이의 제조 방법 KR20220076870A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200165802A KR20220076870A (ko) 2020-12-01 2020-12-01 반도체 장치 및 이의 제조 방법
US17/372,880 US11723189B2 (en) 2020-12-01 2021-07-12 Semiconductor device and method of fabricating the same
CN202111305971.3A CN114582868A (zh) 2020-12-01 2021-11-05 半导体器件
TW110142962A TWI788106B (zh) 2020-12-01 2021-11-18 半導體裝置
US18/226,891 US20230371237A1 (en) 2020-12-01 2023-07-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200165802A KR20220076870A (ko) 2020-12-01 2020-12-01 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220076870A true KR20220076870A (ko) 2022-06-08

Family

ID=81751758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200165802A KR20220076870A (ko) 2020-12-01 2020-12-01 반도체 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (2) US11723189B2 (ko)
KR (1) KR20220076870A (ko)
CN (1) CN114582868A (ko)
TW (1) TWI788106B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223603A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
US11637107B2 (en) * 2021-06-17 2023-04-25 Applied Materials, Inc. Silicon-containing layer for bit line resistance reduction
TWI830539B (zh) * 2022-12-15 2024-01-21 華邦電子股份有限公司 半導體結構及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219515B1 (ko) 1996-12-31 1999-09-01 윤종용 반도체장치의게이트 전극 형성방법
WO1999066558A1 (fr) 1998-06-19 1999-12-23 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production
JP3287403B2 (ja) 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
US6617248B1 (en) 2000-11-10 2003-09-09 Micron Technology, Inc. Method for forming a ruthenium metal layer
JP4963021B2 (ja) 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5521726B2 (ja) 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN102299077B (zh) 2010-06-28 2013-04-10 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5390654B2 (ja) 2012-03-08 2014-01-15 株式会社東芝 半導体装置の製造方法
KR102230196B1 (ko) 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102401180B1 (ko) * 2015-10-20 2022-05-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102327140B1 (ko) 2015-11-30 2021-11-16 삼성전자주식회사 Otp 메모리 소자와 그 제조방법 및 그 메모리 소자를 포함한 전자 장치
TWI717554B (zh) 2016-10-03 2021-02-01 美商應用材料股份有限公司 使用pvd釕的方法與裝置
TW201901971A (zh) 2017-05-12 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
KR102589300B1 (ko) 2018-09-13 2023-10-13 삼성전자주식회사 게이트 스페이서 구조체를 포함하는 집적 회로 소자
US11152253B2 (en) * 2020-01-10 2021-10-19 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same

Also Published As

Publication number Publication date
US11723189B2 (en) 2023-08-08
US20220173108A1 (en) 2022-06-02
CN114582868A (zh) 2022-06-03
TWI788106B (zh) 2022-12-21
TW202236613A (zh) 2022-09-16
US20230371237A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US11282833B2 (en) Semiconductor device
TWI788106B (zh) 半導體裝置
US11456366B2 (en) Semiconductor device and method of fabricating the same
US20220139927A1 (en) Semiconductor memory devices and methods for fabricating the same
US11854979B2 (en) Semiconductor device
EP4294159A1 (en) Capacitor structure, semiconductor memory device including the structure, and method for manufacturing the structure
TWI783765B (zh) 半導體記憶體裝置
EP4307856A1 (en) Semiconductor memory devices
TWI836976B (zh) 半導體記憶體裝置
US20230328961A1 (en) Semiconductor device
US20230189504A1 (en) Semiconductor memory device
US20230112600A1 (en) Semiconductor devices
KR20230056990A (ko) 반도체 장치
KR20240050242A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20240025974A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20230163233A (ko) 반도체 장치
KR20230066761A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20240018223A (ko) 반도체 메모리 장치 및 이의 제조 방법