KR20230066761A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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김경수
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Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 셀 영역은 셀 활성 영역을 포함하는 기판, 셀 영역의 기판 내에 배치되고, 제1 방향으로 연장된 셀 게이트 전극, 셀 영역의 기판 상에, 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 페리 영역의 기판 상에, 제1 방향으로 연장되고, 제2 방향으로 이격된 복수의 핀형 패턴, 복수의 핀형 패턴과 교차하고, 제1 방향으로 연장된 제1 측벽과 제2 방향으로 연장된 제2 측벽을 포함하는 페리 게이트 전극, 페리 게이트 전극의 제1 측벽 상에 배치된 페리 게이트 분리 패턴으로, 페리 게이트 분리 패턴의 상면은 페리 게이트 전극의 상면보다 높은 페리 게이트 분리 패턴, 및 페리 게이트 분리 패턴의 측벽의 일부와, 페리 게이트 전극의 상면과, 페리 게이트 분리 패턴의 상면을 덮는 페리 층간 절연막을 포함하고, 페리 층간 절연막의 상면은 셀 라인 캡핑막의 상면과 동일 평면에 놓인다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 상호 교차하는 다수의 배선 라인들 및 노드 패드들을 구비하는 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 측면(aspect)은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 셀 영역은 셀 활성 영역을 포함하는 기판, 셀 영역의 기판 내에 배치되고, 제1 방향으로 연장된 셀 게이트 전극, 셀 영역의 기판 상에, 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 페리 영역의 기판 상에, 제1 방향으로 연장되고, 제2 방향으로 이격된 복수의 핀형 패턴, 복수의 핀형 패턴과 교차하고, 제1 방향으로 연장된 제1 측벽과 제2 방향으로 연장된 제2 측벽을 포함하는 페리 게이트 전극, 페리 게이트 전극의 제1 측벽 상에 배치된 페리 게이트 분리 패턴으로, 페리 게이트 분리 패턴의 상면은 페리 게이트 전극의 상면보다 높은 페리 게이트 분리 패턴, 및 페리 게이트 분리 패턴의 측벽의 일부와, 페리 게이트 전극의 상면과, 페리 게이트 분리 패턴의 상면을 덮는 페리 층간 절연막을 포함하고, 페리 층간 절연막의 상면은 셀 라인 캡핑막의 상면과 동일 평면에 놓인다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 측면은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 셀 영역은 셀 소자 분리막에 의해 정의된 셀 활성 영역을 포함하는 기판, 셀 영역의 기판 내에 배치되고, 제1 방향으로 연장된 셀 게이트 트렌치와 셀 게이트 트렌치 내의 셀 게이트 전극을 포함하는 셀 게이트 구조체로, 셀 게이트 트렌치는 셀 소자 분리막 및 셀 활성 영역을 가로지르는 셀 게이트 구조체, 셀 영역의 기판 상에, 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 페리 영역의 기판 상에, 제1 방향으로 연장되고, 제2 방향으로 이격된 복수의 핀형 패턴, 제2 방향으로 인접한 핀형 패턴을 분리하는 핀 트렌치, 복수의 핀형 패턴과 교차하는 페리 게이트 전극, 및 페리 게이트 전극 상에 배치되는 페리 층간 절연막을 포함하고, 셀 게이트 트렌치의 깊이는 핀 트렌치의 깊이와 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 측면은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 셀 영역은 셀 활성 영역을 포함하는 기판, 셀 영역의 기판 내에 배치되고, 제1 방향으로 연장된 복수의 셀 게이트 전극, 셀 영역의 기판 상에, 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 페리 영역의 기판 상에, 제1 방향으로 연장되고, 제2 방향으로 이격된 복수의 핀형 패턴, 핀형 패턴을 분리하고, 제2 방향으로 이격된 복수의 핀 트렌치, 복수의 핀형 패턴과 교차하는 페리 게이트 전극, 및 페리 게이트 전극 상에 배치되는 페리 층간 절연막을 포함하고, 제2 방향으로 이격된 셀 게이트 전극 사이의 간격은 제2 방향으로 이격된 핀 트렌치 사이의 간격과 동일하다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 측면은 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고, 셀 영역에 셀 활성 영역을 정의하는 셀 소자 분리막이 형성되고, 페리 영역에 페리 활성 영역을 정의하는 페리 소자 분리막이 형성되고, 셀 영역의 기판 내에, 제1 방향으로 연장된 셀 게이트 트렌치와 셀 게이트 트렌치 내의 셀 게이트 전극을 형성하고, 페리 영역의 기판 내에, 제1 방향으로 연장된 핀 트렌치와 핀 트렌치 내의 더미 게이트 전극을 형성하고, 셀 게이트 트렌치 및 핀 트렌치는 동시에 형성되고, 셀 게이트 전극 및 더미 게이트 전극은 동시에 형성되고, 더미 게이트 전극은 페리 활성 영역의 기판 내에 형성되고, 더미 게이트 전극을 제거한 후, 핀 트렌치 내에 프리 필드 절연막을 형성하고, 프리 필드 절연막의 일부 및 페리 소자 분리막의 일부를 제거하여, 제1 방향으로 연장된 핀형 패턴을 형성하고, 핀형 패턴 상에, 핀형 패턴과 교차하는 페리 게이트 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 R1 영역의 개략적인 레이아웃이다.
도 3의 도 2의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 4은 도 1의 R2 영역의 개략적인 레이아웃도이다.
도 5 및 도 6은 도 2의 A - A 및 B - B를 따라 절단한 예시적인 단면도이다.
도 7 내지 도 9는 도 4의 C - C, D - D 및 E - E를 따라 절단한 예시적인 단면도이다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 18 및 도 19는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 20 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 23 내지 도 56은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 R1 영역의 개략적인 레이아웃이다. 도 3의 도 2의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 4은 도 1의 R2 영역의 개략적인 레이아웃도이다. 도 5 및 도 6은 도 2의 A - A 및 B - B를 따라 절단한 예시적인 단면도이다. 도 7 내지 도 9는 도 4의 C - C, D - D 및 E - E를 따라 절단한 예시적인 단면도이다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 내지 도 4를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다.
셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(도 5의 100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(DR3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL)은 셀 영역 분리막(22)까지 연장될 수 있다. 워드 라인(WL)의 일부는 셀 영역 분리막(22)과 제4 방향(DR4)으로 중첩될 수 있다.
제1 방향(DR1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)을 포함할 수 있다. 비트 라인 연결 영역(103a)는 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역(103b)는 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
예를 들어, 비트 라인 연결 영역(103a)은 비트 라인(BL)과 연결되는 영역이고, 스토리지 연결 영역(103b)은 정보 저장부(도 5의 190)와 연결되는 영역일 수 있다. 다르게 설명하면, 비트 라인 연결 영역(103a)은 공통 드레인 영역에 해당되고, 스토리지 연결 영역(103b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL)과, 이에 인접한 비트 라인 연결 영역(103a) 및 스토리지 연결 영역(103b)은 트랜지스터를 구성할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
비트 라인(BL)은 셀 영역 분리막(22)까지 연장될 수 있다. 비트 라인(BL)의 일부는 셀 영역 분리막(22)과 제4 방향(DR4)으로 중첩될 수 있다. 제4 방향(DR4)은 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)과 직교할 수 있다. 제4 방향(DR4)는 기판(100)의 두께 방향일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 노드 패드(Node Pad: XP), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 노드 패드(XP)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 5의 191)에 연결시키는 접속 패드일 수 있다. 배치 구조상, 노드 패드(XP)와 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 5의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 노드 패드(XP)와 커패시터의 하부 전극(도 5의 191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극(191) 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역(103a)과 연결될 수 있다. 노드 패드(XP)는 스토리지 연결 영역(103b)과 연결될 수 있다. 노드 패드(XP)가 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 노드 패드(XP)와 적어도 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 노드 패드(XP)는 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 5의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 노드 패드(XP) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(DR3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 노드 패드(XP)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 노드 패드(XP)은 제1 방향(DR1) 및 제2 방향(DR2)를 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 노드 패드(XP)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
페리 영역(24)은 페리 활성 영역(P_ACT)을 포함할 수 있다. 페리 활성 영역(P_ACT)은 기판(도 7의 100) 내에 형성된 페리 소자 분리막(205)에 의해 정의될 수 있다.
페리 활성 영역(P_ACT) 내에서, 제1 방향(DR1)으로 연장된 복수의 핀형 활성 패턴(210)이 배치될 수 있다. 핀형 활성 패턴(210)은 제2 방향(DR2)으로 이격될 수 있다.
페리 게이트 전극(220)은 핀형 활성 패턴(210) 상에 배치될 수 있다. 페리 게이트 전극(220)은 핀형 활성 패턴(210)과 교차할 수 있다. 페리 게이트 전극(220)은 제2 방향(DR2)으로 연장될 수 있다.
도 1 내지 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 노드 접속 패드(125)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)와, 핀형 활성 패턴(210)과, 페리 게이트 구조체(220ST)를 포함할 수 있다.
기판(100)은 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 노드 접속 패드(125)와, 복수의 비트 라인 컨택(146)과, 정보 저장부(190)는 셀 영역(20)에 배치될 수 있다. 핀형 활성 패턴(210)과, 페리 게이트 구조체(220ST)는 페리 영역(24)에 배치될 수 있다.
셀 소자 분리막(105)은 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 셀 영역(20) 내에 셀 활성 영역(ACT)을 정의할 수 있다. 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)는 도 2 및 도 3에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)는 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 영역 분리막(22)도 STI 구조를 갖는 셀 경계 분리막이 형성될 수 있다. 셀 영역(20)은 셀 영역 분리막(22)에 의해 정의될 수 있다.
페리 소자 분리막(205)은 STI 구조를 가질 수 있다. 페리 소자 분리막(205)은 페리 활성 영역(P_ACT)을 정의할 수 있다. 페리 소자 분리막(205)은 기판(100) 내에 형성된 페리 분리 트렌치(206)를 채울 수 있다. 페리 분리 트렌치(206)은 페리 활성 영역(P_ACT)의 둘레에 배치될 수 있다.
셀 소자 분리막(105), 페리 소자 분리막(205) 및 셀 영역 분리막(22)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도 5 내지 도 9에서, 셀 소자 분리막(105) 및 페리 소자 분리막(205)은 각각 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 소자 분리막(105) 및 페리 소자 분리막(205)의 폭에 따라, 셀 소자 분리막(105) 및 페리 소자 분리막(205)은 각각 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 6 및 도 8에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)를 가로질러 형성될 수 있다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. 여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.
도시되지 않았지만, 셀 게이트 트렌치(115)는 셀 소자 분리막(105) 내에서 상대적으로 깊고, 셀 활성 영역(ACT)들 내에서 상대적으로 얕을 수 있다. 워드 라인(WL)의 바닥면은 굴곡질 수 있다. 즉, 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이는 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이보다 클 수 있다.
셀 게이트 트렌치(115)는 제1 간격(L1)만큼 이격되어 제2 방향(DR2)으로 배치될 수 있다. 즉, 제2 방향(DR2)으로 인접하는 셀 게이트 트렌치(115) 사이의 간격은 제1 간격(L1)이다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 배치될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115) 내에 배치되므로, 제2 방향(DR2)으로 인접하는 셀 게이트 전극(112) 사이의 간격은 제1 간격(L1)이다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)는 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘-게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
셀 게이트 캡핑 패턴(113)의 상면은 셀 소자 분리막(105)의 상면과 동일 평면에 놓이는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 도 3의 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)에 형성될 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(140)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
셀 도전 라인(140)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 셀 도전 라인(140)은 도전 물질이 적층된 복수의 도전막을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(DR2)으로 연장될 수 있다. 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 형성될 수 있다. 비트 라인 컨택(146)은 셀 활성 영역(ACT)의 비트 라인 연결 영역(103a)과, 셀 도전 라인(140) 사이에 형성될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역(103a)과 연결될 수 있다.
평면적인 관점에서, 비트 라인 컨택(146)은 원형 또는 타원형의 형태를 가질 수 있다. 비트 라인 컨택(146)의 평면적은 비트 라인 연결 영역(103a)과 하나의 셀 도전 라인(140)이 중첩되는 면적보다 클 수 있다. 비트 라인 컨택(146)의 평면적은 하나의 비트 라인 연결 영역(103a)의 평면적보다 클 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 연결된 상면(146US)을 포함할 수 있다. 비트 라인 컨택의 상면(146US)에서 멀어짐에 따라, 비트 라인 컨택(146)은 비트 라인 컨택(146)의 제1 방향(DR1)으로의 폭이 증가하는 부분을 포함할 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
노드 접속 패드(125)는 기판(100) 상에 배치될 수 있다. 노드 접속 패드(125)는 셀 활성 영역(ACT)의 스토리지 연결 영역(103b) 상에 배치될 수 있다. 노드 접속 패드(125)는 스토리지 연결 영역(103b)과 연결될 수 있다.
노드 접속 패드(125)는 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 도시되지 않았지만, 노드 접속 패드(125)은 제2 방향(DR2)으로 인접한 셀 게이트 전극(112) 사이에 배치될 수 있다.
셀 소자 분리막(105)의 상면을 기준으로, 노드 접속 패드의 상면(125US)은 비트 라인 컨택의 상면(146US)보다 낮다. 셀 소자 분리막(105)의 상면을 기준으로, 노드 접속 패드의 상면(125US)은 셀 도전 라인(140)의 하면보다 낮다.
노드 접속 패드(125)는 정보 저장부(190)과, 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 노드 접속 패드(125)는 노드 패드(XP)에 대응될 수 있다. 노드 접속 패드(125)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 구조체(145ST)는 제1 방향(DR1)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. 도시되지 않았지만, 패드 분리 구조체(145ST)는 제2 방향(DR2)으로 인접한 노드 접속 패드(125)를 이격시킬 수 있다. 패드 분리 구조체(145ST)는 노드 접속 패드의 상면(125US)을 덮는다.
패드 분리 구조체(145ST)는 패드 분리 패턴(145)과, 상부 셀 절연막(130)을 포함할 수 있다. 상부 셀 절연막(130)은 패드 분리 패턴(145) 상에 배치될 수 있다.
노드 접속 패드(125)가 제1 방향(DR1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 패드 분리 패턴(145)은 제1 노드 접속 패드 및 제2 노드 접속 패드를 제1 방향(DR1)으로 분리할 수 있다. 도시되지 않았지만, 패드 분리 패턴(145)은 제2 방향(DR2)으로 인접한 노드 접속 패드(125)도 분리할 수 있다.
상부 셀 절연막(130)은 노드 접속 패드의 상면(125US)을 덮는다. 노드 접속 패드(125)가 제1 방향(DR1)으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드를 포함할 때, 상부 셀 절연막(130)은 제1 노드 접속 패드의 상면 및 제2 노드 접속 패드의 상면을 덮을 수 있다. 상부 셀 절연막의 상면(130US)은 비트 라인 컨택의 상면(146US)과 동일 평면에 놓일 수 있다. 즉, 셀 소자 분리막(105)의 상면을 기준으로, 상부 셀 절연막의 상면(130US)의 높이는 비트 라인 컨택의 상면(146US)의 높이와 동일할 수 있다.
패드 분리 패턴(145) 및 상부 셀 절연막(130)은 제2 방향(DR2)으로 인접하는 비트 라인 컨택(146)의 사이에 배치될 수 있다. 셀 도전 라인(140)은 패드 분리 구조체(145ST)의 상면 상에 배치될 수 있다. 셀 도전 라인(140)은 상부 셀 절연막의 상면(130US) 상에 배치될 수 있다. 패드 분리 구조체(145ST)의 상면은 상부 셀 절연막의 상면(130US)일 수 있다.
비트 라인 컨택(146)과 패드 분리 패턴(145) 사이에, 비트 라인 컨택 스페이서(146SP)가 배치될 수 있다. 도 5에서, 비트 라인 컨택 스페이서(146SP)는 도시되지 않았다. 일 예로, 비트 라인 컨택 스페이서(146SP)는 이후에 설명될 셀 라인 스페이서(150)에 포함될 수 있다. 다른 예로, 비트 라인 컨택(146)을 형성하는 동안, 도 5와 같은 단면에서 보여질 수 있는 비트 라인 컨택 스페이서(146SP)은 제거될 수 있다. 비트 라인 컨택 스페이서(146SP)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다.
패드 분리 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상부 셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 상부 셀 절연막(130)은 제1 상부 셀 절연막(131) 및 제2 상부 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 상부 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 상부 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 셀 절연막(130)의 제1 방향(DR1)으로의 폭은 기판(100)에서 멀어짐에 따라 감소하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 비트 라인 컨택(146)이 형성된 셀 도전 라인(140) 부분에서, 셀 라인 스페이서(150)는 셀 도전 라인(140), 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다. 비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 셀 라인 스페이서(150)는 상부 셀 절연막(130) 상에 배치될 수 있다.
셀 라인 스페이서(150)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 셀 라인 스페이서(150)은 다중막 구조를 가질 수 있음은 물론이다. 셀 라인 스페이서(150)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
스토리지 패드(160)는 각각의 노드 접속 패드(125) 상에 배치될 수 있다. 스토리지 패드(160)은 노드 접속 패드(125)과 전기적으로 연결될 수 있다. 스토리지 패드(160)는 셀 활성 영역(ACT)의 스토리지 연결 영역(103b)과 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 스토리지 패드(160)는 노드 접속 패드(125)까지 연장되어, 노드 접속 패드(125)와 연결될 수 있다. 스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)를 정의할 수 있다. 패드 분리 절연막(180)은 스토리지 패드의 상면(160US)을 덮지 않을 수 있다. 패드 분리 절연막(180)은 패드 분리 리세스를 채울 수 있다. 패드 분리 리세스는 인접하는 스토리지 패드(160)을 분리할 수 있다. 예를 들어, 스토리지 패드의 상면(160US)은 패드 분리 절연막의 상면(180US)과 동일 평면에 놓일 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하고, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
복수의 핀형 활성 패턴(210)은 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 핀형 활성 패턴(210)은 기판(100), 좀 더 구체적으로 페리 활성 영역(P_ACT)으로부터 제4 방향(DR4)으로 돌출될 수 있다.
핀형 활성 패턴(210)은 제1 방향(DR1)으로 연장될 수 있다. 핀형 활성 패턴(210)은 제2 방향(DR2)으로 이격될 수 있다. 즉, 복수의 핀형 활성 패턴(210)은 제2 방향(DR2)으로 이격되어, 제2 방향(DR2)으로 배열될 수 있다.
핀형 활성 패턴(210)은 페리 분리 트렌치(206)와, 제1 방향(DR1)으로 연장된 핀 트렌치(208)에 의해 정의될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 복수의 핀형 활성 패턴(210)은 하나의 핀 트렌치(208)에 의해 분리된 2개의 핀형 활성 패턴(210)을 포함할 수 있다. 하나의 페리 활성 영역(P_ACT)에, 하나의 핀 트렌치(208)가 배치될 수 있다. 핀 트렌치(208)는 제2 방향(DR2)으로 인접한 핀형 활성 패턴(210)을 분리할 수 있다.
각각의 핀형 활성 패턴(210)은 페리 분리 트렌치(206)에 의해 정의된 제1 측벽(210SA)와, 핀 트렌치(208)에 의해 정의된 제2 측벽(210SB)을 포함할 수 있다. 하나의 핀형 활성 패턴(210)에서, 핀형 활성 패턴의 제1 측벽(210SA)는 핀형 활성 패턴의 제2 측벽(210SB)는 제2 방향(DR2)으로 대향(opposite)될 수 있다. 핀형 활성 패턴의 제1 측벽(210SA) 및 핀형 활성 패턴의 제2 측벽(210SB)은 각각 제1 방향(DR1)으로 연장될 수 있다.
핀형 활성 패턴(210)의 상면을 기준으로, 페리 분리 트렌치(206)의 깊이(D31)는 핀 트렌치(208)의 깊이(D32)와 다르다. 다르게 설명하면, 핀형 활성 패턴의 제1 측벽(210SA)의 높이(D31)는 핀형 활성 패턴의 제2 측벽(210SB)의 높이(D32)와 다르다. 예를 들어, 핀형 활성 패턴(210)의 상면을 기준으로, 페리 분리 트렌치(206)의 깊이(D31)는 핀 트렌치(208)의 깊이(D32)보다 크다. 핀형 활성 패턴의 제1 측벽(210SA)의 높이(D31)는 핀형 활성 패턴의 제2 측벽(210SB)의 높이(D32)보다 크다.
페리 필드 절연막(207)은 페리 영역(24)의 기판(100) 상에 배치될 수 있다. 페리 필드 절연막(207)은 핀 트렌치(208)의 일부를 채울 수 있다.
페리 필드 절연막(207)은 핀형 활성 패턴의 제2 측벽(210SB)의 일부를 덮을 수 있다. 페리 소자 분리막(205)은 핀형 활성 패턴의 제1 측벽(210SA)의 일부를 덮을 수 있다. 각각의 핀형 활성 패턴(210)은 페리 필드 절연막(207)의 상면 및 페리 소자 분리막(205)의 상면보다 위로 돌출될 수 있다.
페리 필드 절연막(207)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
페리 게이트 구조체(220ST)는 복수의 핀형 활성 패턴(210) 상에 배치될 수 있다. 페리 게이트 구조체(220ST)는 복수의 핀형 활성 패턴(210)과 교차할 수 있다. 페리 게이트 구조체(220ST)는 페리 소자 분리막(205) 및 페리 필드 절연막(207) 상에 배치될 수 있다.
페리 게이트 구조체(220ST)는 페리 게이트 전극(220)과, 페리 게이트 절연막(230)을 포함할 수 있다.
페리 게이트 전극(220)은 핀형 활성 패턴(210) 상에 배치되고, 핀형 활성 패턴(210)과 교차할 수 있다. 페리 게이트 전극(220)은 페리 필드 절연막(207)의 상면 및 페리 소자 분리막(205)의 상면보다 위로 돌출된 핀형 활성 패턴(210)을 감쌀 수 있다.
페리 게이트 전극(220)은 제2 방향(DR2)으로 연장될 수 있다. 페리 게이트 전극(220)은 제1 방향(DR1)으로 연장된 제1 측벽(220SSW)과, 제2 방향(DR2)으로 연장된 제2 측벽(220LSW)을 포함할 수 있다.
페리 게이트 전극(220)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 페리 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
페리 게이트 절연막(230)은 페리 게이트 전극(220)의 바닥면과, 페리 게이트 전극의 제1 측벽(220SSW)과, 페리 게이트 전극의 제2 측벽(220LSW)을 따라 연장될 수 있다. 페리 게이트 절연막(230)은 핀형 활성 패턴(210)과, 페리 소자 분리막(205)과, 페리 필드 절연막(207) 상에 형성될 수 있다. 페리 게이트 절연막(230)은 핀형 활성 패턴(210)과 페리 게이트 전극(220) 사이에 배치될 수 있다.
페리 게이트 절연막(230)은 페리 필드 절연막(207)의 상면 및 페리 소자 분리막(205)의 상면보다 위로 돌출된 핀형 활성 패턴(210)의 프로파일과, 페리 필드 절연막(207)의 상면 및 페리 소자 분리막(205)을 따라 형성될 수 있다. 도시되지 않았지만, 페리 게이트 절연막(230)은 계면막을 더 포함할 수 있다.
페리 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 페리 게이트 절연막(230)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 페리 게이트 절연막(230)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 페리 게이트 절연막(230)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 페리 게이트 절연막(230)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
페리 게이트 스페이서(240)는 페리 게이트 전극의 제1 측벽(220SSW)과, 페리 게이트 전극의 제2 측벽(220LSW) 상에 배치될 수 있다. 페리 게이트 스페이서의 상면(240US)은 페리 게이트 전극의 상면(220US)보다 높다. 즉, 핀형 활성 패턴(210)의 상면을 기준으로, 페리 게이트 스페이서의 상면(240US)의 높이는 페리 게이트 전극의 상면(220US)의 높이보다 크다.
페리 게이트 절연막(230)은 페리 게이트 전극(220) 및 페리 게이트 스페이서(240) 사이로 연장될 수 있다. 페리 게이트 절연막(230)은 페리 게이트 스페이서(240)의 측벽을 따라 연장될 수 있다.
페리 게이트 스페이서(240)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
페리 소오스/드레인 영역(250)은 페리 게이트 전극(220)의 양측에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 소오스/드레인 영역(250)은 p형 또는 n형 불순물이 도핑된 핀형 활성 패턴(210)의 일부일 수 있다. 즉, 핀형 활성 패턴(210) 중 p형 또는 n형 불순물이 도핑된 부분이 페리 소오스/드레인 영역(250)일 수 있다.
하부 페리 층간 절연막(290)은 페리 소오스/드레인 영역(250)을 덮을 수 있다. 하부 페리 층간 절연막(290)은 페리 소자 분리막(205)과, 페리 필드 절연막(207)을 덮을 수 있다. 하부 페리 층간 절연막(290)은 페리 게이트 스페이서(240)의 측벽을 덮을 수 있다. 하부 층간 절연막(290)은 페리 게이트 스페이서의 상면(240US)을 덮지 않는다. 하부 층간 절연막의 상면(290US)은 페리 게이트 스페이서의 상면(240US)과 동일 평면에 놓일 수 있다.
하부 페리 층간 절연막(290)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
페리 게이트 분리 패턴(225)은 제2 방향(DR2)으로 인접하는 페리 게이트 구조체(220ST)를 분리할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 게이트 분리 구조체(225)는 페리 게이트 전극의 제1 측벽(220SSW) 상에 배치된 페리 게이트 스페이서(240)와, 하부 페리 층간 절연막(290)을 포함할 수 있다.
페리 게이트 분리 패턴의 상면(225US)은 페리 게이트 스페이서의 상면(240US)과, 하부 페리 층간 절연막의 상면(290US)을 포함한다. 페리 게이트 분리 패턴의 상면(225US)은 페리 게이트 전극의 상면(220US)보다 높다.
페리 게이트 분리 패턴의 측벽(225SW)은 페리 게이트 전극의 제1 측벽(220SSW) 상에 배치된 페리 게이트 스페이서(240)의 측벽일 수 있다. 페리 게이트 분리 패턴의 측벽(225SW)은 페리 게이트 전극의 제1 측벽(220SSW)을 바라본다. 페리 게이트 절연막(230)은 페리 게이트 분리 패턴의 측벽(225SW)을 따라 연장될 수 있다.
상부 페리 층간 절연막(291)은 페리 게이트 전극(220)과, 페리 게이트 스페이서(240)과, 하부 페리 층간 절연막(290) 상에 배치된다. 상부 페리 층간 절연막(291)은 페리 게이트 전극의 상면(220US)과, 페리 게이트 스페이서의 상면(240US)과, 하부 페리 층간 절연막의 상면(290US)을 덮는다. 상부 페리 층간 절연막(291)은 페리 게이트 분리 패턴의 측벽(225SW)의 일부와, 페리 게이트 분리 패턴의 상면(225US)을 덮는다.
일 예로, 상부 페리 층간 절연막의 상면(291US)은 셀 라인 캡핑막의 상면(144US)과 동일 평면에 놓일 수 있다. 다른 예로, 상부 페리 층간 절연막의 상면(291US)은 셀 라인 캡핑막의 상면(144US)보다 높을 수 있다.
도 6 및 도 8에서, 셀 게이트 캡핑 패턴(113)의 상면을 기준으로 셀 게이트 트렌치(115)의 깊이(D3)는, 핀 트렌치(208)의 깊이(D32)와 동일할 수 있다. 셀 게이트 트렌치(115)의 깊이(D3)는 셀 소자 분리막(105)에서 셀 게이트 트렌치(115)의 깊이가 아닌, 셀 활성 영역(ACT)에서 셀 게이트 트렌치(115)의 깊이이다.
상부 페리 층간 절연막(291)은 셀 라인 캡핑막(144)과 동일한 물질을 포함할 수 있다. 셀 라인 캡핑막(144)이 다층막 구조를 가질 경우, 상부 페리 층간 절연막(291)은 다층막 중 최상부에 배치된 최상부막과 동일한 물질을 포함할 수 있다. 상부 페리 층간 절연막(291)은 예를 들어, 질화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 삽입 층간 절연막(291)은 실리콘 질화물을 포함할 수 있다.
소오스/드레인 플러그 배선(265)은 페리 소오스/드레인 영역(250)과 연결될 수 있다. 소오스/드레인 플러그 배선(265)은 상부 페리 층간 절연막(291) 및 하부 페리 층간 절연막(290)을 관통하여, 페리 소오스/드레인 영역(250)과 연결될 수 있다. 소오스/드레인 플러그 배선(265)의 일부는 상부 페리 층간 절연막의 상면(291US) 상에 배치될 수 있다.
도시되지 않았지만, 페리 게이트 전극(220)와 연결된 게이트 플러그 배선이 배치될 수 있다.
페리 영역(24)의 소오스/드레인 플러그 배선의 상면(265US)은 셀 영역(20)의 스토리지 패드의 상면(160US)과 동일 평면에 놓일 수 있다. 소오스/드레인 플러그 배선(265)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
소오스/드레인 플러그 배선의 상면(265US)은 셀 영역(20)의 스토리지 패드의 상면(160US)과 동일 평면에 놓일 때, 스토리지 패드의 상면(160US)을 기준으로 셀 게이트 트렌치(115)의 깊이는, 소오스/드레인 플러그 배선의 상면(265US)을 기준으로 핀 트렌치(208)의 깊이와 동일할 수 있다.
제1 페리 층간 절연막(292)은 상부 페리 층간 절연막(291) 상에 배치될 수 있다. 제1 페리 층간 절연막(292)의 상면은 소오스/드레인 플러그 배선의 상면(265US)과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
제1 페리 층간 절연막(292)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
식각 정지막(295)은 스토리지 패드(160)과, 패드 분리 절연막(180)과, 소오스/드레인 플러그 배선(265)과, 제1 페리 층간 절연막(292) 상에 배치될 수 있다. 식각 정지막(195)은 셀 영역(20)뿐만 아니라, 페리 영역(24)까지 연장될 수 있다. 식각 정지막(195)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 상부 식각 정지막(295) 내에 배치될 수 있다. 정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다. 예를 들어, 상부 전극(193)은 플레이트 형태를 갖는 플레이트 상부 전극일 수 있다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다.
일 예로, 커패시터 유전막(192)은 상부 전극(193)과 제4 방향(DR4)으로 중첩되는 부분 즉, 페리 영역(24) 상에 배치되지 않을 수 있다. 다른 예로, 도시된 것과 달리, 커패시터 유전막(192)은 페리 영역(24)까지 연장될 수 있다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
제2 페리 층간 절연막(293)은 식각 정지막(295) 상에 배치될 수 있다. 제2 페리 층간 절연막(293)은 상부 전극(193)의 측벽을 덮을 수 있다. 제2 페리 층간 절연막(293)은 절연 물질을 포함할 수 있다.
도 10 및 도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 12 및 도 13은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 및 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 소오스/드레인 영역(250)은 핀형 활성 패턴(210) 상에 배치된 반도체 에피택셜 패턴(251)을 포함할 수 있다.
예를 들어, 반도체 에피택셜 패턴(251)은 복수의 핀형 활성 패턴(210)과 연결될 수 있다. 하나의 반도체 에피택셜 패턴(251)이 복수의 핀형 활성 패턴(210)과 연결될 수 있다. 도시된 것과 달리, 각각의 핀형 활성 패턴(210) 상에 배치된 반도체 에피택셜 패턴(251)은 서로 간에 분리될 수 있다.
도 10에서, 페리 소자 분리막(205)과 인접한 부분에서, 반도체 에피택셜 패턴(251)은 패싯(facet)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
반도체 에피택셜 패턴(251)은 트랜지스터의 도전형에 따라 달라질 수 있다. 페리 소오스/드레인 영역(250)이 p형 트랜지스터에 포함될 경우, 반도체 에피택셜 패턴(251)은 실리콘 게르마늄을 포함할 수 있다. 페리 소오스/드레인 영역(250)이 n형 트랜지스터에 포함될 경우, 반도체 에피택셜 패턴(251)은 실리콘 또는 실리콘 카바이드를 포함할 수 있다. 다만, 상술한 물질은 예시적인 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 12 및 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 페리 게이트 분리 패턴(225)은 페리 게이트 스페이서(240)과, 하부 페리 층간 절연막(290)을 포함하지 않는다.
페리 게이트 스페이서(240)는 페리 게이트 전극의 제2 측벽(220LSW) 상에 배치되지만, 페리 게이트 전극의 제1 측벽(220SSW) 상에 배치되지 않는다. 페리 게이트 분리 패턴(225)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 12에서, 페리 게이트 절연막(230)은 페리 게이트 분리 패턴의 측벽(225SW)을 따라 연장될 수 있다. 페리 게이트 분리 패턴(225)은 대체 금속 게이트(replacement metal gate)를 형성하기 위한 몰드 더미 게이트를 절단하여 형성될 수 있다.
도 13에서, 페리 게이트 절연막(230)은 페리 게이트 분리 패턴의 측벽(225SW)을 따라 연장되지 않는다. 페리 게이트 분리 패턴(225)은 대체 금속 게이트(replacement metal gate)를 형성한 후, 대체 금속 게이트를 절단하여 형성될 수 있다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 14는 도 1의 R2 영역의 개략적인 레이아웃도이다. 도 15는 도 14의 C - C를 따라 절단한 단면도이다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 페리 영역(24)에 배치된 핀-컷 게이트 구조체(215ST)을 더 포함할 수 있다.
핀-컷 게이트 구조체(215ST)는 핀형 활성 패턴(210)의 종단에 배치될 수 있다. 핀-컷 게이트 구조체(215ST)는 핀-컷 게이트 전극(215)과 핀-컷 게이트 절연막(216)을 포함할 수 있다.
핀-컷 게이트 전극(215)은 핀형 활성 패턴(210)의 종단을 감쌀 수 있다. 핀-컷 게이트 절연막(216)은 핀형 활성 패턴(210)과 핀-컷 게이트 전극(215) 사이에 배치될 수 있다. 핀-컷 게이트 스페이서(217)은 핀-컷 게이트 전극(215)의 측벽 상에 배치될 수 있다. 핀-컷 게이트 구조체(215ST)와, 핀-컷 게이트 스페이서(217)는 페리 게이트 구조체(220ST) 및 페리 게이트 스페이서(240)와 같이 형성될 수 있다.
페리 소오스/드레인 영역(250)은 핀-컷 게이트 구조체(215ST)와 페리 게이트 구조체(220ST) 사이에 배치될 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 16는 도 1의 R2 영역의 개략적인 레이아웃도이다. 도 17은 도 16의 D - D를 따라 절단한 단면도이다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 복수의 핀 트렌치(208)이 하나의 페리 활성 영역(P_ACT)에 배치될 수 있다.
복수의 핀형 활성 패턴(210)은 복수의 핀 트렌치(208)에 의해 분리된 3개의 이상의 핀형 활성 패턴(210)을 포함할 수 있다. 각각의 핀 트렌치(208)은 제1 방향(DR1)으로 연장된다. 각각의 핀 트렌치(208)은 제2 방향(DR2)으로 이격된다.
복수의 핀형 활성 패턴(210) 중 최외각에 배치된 2개의 핀형 활성 패턴(210)은 페리 분리 트렌치(206) 및 핀 트렌치(208)에 의해 정의된 측벽을 포함한다. 복수의 핀형 활성 패턴(210) 중 나머지 핀형 활성 패턴(210)은 핀 트렌치(208)에 의해 정의된 측벽을 포함한다.
핀 트렌치(208)는 제2 간격(L2)만큼 이격되어 제2 방향(DR2)으로 배치될 수 있다. 즉, 제2 방향(DR2)으로 인접하는 핀 트렌치(208) 사이의 간격은 제2 간격(L2)이다.
도 6 및 도 17에서, 제2 방향(DR2)으로 이격된 핀 트렌치(208) 사이의 간격(L2)은 제2 방향(DR2)으로 이격된 셀 게이트 트렌치(115) 사이의 간격(L1)과 동일할 수 있다. 다르게 설명하면, 제2 방향(DR2)으로 이격된 핀 트렌치(208) 사이의 간격(L2)은 제2 방향(DR2)으로 인접하는 셀 게이트 전극(112) 사이의 간격(L1)과 동일할 수 있다.
도 18 및 도 19는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18 및 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 노드 접속 패드(125)와, 스토리지 패드(160) 사이에 배치된 스토리지 컨택(120)을 더 포함할 수 있다.
스토리지 컨택(120)은 노드 접속 패드(125)와, 스토리지 패드(160)를 연결한다. 스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
도 18에서, 스토리지 컨택(120)의 상면은 셀 라인 캡핑막의 상면(144US)과 동일 평면에 놓일 수 있다.
도 19에서, 스토리지 컨택(120)의 상면은 셀 라인 캡핑막의 상면(144US)보다 낮다.
도 20 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 20은 도 1의 R1 영역의 개략적인 레이아웃도이다. 도 21 및 도 22는 도 20의 A - A 및 B - B를 따라 절단한 단면도이다.
도 20 내지 도 22를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT)을 커패시터의 하부 전극(191)에 연결시키는 매몰 컨택(BC)을 포함하고, 노드 패드(도 2의 XP)를 포함하지 않는다.
랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(191) 사이에 배치될 수 있다.
하부 셀 절연막(135)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 하부 셀 절연막(135)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 하부 셀 절연막(135)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 배치될 수 있다.
하부 셀 절연막(135)은 단일막일 수 있으나, 도시된 것처럼, 하부 셀 절연막(135)은 제1 하부 셀 절연막(136) 및 제2 하부 셀 절연막(137)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 하부 셀 절연막(136)은 실리콘 산화막을 포함할 수 있고, 제2 하부 셀 절연막(137)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다. 도시한 것과 달리, 하부 셀 절연막(137)은 3개 이상의 절연막을 포함할 수 있음은 물론이다.
비트 라인 컨택(146)의 일부는 셀 도전 라인(140) 내부로 만입될 수 있다. 비트 라인 컨택의 상면(146US)은 하부 셀 절연막(135)의 상면보다 위도 돌출될 수 있다. 셀 소자 분리막(105)의 상면을 기준으로, 비트 라인 컨택의 상면(146US)의 높이는 하부 셀 절연막(135)의 상면의 높이보다 크다.
복수의 스토리지 컨택(120)은 제1 방향(DR1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 영역(도 3의 103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
복수의 스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)은 스토리지 컨택(120)과 전기적으로 연결될 수 있다.
도 23 내지 도 56은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 22를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
참고적으로, 도 23 및 도 24는 도 1의 R1 영역 및 R2 영역을 나타내는 레이아웃도이다. 도 25 및 도 26은 도 23의 A - A 및 B - B를 따라 절단한 단면도이다. 도 27 및 도 28은 도 24의 C - C 및 D - D를 따라 절단한 단면도이다.
도 1, 도 23 내지 도 28을 참고하면, 셀 영역(20)과, 셀 영역(20)의 주변에 정의된 페리 영역(24)를 포함하는 기판(100)이 제공될 수 있다.
셀 소자 분리막(105)는 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 영역(20)은 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)를 포함할 수 있다.
페리 소자 분리막(205)는 페리 영역(24)의 기판(100) 내에 형성될 수 있다. 페리 소자 분리막(205)는 기판(100) 내에 형성된 페리 분리 트렌치(206)를 채울 수 있다. 페리 영역(24)은 페리 소자 분리막(205)에 의해 정의된 페리 활성 영역(P_ACT)를 포함할 수 있다.
도 29 내지 도 32를 참고하면, 기판(100) 상에, 제1 버퍼막(51) 및 제2 버퍼막(52)이 순차적으로 형성될 수 있다. 제1 버퍼막(51) 및 제2 버퍼막(52)은 셀 영역(20) 뿐만 아니라, 페리 영역(24)에도 형성될 수 있다.
제1 버퍼막(51)은 예를 들어, 실리콘 산화물을 포함하고, 제2 버퍼막(52)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 영역(20)의 기판(100) 내에, 제1 방향(DR1)으로 연장된 셀 게이트 구조체(110)가 형성될 수 있다. 예를 들어, 셀 영역(20)의 기판(100) 내에, 제1 방향(DR1)으로 연장된 셀 게이트 트렌치(115)가 형성될 수 있다. 셀 게이트 트렌치(115)는 제1 버퍼막(51) 및 제2 버퍼막(52)을 관통하여, 기판(100) 내에 형성될 수 있다. 셀 게이트 절연막(111)을 셀 게이트 트렌치(115) 내에 형성한 후, 셀 게이트 트렌치(115) 내에 셀 게이트 전극(112)이 형성될 수 있다. 이어서, 셀 게이트 캡핑 도전막(114) 및 셀 게이트 캡핑 패턴(113)이 형성될 수 있다.
페리 영역(24)의 기판(100) 내에, 제1 방향(DR1)으로 연장된 핀 트렌치(208)가 형성될 수 있다. 핀 트렌치(208)는 제1 버퍼막(51) 및 제2 버퍼막(52)을 관통하여, 기판(100) 내에 형성될 수 있다. 더미 매립 게이트 절연막(111P)을 핀 트렌치(208) 내에 형성한 후, 핀 트렌치(208) 내에 더미 매립 게이트 전극(112P)이 형성될 수 있다. 더미 매립 게이트 전극(112P)은 페리 영역(24)의 페리 활성 영역(P_ACT) 내에 형성된다. 이어서, 더미 매립 게이트 캡핑 도전막(114P) 및 더미 매립 게이트 캡핑 패턴(113P)이 형성될 수 있다.
예를 들어, 셀 게이트 트렌치(115)는 핀 트렌치(208)과 동시에 형성된다. 셀 게이트 전극(112)은 더미 매립 게이트 전극(112P)과 동시에 형성된다. 즉, 셀 영역(20)에 셀 게이트 구조체(110)가 형성되는 동안, 핀 트렌치(208)와, 더미 매립 게이트 절연막(111P)과, 더미 매립 게이트 전극(112P)과, 더미 매립 게이트 캡핑 도전막(114P)과, 더미 매립 게이트 캡핑 패턴(113P)이 페리 영역(24)에 형성된다.
도 33 내지 도 356을 참고하면, 페리 영역(24)에 형성된 더미 매립 게이트 전극(112P)이 제거될 수 있다.
좀 더 구체적으로, 셀 영역(20) 상에 제1 마스크 패턴을 형성한 후, 제2 버퍼막(52) 및 더미 매립 게이트 캡핑 패턴(113P)이 제거될 수 있다. 더미 매립 게이트 캡핑 패턴(113P)가 제거됨으로써, 더미 매립 게이트 전극(112P) 및 더미 매립 게이트 캡핑 도전막(114P)이 노출될 수 있다.
이어서, 핀 트렌치(208) 내에서, 더미 매립 게이트 전극(112P) 및 더미 매립 게이트 캡핑 도전막(114P)이 제거될 수 있다. 이어서, 셀 영역(20) 상에 형성된 제1 마스크 패턴이 제거될 수 있다.
이어서, 기판(100) 상에, 제3 버퍼막(53)이 형성될 수 있다. 제3 버퍼막(53)은 셀 영역(20) 및 페리 영역(24)에 형성될 수 있다. 제3 버퍼막(53)은 더미 매립 게이트 전극(112P) 및 더미 매립 게이트 캡핑 도전막(114P)이 제거된 핀 트렌치(208)을 채울 수 있다. 제3 버퍼막(53)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀 트렌치(208) 내에, 프리 필드 절연막(207P)가 형성될 수 있다. 프리 필드 절연막(207P)은 셀 게이트 절연막(111)과, 제3 버퍼막(53)의 일부를 포함할 수 있다.
도 37 내지 도 40을 참고하면, 제1 내지 제3 버퍼막(51, 52, 53)은 셀 영역(20)의 기판(100) 상에서 제거될 수 있다. 제1 내지 제3 버퍼막(51, 52, 53)이 제거되는 동안, 셀 게이트 캡핑 패턴(113)의 일부도 제거될 수 있다.
제1 버퍼막(51) 및 제3 버퍼막(53)은 페리 영역(24)의 기판(100) 상에서 제거될 수 있다. 또한, 프리 필드 절연막(207P) 및 페리 소자 분리막(205)의 일부도 제거될 수 있다. 프리 필드 절연막(207P)의 일부가 제거되어, 핀 트렌치(208) 내에 페리 필드 절연막(207)이 형성될 수 있다.
프리 필드 절연막(207P) 및 페리 소자 분리막(205)의 일부가 제거됨으로써, 페리 영역(24)의 기판(100) 상에, 제1 방향(DR1)으로 연장된 복수의 핀형 활성 패턴(210)이 형성될 수 있다.
도 41 내지 도 44를 참고하면, 셀 영역(20)의 기판(100) 상에, 노드 접속 패드(125)와 패드 분리 구조체(145ST)가 형성될 수 있다.
이어서, 비트 라인 컨택(도 5 및 도 6의 146)이 형성될 위치에, 프리 비트 라인 컨택(146P)이 형성될 수 있다. 프리(pre) 비트 라인 컨택(146P)을 형성하기 위한 컨택 리세스를 형성한 후, 컨택 리세스의 측벽 상에 비트 라인 컨택 스페이서(146SP)가 형성될 수 있다. 비트 라인 컨택 스페이서(146SP) 상에, 프리 비트 라인 컨택(146P)이 형성될 수 있다.
이어서, 프리 비트 라인 컨택(146P) 및 상부 셀 절연막(130) 상에, 셀 도전막(140P)과, 하부 셀 캡핑막(144A)가 형성될 수 있다.
페리 영역(24)의 기판(100) 상에, 프리 게이트 절연막(230PA) 및 프리 게이트막(220PA)가 형성될 수 있다. 프리 게이트 절연막(230PA) 및 프리 게이트막(220PA)은 핀형 활성 패턴(210)을 덮을 수 있다. 프리 게이트막(220PA)은 예를 들어, 반도체 물질을 포함할 수 있다. 프리 게이트 절연막(230PA)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 프리 게이트막(220PA) 상에, 상부 셀 절연막(130)이 형성될 수 있다. 셀 영역(20)에 상부 셀 절연막(130)이 형성되는 동안, 상부 셀 절연막(130)은 페리 영역(24)의 프리 게이트막(220PA) 상에도 형성될 수 있다.
상부 셀 절연막(130) 상에, 셀 도전막(140P)과, 하부 셀 캡핑막(144A)이 형성될 수 있다. 셀 도전막(140P)과, 하부 셀 캡핑막(144A)은 셀 영역(20)뿐만 아니라, 페리 영역(24)에도 형성될 수 있다.
도 45 및 도 46을 참고하면, 프리 게이트 절연막(230PA) 및 프리 게이트막(220PA)을 패터닝하여, 핀형 활성 패턴(210)과 교차하는 더미 페리 게이트 절연막(230P) 및 더미 페리 게이트 전극(220P)이 형성될 수 있다. 더미 페리 게이트 절연막(230P) 및 더미 페리 게이트 전극(220P)는 핀형 활성 패턴(210) 상에 형성된다.
더미 페리 게이트 절연막(230P) 및 더미 페리 게이트 전극(220P)이 형성되는 동안, 상부 셀 절연막(130)과, 셀 도전막(140P)과, 하부 셀 캡핑막(144A)도 패터닝될 수 있다. 더미 페리 게이트 전극(220P) 상에, 패터닝된 상부 셀 절연막(130)과, 패터닝된 셀 도전막(140P)과, 패터닝된 하부 셀 캡핑막(144A)이 배치될 수 있다.
이어서, 더미 페리 게이트 절연막(230P)의 측벽 및 더미 페리 게이트 전극(220P)의 측벽 상에, 페리 게이트 스페이서(240)가 형성될 수 있다. 페리 게이트 스페이서(240)는 패터닝된 상부 셀 절연막(130)의 측벽과, 패터닝된 셀 도전막(140P)의 측벽과, 패터닝된 하부 셀 캡핑막(144A)의 측벽 상에 형성된다.
도 47 및 도 48을 참고하면, 더미 페리 게이트 전극(220P)의 양측에, 페리 소오스/드레인 영역(250)이 형성될 수 있다.
페리 소오스/드레인 영역(250)은 핀형 활성 패턴(210) 상의 반도체 에피택셜 패턴(251)을 포함할 수 있다.
이어서, 페리 영역(24)의 기판(100) 상에, 하부 페리 층간 절연막(290)이 형성된다. 하부 페리 층간 절연막(290)은 페리 게이트 스페이서(240)의 측벽을 덮는다.
하부 페리 층간 절연막(290)이 형성되는 동안, 패터닝된 상부 셀 절연막(130)과, 패터닝된 셀 도전막(140P)과, 패터닝된 하부 셀 캡핑막(144A)이 제거될 수 있다. 하부 페리 층간 절연막(290)이 형성되는 동안, 더미 페리 게이트 전극(220P)이 노출될 수 있다. 노출된 더미 페리 게이트 전극(220P)의 상면은 하부 셀 캡핑막(144A)의 상면과 동일 평면에 놓일 수 있다.
도 49 내지 도 52를 참고하면, 더미 페리 게이트 절연막(230P) 및 더미 페리 게이트 전극(220P)를 제거하여, 페리 게이트 트렌치(220t)가 형성될 수 있다. 페리 게이트 트렌치(220t)는 핀형 활성 패턴(210)을 노출시킬 수 있다.
이어서, 페리 게이트 트렌치(220t)의 측벽 및 바닥면과, 하부 페리 층간 절연막(290)의 상면을 따라, 프리 게이트 절연막(230PP)이 형성될 수 있다. 프리 게이트 절연막(230PP) 상에, 페리 게이트 트렌치(220t)를 채우는 프리 페리 게이트 전극(220PP)이 형성될 수 있다. 프리 페리 게이트 전극(220PP)은 하부 페리 층간 절연막(290)의 상면 상에도 형성될 수 있다.
프리 페리 게이트 전극(220PP) 및 프리 게이트 절연막(230PP)은 셀 영역(20)의 하부 셀 캡핑막(144A) 상에도 형성될 수 있다.
도 53 내지 도 56을 참고하면, 프리 페리 게이트 전극(220PP) 및 프리 게이트 절연막(230PP)의 일부를 제거하여, 페리 게이트 전극(220) 및 페리 게이트 절연막(230)이 형성될 수 있다.
페리 게이트 전극(220) 및 페리 게이트 절연막(230)은 핀형 활성 패턴(210) 상에 형성된다. 페리 게이트 전극(220) 및 페리 게이트 절연막(230)은 핀형 활성 패턴(210)과 교차한다.
페리 게이트 전극(220) 및 페리 게이트 절연막(230)이 형성되는 동안, 하부 페리 층간 절연막(290)의 상면 상의 프리 페리 게이트 전극(220PP) 및 프리 게이트 절연막(230PP)이 제거된다. 페리 게이트 전극(220)의 상면은 게이트 스페이서(240)의 상면 및 하부 페리 층간 절연막(290)의 상면보다 낮다.
페리 게이트 전극(220) 및 페리 게이트 절연막(230)이 형성되는 동안, 하부 셀 캡핑막(144A) 상의 프리 페리 게이트 전극(220PP) 및 프리 게이트 절연막(230PP)은 제거될 수 있다.
이어서, 페리 게이트 전극(220) 상에, 상부 페리 층간 절연막(291)이 형성될 수 있다. 또한, 하부 셀 캡핑막(144A) 상에, 상부 셀 캡핑막(144B)이 형성될 수 있다. 상부 페리 층간 절연막(291) 및 상부 셀 캡핑막(144B)은 동시에 형성될 수 있다.
셀 도전막(140P) 상에, 프리 셀 캡핑막(144P)이 형성될 수 있다. 프리 셀 캡핑막(144P)은 상부 셀 캡핑막(144B)과 하부 셀 캡핑막(144A)을 포함한다.
프리 셀 캡핑막(144P)의 상면은 상부 페리 층간 절연막(291)의 상면과 동일 평면에 놓일 수 있다.
이어서, 도 5 및 도 6을 참고하면, 프리 셀 캡핑막(144P) 및 셀 도전막(140P)을 패터닝하여, 비트 라인 구조체(140ST)가 형성될 수 있다. 또한, 프리 비트 라인 컨택(146P)가 패터닝되어, 비트 라인 컨택(146)이 형성될 수 있다.
이어서, 셀 라인 스페이서(150)와, 스토리지 패드(160)이 형성될 수 있다. 또한, 스토리지 패턴(160) 상에, 스토리지 패드(160)와 연결된 정보 저장부(190)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 셀 게이트 구조체 125: 노드 접속 패드(XP)
146: 비트 라인 컨택 190: 정보 저장부
140ST: 비트 라인 구조체

Claims (20)

  1. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 상기 셀 영역은 셀 활성 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 내에 배치되고, 제1 방향으로 연장된 셀 게이트 전극;
    상기 셀 영역의 상기 기판 상에, 상기 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체;
    상기 페리 영역의 상기 기판 상에, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 복수의 핀형 패턴;
    복수의 상기 핀형 패턴과 교차하고, 상기 제1 방향으로 연장된 제1 측벽과 상기 제2 방향으로 연장된 제2 측벽을 포함하는 페리 게이트 전극;
    상기 페리 게이트 전극의 제1 측벽 상에 배치된 페리 게이트 분리 패턴으로, 상기 페리 게이트 분리 패턴의 상면은 상기 페리 게이트 전극의 상면보다 높은 페리 게이트 분리 패턴; 및
    상기 페리 게이트 분리 패턴의 측벽의 일부와, 상기 페리 게이트 전극의 상면과, 상기 페리 게이트 분리 패턴의 상면을 덮는 페리 층간 절연막을 포함하고,
    상기 페리 층간 절연막의 상면은 상기 셀 라인 캡핑막의 상면과 동일 평면에 놓이는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제2 방향으로 인접한 상기 핀형 패턴을 분리하는 핀 트렌치와,
    상기 셀 영역의 상기 기판 내에 배치된 셀 게이트 트렌치를 더 포함하고,
    상기 셀 게이트 전극은 상기 셀 게이트 트렌치 내에 배치되고,
    상기 셀 게이트 트렌치의 깊이는 상기 핀 트렌치의 깊이와 동일한 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 셀 활성 영역에서 상기 셀 게이트 트렌치의 깊이는 상기 핀 트렌치의 깊이와 동일한 반도체 메모리 장치.
  4. 제1 항에 있어서,
    복수의 상기 핀형 패턴은 상기 제2 방향으로 대향된 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴을 포함하고,
    상기 제1 핀형 패턴의 제1 측벽의 높이는 상기 제1 핀형 패턴의 제2 측벽의 높이와 다른 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 페리 게이트 전극과 상기 핀형 패턴 사이에 배치된 페리 게이트 절연막을 더 포함하고,
    상기 페리 게이트 절연막은 상기 페리 게이트 분리 패턴의 측벽을 따라 연장된 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 페리 게이트 전극의 양측에 배치된 소오스/드레인 영역을 더 포함하고,
    상기 소오스/드레인 영역은 상기 핀형 패턴 상에 배치된 반도체 에피택셜 패턴을 포함하는 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 셀 도전 라인과 상기 활성 영역을 연결하는 비트 라인 컨택을 더 포함하고,
    상기 비트 라인 컨택은 상기 비트 라인 컨택의 상면에서 멀어짐에 따라 상기 비트 라인 컨택의 폭이 증가하는 부분을 포함하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 방향으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드와,
    상기 제1 노드 접속 패드 및 상기 제2 노드 접속 패드를 분리하고, 상기 제1 노드 접속 패드의 상면 및 상기 제2 노드 접속 패드의 상면을 덮는 패드 분리 구조체를 더 포함하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 셀 도전 라인은 상기 패드 분리 구조체의 상면 상에 배치된 반도체 메모리 장치.
  10. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 상기 셀 영역은 셀 소자 분리막에 의해 정의된 셀 활성 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 내에 배치되고, 제1 방향으로 연장된 셀 게이트 트렌치와 상기 셀 게이트 트렌치 내의 셀 게이트 전극을 포함하는 셀 게이트 구조체로, 상기 셀 게이트 트렌치는 상기 셀 소자 분리막 및 상기 셀 활성 영역을 가로지르는 셀 게이트 구조체;
    상기 셀 영역의 상기 기판 상에, 상기 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체;
    상기 페리 영역의 상기 기판 상에, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 복수의 핀형 패턴;
    상기 제2 방향으로 인접한 상기 핀형 패턴을 분리하는 핀 트렌치;
    복수의 상기 핀형 패턴과 교차하는 페리 게이트 전극; 및
    상기 페리 게이트 전극 상에 배치되는 페리 층간 절연막을 포함하고,
    상기 셀 게이트 트렌치의 깊이는 상기 핀 트렌치의 깊이와 동일한 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 페리 게이트 전극의 측벽 상에 배치된 페리 게이트 스페이서를 더 포함하고,
    상기 페리 게이트 전극의 상면은 상기 페리 게이트 스페이서의 상면보다 낮은 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 페리 게이트 전극과 상기 핀형 패턴 사이에 배치된 페리 게이트 절연막을 더 포함하고,
    상기 페리 게이트 절연막은 상기 페리 게이트 스페이서의 측벽을 따라 연장된 반도체 메모리 장치.
  13. 제10 항에 있어서,
    상기 페리 게이트 전극의 양측에 배치된 소오스/드레인 영역을 더 포함하고,
    상기 소오스/드레인 영역은 복수의 상기 핀형 패턴과 연결된 반도체 에피택셜 패턴을 포함하는 반도체 메모리 장치.
  14. 제10 항에 있어서,
    상기 제1 방향으로 이격된 제1 노드 접속 패드 및 제2 노드 접속 패드와,
    상기 제1 노드 접속 패드 및 상기 제2 노드 접속 패드를 분리하고, 상기 제1 노드 접속 패드의 상면 및 상기 제2 노드 접속 패드의 상면을 덮는 패드 분리 구조체를 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 패드 분리 구조체는 패드 분리 패턴과, 상기 패드 분리 패턴 상의 셀 절연막을 포함하고,
    상기 패드 분리 패턴은 상기 제1 노드 접속 패드 및 상기 제2 노드 접속 패드를 분리하고,
    상기 셀 절연막은 상기 제1 노드 접속 패드의 상면 및 상기 제2 노드 접속 패드의 상면을 덮는 반도체 메모리 장치.
  16. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판으로, 상기 셀 영역은 셀 활성 영역을 포함하는 기판;
    상기 셀 영역의 상기 기판 내에 배치되고, 제1 방향으로 연장된 복수의 셀 게이트 전극;
    상기 셀 영역의 상기 기판 상에, 상기 제1 방향과 다른 제2 방향으로 연장된 셀 도전 라인과, 상기 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체;
    상기 페리 영역의 상기 기판 상에, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 복수의 핀형 패턴;
    상기 핀형 패턴을 분리하고, 상기 제2 방향으로 이격된 복수의 핀 트렌치;
    복수의 상기 핀형 패턴과 교차하는 페리 게이트 전극; 및
    상기 페리 게이트 전극 상에 배치되는 페리 층간 절연막을 포함하고,
    상기 제2 방향으로 이격된 상기 셀 게이트 전극 사이의 간격은 상기 제2 방향으로 이격된 핀 트렌치 사이의 간격과 동일한 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 페리 게이트 전극의 측벽 상에 배치된 페리 게이트 스페이서와,
    상기 페리 게이트 전극과 상기 핀형 패턴 사이에 배치된 페리 게이트 절연막을 더 포함하고,
    상기 페리 게이트 절연막은 상기 페리 게이트 스페이서의 측벽을 따라 연장된 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 셀 영역의 상기 기판 내에 배치된 셀 게이트 트렌치를 더 포함하고,
    상기 셀 게이트 전극은 상기 셀 게이트 트렌치 내에 배치되고,
    상기 셀 게이트 트렌치의 깊이는 상기 핀 트렌치의 깊이와 동일한 반도체 메모리 장치.
  19. 제16 항에 있어서,
    상기 제1 방향으로 이격되고, 상기 셀 활성 영역과 연결된 제1 노드 접속 패드 및 제2 노드 접속 패드와,
    상기 제1 노드 접속 패드 및 상기 제2 노드 접속 패드를 분리하고, 상기 제1 노드 접속 패드의 상면 및 상기 제2 노드 접속 패드의 상면을 덮는 패드 분리 구조체를 더 포함하는 반도체 메모리 장치.
  20. 셀 영역과, 상기 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판을 제공하고, 상기 셀 영역에 셀 활성 영역을 정의하는 셀 소자 분리막이 형성되고, 상기 페리 영역에 페리 활성 영역을 정의하는 페리 소자 분리막이 형성되고,
    상기 셀 영역의 상기 기판 내에, 제1 방향으로 연장된 셀 게이트 트렌치와 상기 셀 게이트 트렌치 내의 셀 게이트 전극을 형성하고,
    상기 페리 영역의 상기 기판 내에, 상기 제1 방향으로 연장된 핀 트렌치와 상기 핀 트렌치 내의 더미 게이트 전극을 형성하고, 상기 셀 게이트 트렌치 및 상기 핀 트렌치는 동시에 형성되고, 상기 셀 게이트 전극 및 상기 더미 게이트 전극은 동시에 형성되고, 상기 더미 게이트 전극은 상기 페리 활성 영역의 상기 기판 내에 형성되고,
    상기 더미 게이트 전극을 제거한 후, 상기 핀 트렌치 내에 프리 필드 절연막을 형성하고,
    상기 프리 필드 절연막의 일부 및 상기 페리 소자 분리막의 일부를 제거하여, 상기 제1 방향으로 연장된 핀형 패턴을 형성하고,
    상기 핀형 패턴 상에, 상기 핀형 패턴과 교차하는 페리 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 장치 제조 방법.
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