CN116096077A - 半导体存储器件及其制造方法 - Google Patents

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李蕙兰
金景洙
罗暻朝
杨世怜
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Abstract

公开了一种半导体存储器件，包括：衬底，包括单元区和外围区；单元栅电极，设置在单元区处；位线结构，设置在单元区处并包括单元导线和设置在单元导线上的单元线封盖膜；鳍型图案，设置在外围区处；外围栅电极，与鳍型图案交叉；外围栅分离图案，设置在外围栅电极的侧壁上并具有高于外围栅电极的上表面的上表面；以及外围层间绝缘膜，覆盖外围栅电极、外围栅分离图案、以及外围栅分离图案的侧壁的一部分。外围层间绝缘膜的上表面和单元线封盖膜的最上表面相对于衬底位于相同的高度。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2021年11月8日在韩国知识产权局提交的韩国专利申请No.10-2021-0152101的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种半导体存储器件及其制造方法，更具体地，涉及一种包括彼此交叉的多条布线和多个节点焊盘的半导体存储器件及其制造方法。
背景技术
随着半导体元件的日益高度集成化，为了在同一区域内实现更多的半导体元件，各个单独电路图案变得更加精细。也就是说，随着半导体元件的集成度提高，半导体元件的组件的设计规则已经减少。
在高度规模化的半导体元件中，形成多条布线和介于多条布线之间的多个掩埋接触部(BC)的工艺变得日益复杂并且难以实现。
发明内容
本公开的各方面提供了一种能够提高性能和可靠性的半导体存储器件。
本公开的各方面还提供一种用于制造能够提高性能和可靠性的半导体存储器件的方法。
然而，本公开的各方面不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
根据本公开的一方面，提供了一种半导体存储器件，包括：衬底，包括单元区和围绕单元区的外围区，该单元区包括单元有源区；单元栅电极，设置在单元区的衬底处并在第一方向上延伸；位线结构，设置在单元区的衬底处并包括在不同于第一方向的第二方向上延伸的单元导线和设置在单元导线上的单元线封盖膜；多个鳍型图案，设置在外围区的衬底上，在第一方向上延伸，并在第二方向上彼此间隔开；外围栅电极，与多个鳍型图案交叉并包括在第一方向上延伸的第一侧壁和在第二方向上延伸的第二侧壁；外围栅分离图案，设置在外围栅电极的第一侧壁上并具有高于外围栅电极的上表面的上表面；以及外围层间绝缘膜，覆盖外围栅电极的上表面、外围栅分离图案的上表面、以及外围栅分离图案的侧壁的一部分。外围层间绝缘膜的上表面和单元线封盖膜的最上表面相对于衬底位于相同的高度。
根据本公开的一方面，提供了一种半导体存储器件，包括：衬底，包括单元区和围绕单元区的外围区，该单元区包括单元有源区；单元元件分离膜，在衬底上并限定单元有源区；单元栅结构，设置在单元区的衬底上并包括跨过单元元件分离膜和单元有源区在第一方向上延伸的单元栅沟槽，以及在单元栅沟槽中的单元栅电极；位线结构，设置在单元区的衬底上并包括在不同于第一方向的第二方向上延伸的单元导线和设置在单元导线上的单元线封盖膜；多个鳍型图案，设置在外围区的衬底处，在第一方向上延伸，并在第二方向上彼此间隔开；鳍沟槽，将在第二方向上彼此相邻的多个鳍型图案彼此分离，外围栅电极与多个鳍型图案交叉；以及外围层间绝缘膜，设置在外围栅电极上。单元栅沟槽的深度与鳍沟槽的深度相同。
根据本公开的一方面，提供了一种半导体存储器件，包括：衬底，包括单元区和围绕单元区的外围区，该单元区包括单元有源区；多个单元栅电极，设置在单元区的衬底上并在第一方向上延伸；位线结构，设置在单元区的衬底上并包括在不同于第一方向的第二方向上延伸的单元导线和设置在单元导线上的单元线封盖膜；多个鳍型图案，设置在外围区的衬底上，在第一方向上延伸，并在第二方向上彼此间隔开；多个鳍沟槽，将多个鳍型图案彼此分离并在第二方向上彼此间隔开，外围栅电极与多个鳍型图案交叉；以及外围层间绝缘膜，设置在外围栅电极上。多个单元栅电极中在第二方向上彼此间隔开的两个相邻单元栅电极之间的间隔与多个鳍沟槽中在第二方向上彼此间隔开的两个相邻鳍沟槽之间的间隔相同。
根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在衬底的单元区上形成单元元件分离膜，该单元元件分离膜在单元区中限定单元有源区；在衬底的外围区上形成外围元件分离膜，该外围元件分离膜在围绕单元有源区的外围区中限定外围有源区；在单元区的衬底处形成在第一方向上延伸的单元栅沟槽并在单元栅沟槽中形成单元栅电极；在外围区的衬底处形成在第一方向上延伸的鳍沟槽并在鳍沟槽中形成虚设栅电极，单元栅沟槽和鳍沟槽同时形成，单元栅电极和虚设栅电极同时形成，并且虚设栅电极形成在外围有源区的衬底处；去除虚设栅电极，然后在鳍沟槽中形成预场绝缘膜；通过去除预场绝缘膜的一部分和外围元件分离膜的一部分形成在第一方向上延伸的鳍型图案；并在鳍型图案上形成外围栅电极。外围栅电极与鳍型图案交叉。
附图说明
通过参考附图详细描述本公开的示例实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：
图1是根据一些示例性实施例的半导体存储器件的示意布局图。
图2是图1的区域R1的示意布局。
图3是仅示出图2的字线和有源区的布局图。
图4是图1的区域R2的示意布局图。
图5和图6分别是沿着图2的线A-A和线B-B截取的示意截面图。图7至图9分别是沿着图4的C-C线、D-D线和E-E线截取的示意截面图。
图10和图11是用于描述根据一些示例性实施例的半导体存储器件的视图。图12和图13是用于描述根据一些示例性实施例的半导体存储器件的视图。
图14和图15是用于描述根据一些示例性实施例的半导体存储器件的视图。
图16和图17是用于描述根据一些示例性实施例的半导体存储器件的视图。
图18和图19是用于描述根据一些示例性实施例的半导体存储器件的视图。
图20到图22是用于描述根据一些示例性实施例的半导体存储器件的视图。
图23至图56是用于描述根据一些示例性实施例的制造半导体存储器件的方法的中间步骤的视图。
图57示出了根据一些示例性实施例的制造半导体存储器件的流程图。
具体实施方式
图1是根据一些示例性实施例的半导体存储器件的示意布局图。图2是图1的区域R1的示意布局。图3是仅示出图2的字线和有源区的布局图。图4是图1的区域R2的示意布局图。图5和图6分别是沿着图2的线A-A和线B-B截取的示意截面图。图7至图9分别是沿着图4的C-C线、D-D线和E-E线截取的示意截面图。
在根据一些示例性实施例的半导体存储器件的附图中，示出了动态随机存取存储器(DRAM)，但本公开不限于此。
参照图1至图4，根据一些示例性实施例的半导体存储器件可以包括单元区20、单元区分离膜22和外围区24。
单元区分离膜22可以沿着单元区20的周边形成。单元区分离膜22可以将单元区20和外围区24彼此分离。外围区24可以被限定在单元区20周围。
单元区20可以包括多个单元有源区ACT。单元有源区ACT可以由形成在衬底100中的单元元件分离膜105限定(参见图5)。根据半导体存储器件设计规则的减少，单元有源区ACT可以设置成对角线或斜线的条形，如图2和图3所示。例如，单元有源区ACT可以在第三方向DR3上延伸。
可以设置跨过单元有源区ACT在第一方向DR1上延伸的多个栅电极。多个栅电极可以彼此平行地延伸。多个栅电极例如可以是多条字线WL。字线WL可以等间隔布置。字线WL的宽度或字线WL之间的间隔可以根据设计规则来确定。
字线WL可以从单元区20延伸到单元区分离膜22。字线WL的一部分可以在第四方向DR4上与单元区分离膜22重叠。
每个单元有源区ACT可以被在第一方向DR1上延伸的两条字线WL分成三个部分。单元有源区ACT可以包括存储连接区103b和位线连接区103a。位线连接区103a可以位于单元有源区ACT的中心部，并且存储连接区103b可以位于单元有源区ACT的端部。
位线连接区103a可以是与位线BL连接的区域，并且存储连接区103b可以是与信息存储部190(参见图5)连接的区域。换句话说，位线连接区103a可以对应于公共漏区，并且存储连接区103b可以对应于源区。每条字线WL和与每条字线WL相邻的位线连接区103a和存储连接区103b可以构成晶体管。
在与字线WL正交的第二方向DR2上延伸的多条位线BL可以设置在字线WL上。多条位线BL可以彼此平行地延伸。位线BL可以等间隔布置。位线BL的宽度或位线BL之间的间隔可以根据设计规则确定。
位线BL可以从单元区20延伸到单元区分离膜22。位线BL的一部分可以在第四方向DR4上与单元区分离膜22重叠。第四方向DR4可以垂直于第一方向DR1、第二方向DR2和第三方向DR3。第四方向DR4可以是衬底100的厚度方向。
根据一些示例性实施例的半导体存储器件可以包括形成在单元有源区ACT上的各种接触布置。各种接触布置可以包括例如直接接触部DC、节点焊盘XP和着接焊盘LP等。
直接接触部DC可以指将单元有源区ACT电连接到位线BL的接触部。节点焊盘XP可以是将单元有源区ACT连接到电容器的下电极191(参见图5)的连接焊盘。由于布置结构，节点焊盘XP与单元有源区ACT之间的接触面积可以较小。相应地，可以引入具有导电性的着接焊盘LP以增加与单元有源区ACT的接触面积以及与电容器的下电极191(参见图5)的接触面积。应当理解，当元件被称为“连接”或“耦接”到另一元件或“在”另一元件上时，它可以直接连接或耦接到另一元件或在另一元件上，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在中间元件。如本文所用，被描述为“电连接”的组件被配置为使得电信号可以从一个组件传送到另一个组件(尽管这种电信号在其传送时可能在强度上衰减并且可以选择性地传送)。
着接焊盘LP可以设置在节点焊盘XP与电容器的下电极191(参见图5)之间。单元有源区ACT与电容器的下电极191之间的接触电阻可以通过引入着接焊盘LP来增加接触面积进而减小。
直接接触部DC可以与位线连接区103a连接。节点焊盘XP可以与存储连接区103b连接。由于节点焊盘XP设置在单元有源区ACT的相对部分处，所以着接焊盘LP可以设置为在与单元有源区ACT的相对端相邻的位置处至少部分地与节点焊盘XP重叠。换句话说，节点焊盘XP可以形成为在相邻字线WL与相邻位线BL之间与有源区ACT和单元元件分离膜105(参见图5)重叠。
字线WL可以埋入衬底100中。字线WL可以设置为在直接接触部DC或节点焊盘XP之间跨过单元有源区ACT。如图2和图3中所示，两条字线WL可以设置为横穿一个单元有源区ACT。单元有源区ACT在第三方向DR3上延伸，因此，字线WL可以相对于单元有源区ACT具有小于90°的角度。
直接接触部DC和节点焊盘XP可以对称或周期性地设置在单元区20上。例如，直接接触部DC和节点焊盘XP可以沿着第一方向DR1和第二方向DR2设置在直线上。同时，与直接接触部DC和节点焊盘XP不同，着接焊盘LP可以在位线BL所延伸的第二方向DR2上以Z字形设置。此外，着接焊盘LP可以设置为在字线WL所延伸的第一方向DR1上与每条位线BL的相同侧部重叠。例如，第一线的每个着接焊盘LP可以与对应的位线BL的左侧表面重叠，并且第二线的每个着接焊盘LP可以与对应的位线BL的右侧表面重叠。
外围区24可以包括外围有源区P_ACT。外围有源区P_ACT可以由形成在衬底100中的外围元件分离膜205限定(参见图7)。
在第一方向DR1上延伸的多个鳍型有源图案210可以设置在外围有源区P_ACT中。鳍型有源图案210可以在第二方向DR2上彼此间隔开。
外围栅电极220可以设置在鳍型有源图案210上。外围栅电极220可以与鳍型有源图案210交叉。外围栅电极220可以在第二方向DR2上延伸。
参照图1至图9，根据一些示例性实施例的半导体存储器件包括多个单元栅结构110、多个位线结构140ST、多个节点连接焊盘125、多个位线接触部146、信息存储部190、鳍型有源图案210和外围栅结构220ST。
衬底100可以包括单元区20、单元区分离膜22和外围区24。衬底100可以是硅衬底或绝缘体上硅(SOI)。在实施例中，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓，或者可以由硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓形成，但不限于此。
多个单元栅结构110、多个位线结构140ST、多个节点连接焊盘125、多个位线接触部146和信息存储部190可以设置在单元区20中。鳍型有源图案210和外围栅结构220ST可以设置在外围区24中。
单元元件分离膜105可以形成在单元区20的衬底100中。单元元件分离膜105可以具有包括优良元件分离特性的浅沟槽分离(STI)结构。单元元件分离膜105可以在单元区20中限定单元有源区ACT。如图2和图3所示，由单元元件分离膜105限定的单元有源区ACT可以具有包括短轴和长轴的长岛形。单元有源区ACT可以具有对角线或斜线形，从而相对于形成在单元元件分离膜105中的字线WL具有小于90°的角度。此外，单元有源区ACT可以具有对角线或斜线形，从而相对于形成在单元元件分离膜105上的位线BL具有小于90°的角度。
具有STI结构的单元边界分离膜可以形成在单元区分离膜22中。单元区20可以由单元区分离膜22限定。
外围元件分离膜205可以具有STI结构。外围元件分离膜205可以限定外围有源区P_ACT。外围元件分离膜205可以填充形成在衬底100中的外围分离沟槽206。外围分离沟槽206可以设置在外围有源区P_ACT的周边。
单元元件分离膜105、外围元件分离膜205和单元区分离膜22中的每一个可以包括例如氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一种，或者可以由例如氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一种形成，但不限于此。在图5至图9中已经示出了单元元件分离膜105和外围元件分离膜205中的每一个形成为单个绝缘膜，但这仅是为了便于说明，本公开不限于此。根据单元元件分离膜105和外围元件分离膜205的宽度，单元元件分离膜105和外围元件分离膜205中的每一个可以形成为单个绝缘膜或形成为多个绝缘膜。
在图6和图8中已经示出了单元元件分离膜105的上表面和衬底100的上表面设置在同一平面上，但这仅仅是为了便于说明，本发明不限于此。
单元栅结构110可以形成在衬底100和单元元件分离膜105中。单元栅结构110可以形成为跨过单元元件分离膜105和由单元元件分离膜105限定的单元有源区ACT。
单元栅结构110可以包括形成在衬底100和单元元件分离膜105中的单元栅沟槽115、单元栅绝缘膜111、单元栅电极112、单元栅封盖图案113和单元栅封盖导电膜114。这里，单元栅电极112可以对应于字线WL。与图6所示不同，单元栅结构110可以不包括单元栅封盖导电膜114。
尽管未示出，单元栅沟槽115可以在单元元件分离膜105中相对较深而在单元有源区ACT中相对较浅。字线WL的底表面可以是弯曲的。也就是说，单元元件分离膜105中的单元栅沟槽115的深度可以大于单元有源区ACT中的单元栅沟槽115的深度。
单元栅沟槽115可以彼此隔开第一间隔L1并且设置在第二方向DR2上。也就是说，在第二方向DR2上彼此相邻的单元栅沟槽115之间的间隔是第一间隔L1。
单元栅绝缘膜111可以沿着单元栅沟槽115的侧壁和底表面延伸。单元栅绝缘膜111可以沿着单元栅沟槽115的至少一部分的轮廓延伸。单元栅绝缘膜111可以包括例如氧化硅、氮化硅、氧氮化硅和介电常数高于氧化硅的高k材料中的至少一种，或者可以由例如氧化硅、氮化硅、氧氮化硅和介电常数高于氧化硅的高k材料中的至少一种形成。高k材料可以包括例如氮化硼、氧化铪、铪氧化硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、锆氧化硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物，氧化钇，氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中的至少一种。
单元栅电极112可以设置在单元栅绝缘膜111上。单元栅电极112可以填充单元栅沟槽115的一部分。单元栅封盖导电膜114可以沿着单元栅电极112的上表面延伸。由于单元栅电极112设置在单元栅沟槽115中，因此在第二方向DR2上彼此相邻的单元栅电极112之间的间隔是第一间隔L1。
单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氧氮化物和导电金属氧化物中的至少一种，或者可以由金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氧氮化物和导电金属氧化物中的至少一种形成。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TiSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及其组合，或者可以由例如TiN、TaC、TaN、TiSiN、TiSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及其组合形成，但不限于此。单元栅封盖导电膜114可以包括多晶硅或多晶硅-锗，或者可以由例如多晶硅或多晶硅-锗形成，但不限于此。
单元栅封盖图案113可以设置在单元栅电极112和单元栅封盖导电膜114上。单元栅封盖图案113可以填充在单元栅电极112和单元栅封盖导电膜114形成之后剩余的单元栅沟槽115。在图6中已经示出了单元栅绝缘膜111沿着单元栅封盖图案113的侧壁延伸，但是本公开不限于此。单元栅封盖图案113可以包括例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及其组合中的至少一种形成。
在图6中已经示出了单元栅封盖图案113的上表面设置在与单元元件分离膜105的上表面相同的平面上，但是本公开不限于此。
尽管未示出，但可以在单元栅结构110的至少一侧上形成杂质掺杂区。杂质掺杂区可以是晶体管的源/漏区。杂质掺杂区可以形成在图3的存储连接区103b和位线连接区103a中。
位线结构140ST可以包括单元导线140和单元线封盖膜144。单元导线140可以形成在单元元件分离膜105和其中形成有单元栅结构110的衬底100上。单元导线140可以与单元元件分隔膜105和由单元元件分隔膜105限定的单元有源区ACT交叉。单元导线140可以形成为与单元栅结构110交叉。这里，单元导线140可以对应于位线BL。
单元导线140可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、二维(2D)材料、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、二维(2D)材料、金属和金属合金中的至少一种形成。在根据一些示例性实施例的半导体存储器件中，2D材料可以是金属材料和/或半导体材料。2D材料可以是2D同素异形体或2D化合物，并且可以包括例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种，或者可以是例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种，但不限于此。也就是说，已经作为示例列举了上述2D材料，因此，可以包括在根据本公开的半导体存储器件中的2D材料不限于上述材料。
在图5和图6中已经示出了单元导线140是单个膜，但这只是为了便于说明，本公开不限于此。也就是说，与图5和图6所示不同，单元导线140可以包括其上堆叠导电材料的多个导电膜。
单元线封盖膜144可以设置在单元导线140上。单元线封盖膜144可以沿着单元导线140的上表面在第二方向DR2上延伸。单元线封盖膜144可以包括例如氮化硅、氧氮化硅、碳氮化硅和氧碳氮化硅中的至少一种，或者可以由例如氮化硅、氧氮化硅、碳氮化硅和氧碳氮化硅中的至少一种形成。在根据一些示例性实施例的半导体存储器件中，单元线封盖膜144可以包括氮化硅膜或者可以是氮化硅膜。在图5和图6中已经示出了单元线封盖膜144是单个膜，但是本公开不限于此。
位线接触部146可以形成在单元导线140与衬底100之间。单元导线140可以形成在位线接触部146上。位线接触部146可以形成在单元有源区ACT的位线连接区103a与单元导线140之间。位线接触部146可以与位线连接区103a连接。
当在平面图中观察时，位线接触部146可以具有圆形或椭圆形。当在平面图中观察时，位线接触部146的面积可以大于位线连接区103a与一个单元导线140彼此重叠的面积。当在平面图中观察时，在平面图中位线接触部146的面积可以大于一个位线连接区103a的面积。
位线接触部146可以包括与单元导线140连接的上表面146US。随着位线接触部146变得远离位线接触部146的上表面146US，位线接触部146可以包括位线接触部146在第一方向DR1上的宽度增大的部分。
位线接触部146可以将单元导线140和衬底100彼此电连接。这里，位线接触部146可以对应于直接接触部DC。位线接触部146可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种形成。
节点连接焊盘125可以设置在衬底100上。节点连接焊盘125可以设置在单元有源区ACT的存储连接区103b上。节点连接焊盘125可以与存储连接区103b连接。例如，节点连接焊盘125可以接触单元有源区ACT的存储连接区103b。
节点连接焊盘125可以设置在沿着第一方向DR1彼此相邻的单元导线140之间。尽管未示出，但是节点连接焊盘125可以设置在沿着第二方向DR2彼此相邻的单元栅电极112之间。
基于单元元件分离膜105的上表面，节点连接焊盘的上表面125US低于位线接触部的上表面146US。基于单元元件分离膜105的上表面，节点连接焊盘的上表面125US低于单元导线140的下表面。
节点连接焊盘125可以将信息存储部190和衬底100彼此电连接。例如，单元有源区ACT的存储连接区103b可以经由节点连接焊盘125和存储焊盘160与信息存储部190的下电极191连接。稍后将描述存储焊盘160。这里，节点连接焊盘125可以对应于节点焊盘XP。节点连接焊盘125可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种形成。
焊盘分离结构145ST可以将在第一方向DR1上彼此相邻的节点连接焊盘125彼此间隔开。尽管未示出，但是焊盘分离结构145ST可以将在第二方向DR2上彼此相邻的节点连接焊盘125彼此间隔开。焊盘分离结构145ST覆盖节点连接焊盘的上表面125US。
焊盘分离结构145ST可以包括焊盘分离图案145和上单元绝缘膜130。上单元绝缘膜130可以设置在焊盘分离图案145上。
当节点连接焊盘125包括在第一方向DR1上彼此间隔开的第一节点连接焊盘和第二节点连接焊盘时，焊盘分离图案145可以在第一方向DR1上将第一节点连接焊盘和第二节点连接焊盘彼此分离。尽管未示出，但是焊盘分离图案145也可以将在第二方向DR2上彼此相邻的节点连接焊盘125彼此分离。
上单元绝缘膜130覆盖节点连接焊盘的上表面125US。当节点连接焊盘125包括在第一方向DR1上彼此间隔开的第一节点连接焊盘和第二节点连接焊盘时，上单元绝缘膜130可以覆盖第一节点连接焊盘的上表面和第二节点连接焊盘的上表面。上单元绝缘膜的上表面130US可以设置在与位线接触部的上表面146US相同的平面上。也就是说，基于单元元件分离膜105的上表面，上单元绝缘膜的上表面130US的高度可以与位线接触部的上表面146US的高度相同。
焊盘分离图案145和上单元绝缘膜130可以设置在沿着第二方向DR2彼此相邻的位线接触部146之间。单元导线140可以设置在焊盘分离结构145ST的上表面上。单元导线140可以设置在上单元绝缘膜的上表面130US上。焊盘分离结构145ST的上表面可以是上单元绝缘膜的上表面130US。
位线接触间隔物146SP可以设置在位线接触部146与焊盘分离图案145之间。在图5中，未示出位线接触间隔物146SP。作为示例，位线接触间隔物146SP可以包括在稍后将描述的单元线间隔物150中。作为另一示例，在形成位线接触部146的同时，可以去除能够在如图5所示的截面中看到的位线接触间隔物146SP。位线接触间隔物146SP可以包括例如氮化硅(SiN)、氮氧化硅(SiON)和氧化硅(SiO2)中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)和氧化硅(SiO2)中的至少一种形成。
焊盘分离图案145可以包括例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及其组合中的至少一种形成。上单元绝缘膜130可以是单个膜，但如图5和图6所示，上单元绝缘膜130可以是包括第一上单元绝缘膜131和第二上单元绝缘膜132的多个膜。例如，第一上单元绝缘膜131可以包括氧化硅膜或者可以是氧化硅膜，并且第二上单元绝缘膜132可以包括氮化硅膜或者可以是氮化硅膜，但是本公开不限于此。在图5中已经示出，上单元绝缘膜130在第一方向DR1上的宽度随着上单元绝缘膜130变得远离衬底100而减小，但是本公开不限于此。
单元线间隔物150可以设置在单元导线140和单元线封盖膜144的侧壁上。在单元导线140的形成位线接触部146的部分中，单元线间隔物150可以设置在单元导线140、单元线封盖膜144和位线接触部146的侧壁上。在单元导线140的未形成位线接触部146的其他部分中，单元线间隔物150可以设置在上单元绝缘膜130上。
图5中已经示出了单元线间隔物150为单个膜，但这只是为了便于说明，本公开不限于此。也就是说，与图5所示不同，单元线间隔物150可以具有多膜结构。单元线间隔物150可以包括例如氧化硅膜、氮化硅膜、氧氮化硅膜(SiON)、氧碳氮化硅膜(SiOCN)、空气及其组合中的一种，或者可以是例如氧化硅膜、氮化硅膜、氧氮化硅膜(SiON)、氧碳氮化硅膜(SiOCN)、空气及其组合中的一种，但不限于此。
存储焊盘160可以设置在每个节点连接焊盘125上。存储焊盘160可以与节点连接焊盘125电连接。存储焊盘160可以与单元有源区ACT的存储连接区103b连接。这里，存储焊盘160可以对应于着接焊盘LP。
在根据一些示例性实施例的半导体存储器件中，存储焊盘160可以延伸到节点连接焊盘125以与节点连接焊盘125连接。存储焊盘160可以与位线结构140ST的上表面的一部分重叠。存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种形成。
焊盘分离绝缘膜180可以形成在存储焊盘160和位线结构140ST上。例如，焊盘分离绝缘膜180可以设置在单元线封盖膜144上。焊盘分离绝缘膜180可以限定形成多个隔离区的存储焊盘160。焊盘分离绝缘膜180可以不覆盖存储焊盘的上表面160US。焊盘分离绝缘膜180可以填充焊盘分离凹部。焊盘分离凹部可以将相邻的存储焊盘160彼此分离。例如，存储焊盘的上表面160US可以设置在与焊盘分离绝缘膜的上表面180US相同的平面上。
焊盘分离绝缘膜180可以包括绝缘材料，或者可以由绝缘材料形成，并且可以将多个存储焊盘160彼此电分离。例如，焊盘分离绝缘膜180可以包括氧化硅膜、氮化硅膜、氧氮化硅膜、氧碳氮化硅膜和碳氮化硅膜中的至少一种，或者可以是氧化硅膜、氮化硅膜、氧氮化硅膜、氧碳氮化硅膜和碳氮化硅膜中的至少一种，但不限于此。
多个鳍型有源图案210可以设置在外围区24的衬底100上。鳍型有源图案210可以从衬底100突出，更具体地说，在第四方向DR4上从外围有源区P_ACT突出。
鳍型有源图案210可以在第一方向DR1上延伸。鳍型有源图案210可以在第二方向DR2上彼此间隔开。也就是说，多个鳍型有源图案210可以在第二方向DR2上彼此间隔开并布置在第二方向DR2上。
鳍型有源图案210可以由在第一方向DR1上延伸的外围分离沟槽206和鳍沟槽208限定。在根据一些示例性实施例的半导体存储器件中，多个鳍型有源图案210可以包括通过一个鳍沟槽208彼此分离的两个鳍型有源图案210。一个鳍沟槽208可以设置在一个外围有源区P_ACT中。鳍沟槽208可以将在第二方向DR2上彼此相邻的鳍型有源图案210彼此分离。
每个鳍型有源图案210可以包括由外围分离沟槽206限定的第一侧壁210SA和由鳍沟槽208限定的第二侧壁210SB。在一个鳍型有源图案210中，鳍型有源图案的第一侧壁210SA和鳍型有源图案的第二侧壁210SB可以在第二方向DR2上彼此相对。鳍型有源图案的第一侧壁210SA和鳍型有源图案的第二侧壁210SB中的每一个侧壁可以在第一方向DR1上延伸。
基于鳍型有源图案210的上表面，外围分离沟槽206的深度D31与鳍沟槽208的深度D32不同。换句话说，鳍型有源图案210的第一侧壁210SA的高度D31不同于鳍型有源图案的第二侧壁210SB的高度D32。例如，基于鳍型有源图案210的上表面，外围分离沟槽206的深度D31大于鳍沟槽208的深度D32。鳍型有源图案的第一侧壁210SA的高度D31大于鳍型有源图案的第二侧壁210SB的高度D32。在实施例中，两个相邻的鳍型有源图案210可以具有彼此并排连接的下部，并且两个相邻的鳍式有源图案210的第二侧壁210SB(即内侧壁)具有比两个相邻的鳍型有源图案210的第一侧壁210SA(外侧壁)的高度更短的高度。
外围场绝缘膜207可以设置在外围区24的衬底100上。外围场绝缘膜207可以填充鳍沟槽208的一部分。
外围场绝缘膜207可以覆盖鳍型有源图案的第二侧壁210SB的一部分。外围元件分离膜205可以覆盖鳍型有源图案的第一侧壁210SA的一部分。每个鳍型有源图案210可以突出在外围场绝缘膜207的上表面和外围元件分离膜205的上表面上方。
外围场绝缘膜207可以包括例如氧化物膜、氮化物膜、氧氮化物膜或其组合，或者可以由例如氧化物膜、氮化物膜、氧氮化物膜或其组合形成，但不限于此。
外围栅结构220ST可以设置在多个鳍型有源图案210上。外围栅结构220ST可以与多个鳍型有源图案210交叉。外围栅结构220ST可以设置在外围元件分离膜205和外围场绝缘膜207上。
外围栅结构220ST可以包括外围栅电极220和外围栅绝缘膜230。
外围栅电极220可以设置在鳍型有源图案210上并且可以与鳍型有源图案210交叉。外围栅电极220可以围绕突出在外围场绝缘膜207的上表面和外围元件分离膜205的上表面上方的鳍型有源图案210。
外围栅电极220可以在第二方向DR2上延伸。外围栅电极220可以包括在第一方向DR1上延伸的第一侧壁220SSW和在第二方向DR2上延伸的第二侧壁220LSW。
外围栅电极220可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MOC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种，或者可以由例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种形成。外围栅电极220可以包括导电金属氧化物、导电金属氧氮化物等，或者可以由导电金属氧化物、导电金属氧氮化物等形成，并且可以包括上述材料的氧化形式作为外围栅电极220的材料。
外围栅绝缘膜230可以沿着外围栅电极220的底表面、外围栅电极的第一侧壁220SSW和外围栅电极的第二侧壁220LSW延伸。外围栅绝缘膜230可以形成在鳍型有源图案210、外围元件分离膜205和外围场绝缘膜207上。外围栅绝缘膜230可以设置在鳍型有源图案210与外围栅电极220之间。
外围栅绝缘膜230可以沿着突出在外围场绝缘膜207的上表面和外围元件分离膜205的上表面上方的鳍型有源图案210的轮廓、外围场绝缘膜207的上表面、和外围元件分离膜205形成。尽管未示出，但是外围栅绝缘膜230还可以包括界面膜。
外围栅绝缘膜230可以包括氧化硅、氧氮化硅、氮化硅或介电常数大于氧化硅的高k材料，或者可以由氧化硅、氧氮化硅、氮化硅或介电常数大于氧化硅的高k材料形成。
根据一些示例性实施例的半导体存储器件可以包括使用负电容器的负电容(NC)场效应晶体管(FET)。例如，外围栅绝缘膜230可以包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜，或者可以由具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜形成。
铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，当两个或多个电容器彼此串联连接并且各个电容器的电容具有正值时，与每个单独电容器的电容相比，总电容减小。另一方面，当彼此串联连接的两个或多个电容器的至少一个电容具有负值时，总电容可以具有正值并且大于每个单独电容的绝对值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联时，彼此串联的铁电材料膜和顺电材料膜的总电容值可以增大。利用总电容值的增大，包括铁电材料膜的晶体管在室温下可以具有小于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如氧化铪、氧化铪锆、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种，或者可以由例如氧化铪、氧化铪锆、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种形成。这里，作为示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪获得的材料。作为另一个示例，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可以包括掺杂的掺杂剂。或者例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种，或者可以是铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料膜中的掺杂剂的类型可以根据包括在铁电材料膜中的铁电材料的类型而改变。
当铁电材料膜包括氧化铪或者由氧化铪形成时，包括在铁电材料膜中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种，或者可以是例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包括3至8原子％(at％)的铝。这里，掺杂剂的比例可以是铝到铪和铝的总和的比率。
当掺杂剂是硅(Si)时，铁电材料膜可以包括2至1Oat％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包括2至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可以包括1至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包括50至80at％的锆。
顺电材料膜可以具有顺电特性。顺电材料膜可以包括例如具有高介电常数的氧化硅和金属氧化物中的至少一种，或者可以由例如具有高介电常数的氧化硅和金属氧化物中的至少一种形成。包括在顺电材料膜中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料，或者可以由相同的材料形成。铁电材料膜可以具有铁电特性，但顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜中的每一个包括氧化铪或者由氧化铪形成时，包括在铁电材料膜中的氧化铪的晶体结构不同于包括在顺电体材料膜中的氧化铪的晶体结构。
铁电材料膜可以具有包含铁电特性的厚度。铁电材料膜的厚度可以是例如0.5至10nm，但不限于此。由于表示铁电特性的临界厚度可能因每种铁电材料而改变，所以铁电材料膜的厚度可以根据铁电材料而改变。
作为示例，外围栅绝缘膜230可以包括一个铁电材料膜或单个铁电材料膜，或者可以是一个铁电材料膜或单个铁电材料膜。作为另一示例，外围栅绝缘膜230可以包括彼此间隔开的多个铁电材料膜，或者可以由彼此间隔开的多个铁电材料膜形成。外围栅绝缘膜230可以具有堆叠膜结构，在该堆叠膜结构中交替堆叠多个铁电材料膜和多个顺电材料膜。
外围栅间隔物240可以设置在外围栅电极的第一侧壁220SSW和外围栅电极的第二侧壁220LSW上。外围栅间隔物的上表面240US高于外围栅电极的上表面220US。也就是说，基于鳍式有源图案210的上表面，外围栅间隔物的上表面240US的高度大于外围栅电极的上表面220US的高度。
外围栅绝缘膜230可以在外围栅电极220与外围栅间隔物240之间延伸。外围栅绝缘膜230可以沿着外围栅间隔物240的侧壁延伸。
外围栅间隔物240可以包括氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)、氮化硼硅(SiBN)、硅氧氮化硼(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)、氮化硼硅(SiBN)、硅氧氮化硼(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种形成。
外围源/漏区250可以设置在外围栅电极220的两侧上。在根据一些示例性实施例的半导体存储器件中，外围源/漏区250可以是鳍型有源图案210的掺杂有p型或n型杂质的部分。也就是说，鳍型有源图案210的掺杂有p型或n型杂质的部分可以是外围源/漏区250。
下外围层间绝缘膜290可以覆盖外围源/漏区250。下外围层间绝缘膜290可以覆盖外围元件分离膜205和外围场绝缘膜207。下外围层间绝缘膜290可以覆盖外围栅间隔物240的侧壁。下外围层间绝缘膜290不覆盖外围栅间隔物的上表面240US。下外围层间绝缘膜的上表面290US可以设置在与外围栅间隔物的上表面240US相同的平面上。
下外围层间绝缘膜290可以包括例如氧化物基绝缘材料，或者可以由例如氧化物基绝缘材料形成。
外围栅分离图案225可以将在第二方向DR2上彼此相邻的外围栅结构220ST彼此分离。在根据一些示例性实施例的半导体存储器件中，外围栅分离图案225可以包括：设置在外围栅电极的第一侧壁220SSW上的外围栅间隔物240、和下外围层间绝缘膜290。
外围栅分离图案的上表面225US包括外围栅间隔物的上表面240US和下外围层间绝缘膜的上表面290US。外围栅分离图案的上表面225US高于外围栅电极的上表面220US。
外围栅分离图案的侧壁225SW可以是设置在外围栅电极的第一侧壁220SSW上的外围栅间隔物240的侧壁。外围栅分离图案的侧壁225SW面对外围栅电极的第一侧壁220SSW。外围栅绝缘膜230可以沿着外围栅分离图案的侧壁225SW延伸。
上外围层间绝缘膜291设置在外围栅电极220、外围栅间隔物240和下外围层间绝缘膜290上。上外围层间绝缘膜291覆盖外围栅电极的上表面220US、外围栅间隔物的上表面240US和下外围层间绝缘膜的上表面290US。上外围层间绝缘膜291覆盖外围栅分离图案的侧壁225SW的一部分和外围栅分离图案的上表面225US。
作为示例，上外围层间绝缘膜的上表面291US可以设置在与单元线封盖膜的上表面144US相同的平面上。在实施例中，上外围层间绝缘膜的上表面291US和单元线封盖膜的上表面144US可以是共面的。在实施例中，上外围层间绝缘膜的上表面291US和单元线封盖膜的上表面144US可以相对于衬底100的底表面100BS位于相同的高度。单元封盖膜的上表面144US可以是指如图5所示的单元线封盖膜的蚀刻上表面上方的最上表面。例如，单元线封盖膜的上表面144US可以相对于衬底的底表面100BS位于第一高度H1处，如图5和图6所示，上外围层间绝缘膜的上表面291US可以相对于衬底的底表面100BS位于第二高度H2处，如图7和图8所示。在实施例中，第一高度H1可以与第二高度H2相同。上外围层间绝缘膜291可以接触外围栅电极220US的上表面，并且可以设置有接触孔，源/漏插塞布线256经由该接触孔接触对应的外围源/漏区250。上外围层间绝缘膜291和下外围层间绝缘膜290可以覆盖对应的外围源/漏区250，并且接触孔可以穿透上外围层间绝缘膜291和下外围层间绝缘膜290。接触孔的开口可以形成在上外围层间绝缘膜的291US的上表面处。本公开不限于此。作为示例，相对于衬底的底表面10OBS，上外围层间绝缘膜的上表面291US可以高于单元线封盖膜144的上表面144US。
在图6和图8中，基于单元栅封盖图案113的上表面，单元栅沟槽115的深度D3可以与鳍沟槽208的深度D32相同。单元栅沟槽115的深度D3是单元栅沟槽115在单元有源区ACT中的深度，而不是单元栅沟槽115在单元元件分离膜105中的深度。
上外围层间绝缘膜291可以包括与单元线封盖膜144相同的材料，或者可以由与单元线封盖膜144相同的材料形成。当单元线封盖膜144具有多层膜结构时，上外围层间绝缘膜291可以包括与设置在多层膜的最上部上的最上层膜相同的材料，或者可以由与设置在多层膜的最上部上的最上层膜相同的材料形成。上外围层间绝缘膜291可以包括例如氮化物基绝缘材料，或者可以由例如氮化物基绝缘材料形成。例如，上外围层间绝缘膜291可以包括氮化硅，或者可以由氮化硅形成。
源/漏插塞布线265可以与外围源/漏区250连接。源/漏插塞布线265可以穿透上外围层间绝缘膜291和下外围层间绝缘膜290并且与外围源/漏区250连接。源/漏插塞布线265的一部分可以设置在上外围层间绝缘膜的上表面291US上。
尽管未示出，但是可以设置与外围栅电极220连接的栅插塞布线。
外围区24的源/漏插塞布线的上表面265US可以设置在与单元区20的存储焊盘的上表面160US相同的平面上。源/漏插塞布线265可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种形成。
当源/漏插塞布线的上表面265US设置在与单元区20的存储焊盘的上表面160US相同的平面上时，基于存储焊盘的上表面160US的单元栅沟槽115的深度可以与基于源/漏插塞布线的上表面265US的鳍沟槽208的深度相同。
第一外围层间绝缘膜292可以设置在上外围层间绝缘膜291上。第一外围层间绝缘膜292的上表面可以设置在与源/漏插塞布线的上表面265US相同的平面上，但不限于此。
第一外围层间绝缘膜292可以包括例如氧化硅膜、氮化硅膜、氧氮化硅膜、氧碳氮化硅膜和碳氮化硅膜中的至少一种，或者可以是例如氧化硅膜、氮化硅膜、氧氮化硅膜、氧碳氮化硅膜和碳氮化硅膜中的至少一种。
蚀刻停止膜295可以设置在存储焊盘160、焊盘分离绝缘膜180、源/漏插塞布线265和第一外围层间绝缘膜292上。蚀刻停止膜295不仅可以延伸到单元区20而且可以延伸到外围区24。蚀刻停止膜295可以包括氮化硅膜、碳氮化硅膜、氮化硅硼膜(SiBN)、氧氮化硅膜和氧碳化硅膜中的至少一种，或者可以是氮化硅膜、碳氮化硅膜、氮化硅硼膜(SiBN)、氧氮化硅膜和氧碳化硅膜中的至少一种。
信息存储部190可以设置在存储焊盘160上。信息存储部190可以与存储焊盘160电连接。信息存储部190的一部分可以设置在蚀刻停止膜295中。信息存储部190可以包括例如电容器，或者可以是例如电容器，但不限于此。信息存储部190包括下电极191、电容器介电膜192和上电极193。例如，上电极193可以是具有板状形状的板状上电极。
下电极191可以设置在存储焊盘160上。在实施例中，下电极191可以接触存储焊盘160。在图5中已经示出下电极191具有柱形形状，但是本公开不限于此。下电极191也可以具有圆柱形形状。电容器介电膜192形成在下电极191上。电容器介电膜192可以沿着下电极191的轮廓形成。上电极193形成在电容器介电膜192上。上电极193可以围绕下电极191的外侧壁。
作为示例，电容器介电膜192可以不设置在沿着第四方向DR4与上电极193重叠的部分(即外围区24)上。作为另一示例，与图示不同，电容器介电膜192可以延伸到外围区24。
下电极191和上电极193中的每一个电极可以包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)和导电金属氧化物(例如，氧化铱或氧化铌)等，或者可以由例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)和导电金属氧化物(例如，氧化铱或氧化铌)等形成，但不限于此。
电容器介电膜192可以包括例如氧化硅、氮化硅、氮氧化硅、高k材料及其组合中的一种，或者可以由例如氧化硅、氮化硅、氮氧化硅、高k材料及其组合中的一种形成，但不限于此。在根据一些示例性实施例的半导体存储器件中，电容器介电膜192可以具有其中氧化锆、氧化铝和氧化锆依次堆叠的堆叠膜结构。在根据一些示例性实施例的半导体存储器件中，电容器电介质膜192可以包括具有铪(Hf)的电介质膜，或者可以是具有铪(Hf)的电介质膜。在根据一些示例性实施例的半导体存储器件中，电容器介电膜192可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
第二外围层间绝缘膜293可以设置在蚀刻停止膜295上。第二外围层间绝缘膜293可以覆盖上电极193的侧壁。第二外围层间绝缘膜293可以包括绝缘材料，或者可以由绝缘材料形成。
图10和图11是用于描述根据一些示例性实施例的半导体存储器件的视图。图12和图13是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将主要描述与参照图1至图9描述的内容不同的内容。
参照图10和图11，在根据一些示例性实施例的半导体存储器件中，外围源/漏区250可以包括设置在鳍型有源图案210上的半导体外延图案251，或者可以是设置在鳍型有源图案210上的半导体外延图案251。
例如，半导体外延图案251可以与多个鳍型有源图案210连接。一个半导体外延图案251可以与多个鳍型有源图案210连接。与图10和图11所示不同，设置在各个鳍型有源图案210上的半导体外延图案251可以彼此分离。
在图10中，在与外围元件分离膜205相邻的部分中，半导体外延图案251可以包括刻面，但不限于此。
半导体外延图案251可以根据晶体管的导电类型而变化。当外围源/漏区250包括在p型晶体管中时，半导体外延图案251可以包括硅锗，或者可以由硅锗形成。当外围源/漏区250包括在n型晶体管中时，半导体外延图案251可以包括硅或碳化硅，或者可以由硅或碳化硅形成。然而，上述材料仅是示例，本公开的技术精神不限于此。
参照图12和图13，在根据一些示例性实施例的半导体存储器件中，外围栅分离图案225不包括外围栅间隔物240和下外围层间绝缘膜290。
外围栅间隔物240设置在外围栅电极的第二侧壁220LSW上，但不设置在外围栅电极的第一侧壁220SSW上。外围栅分离图案225可以包括例如氮化硅(SiN)、氮氧化硅(SiON)和氧化硅(SiO2)中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)和氧化硅(SiO2)中的至少一种形成，但不限于此。
在图12中，外围栅绝缘膜230可以沿着外围栅分离图案的侧壁225SW延伸。外围栅分离图案225可以通过切割用于形成替代金属栅的模制虚设栅来形成。
在图13中，外围栅绝缘膜230不沿着外围栅分离图案的侧壁225SW延伸。外围栅分离图案225可以通过形成替代金属栅然后切割替代金属栅来形成。
图14和图15是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将主要描述与参照图1至图9描述的内容不同的内容。图14是图1的区域R2的示意布局图用于参考。图15是沿着图14的线C-C截取的截面图。
参照图14和图15，根据一些示例性实施例的半导体存储器件还可以包括设置在外围区24中的鳍切割栅结构215ST。
鳍切割栅结构215ST可以设置在鳍型有源图案210的端部。鳍切割栅结构215ST可以包括鳍切割栅电极215和鳍切割栅绝缘膜216。
鳍切割栅电极215可以围绕鳍型有源图案210的端部。鳍切割栅绝缘膜216可以设置在鳍型有源图案210与鳍切割栅电极215之间。鳍切割栅间隔物217可以设置在鳍切割栅电极215的侧壁上。鳍切割栅结构215ST和鳍切割栅间隔物217可以与外围栅结构220ST和外围栅间隔物240一起形成。
外围源/漏区250可以设置在鳍切割栅结构215ST与外围栅结构220ST之间。
图16和图17是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将主要描述与参照图1至图9描述的内容不同的内容。图16是图1的区域R2的示意布局图用于参考。图17是沿着图16的线D-D截取的截面图。
参照图16和图17，在根据一些示例性实施例的半导体存储器件中，多个鳍沟槽208可以设置在一个外围有源区P_ACT中。
多个鳍型有源图案210可以包括三个或更多个鳍型有源图案210，这些鳍型有源图案210通过多个鳍沟槽208彼此分离。各个鳍沟槽208在第一方向DR1上延伸。各个鳍沟槽208在第二方向DR2上彼此间隔开。
多个鳍型有源图案210中的位于最外部的两个鳍型有源图案210包括由外围分离沟槽206和鳍沟槽208限定的侧壁。多个鳍型有源图案210中的其他鳍型有源图案210包括由鳍沟槽208限定的侧壁。
鳍沟槽208可以彼此间隔开第二间隔L2并且设置在第二方向DR2上。也就是说，在第二方向DR2上相邻的鳍沟槽208的间隔是第二间隔L2。
在图16和图17中，在第二方向DR2上彼此间隔开的鳍沟槽208之间的间隔L2可以与在第二方向DR2上彼此间隔开的单元栅沟槽115之间的间隔L1相同。换句话说，在第二方向DR2上彼此间隔开的鳍沟槽208之间的间隔L2可以与在第二方向DR2上彼此相邻的单元栅电极112之间的间隔L1相同。
图18和图19是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将主要描述与参照图1至图9描述的内容不同的内容。
参照图18和图19，根据一些示例性实施例的半导体存储器件还可以包括设置在节点连接焊盘125与存储焊盘160之间的存储接触部120。
存储接触部120将节点连接焊盘125和存储焊盘160彼此连接。存储接触部120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种形成。
在图18中，存储接触部120的上表面可以设置在与单元线封盖膜的上表面144US相同的平面上。
在图19中，存储接触部120的上表面低于单元线封盖膜的上表面144US。
图20到图22是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将主要描述与参考图1至图9描述的内容不同的内容。图20是图1的区域R1的示意布局图用于参考。图21和22分别是沿着图20的线A-A和线B-B截取的截面图。
参照图20至图22，根据一些示例性实施例的半导体存储器件包括将单元有源区ACT连接到电容器的下电极191的掩埋接触部BC，并且不包括节点焊盘XP(参见图2)。
着接焊盘LP可以设置在掩埋接触部BC与电容器的下电极191之间。
下单元绝缘膜135可以形成在衬底100和单元元件分离膜105上。更具体地，下单元绝缘膜135可以设置在其上未形成位线接触部146的衬底100和单元元件分离膜105上。下单元绝缘膜135可以设置在衬底100与单元导线140之间以及单元元件分离膜105与单元导线140之间。
下单元绝缘膜135可以是单个膜，但是如图21和图22所示，下单元绝缘膜135可以是包括第一下单元绝缘膜136和第二下单元绝缘膜137的多个膜。例如，第一下单元绝缘膜136可以包括氧化硅膜，或者可以是氧化硅膜，并且第二下单元绝缘膜137可以包括氮化硅膜，或者可以是氮化硅膜，但是本公开不限于此。与图21和图22所示的不同，第二下单元绝缘膜137可以包括三个或更多个绝缘膜。
位线接触部146的一部分可以凹入单元导线140中。位线接触部的上表面146US可以突出在下单元绝缘膜135的上表面上方。基于单元元件分离膜105的上表面，位线接触部的上表面146US的高度大于下单元绝缘膜135的上表面的高度。
多个存储接触部120可以设置在沿着第一方向DR1彼此相邻的单元导线140之间。存储接触部120可以与相邻的单元导线140之间的衬底100和单元元件分离膜105重叠。存储接触部120可以与单元有源区ACT的存储连接区103b(参见图3)连接。这里，存储接触部120可以对应于掩埋接触部BC。
多个存储接触部120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种，或者可以由例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种形成。
存储焊盘160可以形成在存储接触部120上。存储焊盘160可以与存储接触部120电连接。
图23至图56是用于描述根据一些示例性实施例的制造半导体存储器件的方法的中间步骤的视图。将简要描述与在用于制造半导体存储器件的方法的描述中参照图1至图22描述的内容重复的内容，或者将省略其描述。
图23和图24是示出图1的区域R1和区域R2的布局。图25和图26分别是使用沿着图23的线A-A和线B-B截取的布局制造的半导体存储器件的截面图。图27和图28分别是使用沿着图24的线C-C和线D-D截取的布局制造的半导体存储器件的截面图。图57示出了制造半导体存储器件的流程图。
参照图1和图23至图28，可以提供包括单元区20和限定在单元区20周围的外围区24的衬底100。
可以在单元区20的衬底100处形成单元元件分离膜105(S100)。单元区20可以包括由单元元件分离膜105限定的单元有源区ACT。
可以在外围区24的衬底100处形成外围元件分离膜205(S200)。外围元件分离膜205可以填充形成在衬底100中的外围分离沟槽206。外围区24可以包括由外围元件分离膜205限定的外围有源区P_ACT，或者可以是由外围元件分离膜205限定的外围有源区P_ACT。在实施例中，可以单独形成或同时形成单元元件分离膜105和外围元件分离膜205。
参照图29至图32，可以依次在衬底100上形成第一缓冲膜51和第二缓冲膜52。第一缓冲膜51和第二缓冲膜52不仅可以形成在单元区20中，还可以形成在外围区24中。
第一缓冲膜51可以包括例如氧化硅，或者可以由例如氧化硅形成，并且第二缓冲膜52可以包括例如氮化硅，或者可以由例如氮化硅形成，但是本公开不限于此。
可以在单元区20的衬底100处形成在第一方向DR1上延伸的单元栅结构110。例如，可以在单元区20的衬底100处形成在第一方向DR1上延伸的单元栅沟槽115。单元栅沟槽115可以穿透第一缓冲膜51和第二缓冲膜52并且形成在衬底100处。可以在单元栅沟槽115中形成单元栅绝缘膜111，然后可以在单元栅沟槽115中形成单元栅电极112。随后，可以形成单元栅封盖导电膜114和单元栅封盖图案113。在步骤S300中，可以在单元区20的衬底100处形成单元栅沟槽115，并且可以在单元栅沟槽115中形成单元栅电极112。
可以在外围区24的衬底100处形成在第一方向DR1上延伸的鳍沟槽208。鳍沟槽208可以穿透第一缓冲膜51和第二缓冲膜52并且形成在衬底100处。可以在鳍沟槽208中形成虚设掩埋栅绝缘膜111P，然后可以在鳍沟槽208中形成虚设掩埋栅电极112P。在外围区24的外围有源区P_ACT中形成虚设掩埋栅电极112P。随后，可以形成虚设掩埋栅封盖导电膜114P和虚设掩埋栅封盖图案113P。在步骤S400中，可以在外围区24的衬底100处形成鳍沟槽208，然后在鳍沟槽208中形成虚设掩埋栅电极112P。
例如，同时形成单元栅沟槽115与鳍沟槽208。同时形成单元栅电极112和虚设掩埋栅电极112P。例如，在单元区20中形成单元栅结构110期间，在外围区24中形成鳍沟槽208、虚设掩埋栅绝缘膜111P、虚设掩埋栅电极112P、虚设掩埋栅封盖导电膜114P和虚设掩埋栅封盖图案113P。
参照图33至图36，可以去除形成在外围区24中的虚设掩埋栅电极112P(S500)。
例如，在单元区20上形成第一掩模图案之后，可以去除第二缓冲膜52和虚设掩埋栅封盖图案113P。去除虚设掩埋栅封盖图案113P以暴露虚设掩埋栅电极112P和虚设掩埋栅封盖导电膜114P。
随后，在鳍沟槽208中，可以去除虚设掩埋栅电极112P和虚设掩埋栅封盖导电膜114P。随后，可以去除形成在单元区20上的第一掩模图案。
随后，可以在衬底100上形成第三缓冲膜53。可以在单元区20和外围区24中形成第三缓冲膜53。第三缓冲膜53可以填充其中去除了虚设掩埋栅电极112P和虚设掩埋栅封盖导电膜114P的鳍沟槽208。第三缓冲膜53可以包括例如氧化硅，或者可以由例如氧化硅形成，但不限于此。
可以在鳍沟槽208中形成预场绝缘膜207P。预场绝缘膜207P可以包括单元栅绝缘膜111和第三缓冲膜53的一部分，或者可以由单元栅绝缘膜111和第三缓冲膜53的一部分形成。
参照图37至图40，可以去除单元区20的衬底100上的第一缓冲膜至第三缓冲膜51、52和53。在去除第一缓冲膜至第三缓冲膜51、52和53的期间，也可以去除单元栅封盖图案113的部分。
可以去除外围区24的衬底100上的第一缓冲膜51和第三缓冲膜53。此外，可以去除预场绝缘膜207P和外围元件分离膜205的部分。去除预场绝缘膜207P的部分以在鳍沟槽208中形成外围场绝缘膜207。
去除预场绝缘膜207P和外围元件分离膜205的部分以在外围区24的衬底100上形成在第一方向DR1上延伸的多个鳍型有源图案210(S600)。
参照图41至图44，可以在单元区20的衬底100上形成节点连接焊盘125和焊盘分离结构145ST。
随后，可以在要形成位线接触部146(图5和图6)的位置处形成预位线接触部146P。在形成用于形成预位线接触部146P的接触凹部之后，可以在接触凹部的侧壁上形成位线接触间隔物146SP。预位线接触部146P可以形成在位线接触间隔物146SP上。
随后，可以在预位线接触部146P和上单元绝缘膜130上形成单元导电膜140P和下单元封盖膜144A。
可以在外围区24的衬底100上形成预栅绝缘膜230PA和预栅膜220PA。预栅绝缘膜230PA和预栅膜220PA可以覆盖鳍型有源图案210预栅膜220PA可以包括例如半导体材料，或者可以由例如半导体材料形成。预栅绝缘膜230PA可以包括例如氧化硅，或者可以由例如氧化硅形成，但不限于此。
随后，可以在预栅膜220PA上形成上单元绝缘膜130。在单元区20中形成上单元绝缘膜130期间，也可以在外围区24的预栅膜220PA上形成上单元绝缘膜130。
可以在上单元绝缘膜130上形成单元导电膜140P和下单元封盖膜144A。单元导电膜140P和下单元封盖膜144A不仅可以形成在单元区20中，还可以形成在外围区24中。
参照图45和图46，可以将预栅绝缘膜230PA和预栅膜220PA图案化以形成与鳍型有源图案210交叉的虚设外围栅绝缘膜230P和虚设外围栅电极220P。虚设外围栅绝缘膜230P和虚设外围栅电极220P形成在鳍型有源图案210上。
在形成虚设外围栅绝缘膜230P和虚设外围栅电极220P期间，也可以将上单元绝缘膜130、单元导电膜140P和下单元封盖膜144A图案化。图案化的上单元绝缘膜130、图案化的单元导电膜140P和图案化的下单元封盖膜144A可以设置在虚设外围栅电极220P上。
随后，可以在虚设外围栅绝缘膜230P的侧壁和虚设外围栅电极220P的侧壁上形成外围栅间隔物240。外围栅间隔物240形成在图案化的上单元绝缘膜130的侧壁、图案化的单元导电膜140P的侧壁和图案化的下单元封盖膜144A的侧壁上。
参照图47和图48，可以在虚设外围栅电极220P的相对侧上形成外围源/漏区250。
外围源/漏区250可以包括鳍型有源图案210上的半导体外延图案251，或者可以是鳍型有源图案210上的半导体外延图案251。
随后，在外围区24的衬底100上形成下外围层间绝缘膜290。下外围层间绝缘膜290覆盖外围栅间隔物240的侧壁。
在形成下外围层间绝缘膜290期间，可以去除图案化的上单元绝缘膜130、图案化的单元导电膜140P和图案化的下单元封盖膜144A。形成下外围层间绝缘膜290，并且可以暴露虚设外围栅电极220P。暴露的虚设外围栅电极220P的上表面可以设置在与下单元封盖膜144A的上表面相同的平面上。
参照图49至图52，去除虚设外围栅绝缘膜230P和虚设外围栅电极220P以形成外围栅沟槽220t。外围栅沟槽220t可以暴露鳍型有源图案210。
随后，可以沿着外围栅沟槽220t的侧壁和底表面以及下外围层间绝缘膜290的上表面形成预栅绝缘膜230PP。可以在预栅绝缘膜230PP上形成填充外围栅沟槽220t的预外围栅电极220PP。预外围栅电极220PP也可以形成在下外围层间绝缘膜290的上表面上。
预外围栅电极220PP和预栅绝缘膜230PP也可以形成在单元区20的下单元封盖膜144A上。
参照图53至图56，去除外围栅电极220PP和预栅绝缘膜230PP的部分以形成外围栅电极220和外围栅绝缘膜230(S700)。
在鳍型有源图案210上形成外围栅电极220和外围栅绝缘膜230。外围栅电极220和外围栅绝缘膜230与鳍型有源图案210交叉。
在形成外围栅电极220和外围栅绝缘膜230期间，去除下外围层间绝缘膜290的上表面上的预外围栅电极220PP和预栅绝缘膜230PP。外围栅电极220的上表面低于外围栅间隔物240的上表面和下外围层间绝缘膜290的上表面。
在形成外围栅电极220和外围栅绝缘膜230期间，可以去除下单元封盖膜144A上的预外围栅电极220PP和预栅绝缘膜230PP。
随后，可以在外围栅电极220上形成上外围层间绝缘膜291。此外，可以在下单元封盖膜144A上形成上单元封盖膜144B。可以同时形成上外围层间绝缘膜291和上单元封盖膜144B。
可以在单元导电膜140P上形成预单元封盖膜144P。预单元封盖膜144P包括上单元封盖膜144B和下单元封盖膜144A，或者由上单元封盖膜144B和下单元封盖膜144A形成。
预单元封盖膜144P的上表面可以设置在与上外围层间绝缘膜291的上表面相同的平面上。
参照图5和图6，将预单元封盖膜144P和单元导电膜140P图案化以形成位线结构140ST。此外，将预位线接触部146P图案化以形成位线接触部146。
随后，可以形成单元线间隔物150和存储焊盘160。此外，可以在存储焊盘160上形成与存储焊盘160连接的信息存储部190。
本领域技术人员将理解，在不实质上背离本发明构思的原理的前提下可以对优选实施例进行许多变化和修改。因此，本发明所公开的优选实施例是用于一般性和描述性意义，且不用于限制目的。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括单元区和围绕所述单元区的外围区，所述单元区包括单元有源区；
单元栅电极，设置在所述单元区的衬底处并在第一方向上延伸；
位线结构，设置在所述单元区的衬底处，其中，所述位线结构包括：
单元导线，在不同于所述第一方向的第二方向上延伸，以及
单元线封盖膜，设置在所述单元导线上；
多个鳍型图案，设置在所述外围区的衬底处，在所述第一方向上延伸，并在所述第二方向上彼此间隔开；
外围栅电极，与所述多个鳍型图案交叉并包括在所述第一方向上延伸的第一侧壁和在所述第二方向上延伸的第二侧壁；
外围栅分离图案，设置在所述外围栅电极的所述第一侧壁上并具有高于所述外围栅电极的上表面的上表面；以及
外围层间绝缘膜，覆盖所述外围栅电极的所述上表面、所述外围栅分离图案的所述上表面、以及所述外围栅分离图案的侧壁的一部分，
其中，所述外围层间绝缘膜的上表面和所述单元线封盖膜的最上表面相对于所述衬底位于相同的高度。
2.根据权利要求1所述的半导体存储器件，还包括：
鳍沟槽，将在所述第二方向上彼此相邻的所述多个鳍型图案彼此分离；以及
单元栅沟槽，设置在所述单元区的衬底中，
其中，所述单元栅电极设置在所述单元栅沟槽中，并且
其中，所述单元栅沟槽的深度与所述鳍沟槽的深度相同。
3.根据权利要求2所述的半导体存储器件，
其中，所述单元栅沟槽设置在所述单元有源区处，并且
其中，所述单元有源区中的所述单元栅沟槽的深度与所述鳍沟槽的深度相同。
4.根据权利要求1所述的半导体存储器件，
其中，所述多个鳍型图案包括第一鳍型图案，所述第一鳍型图案包括在所述第二方向上彼此相对的第一侧壁和第二侧壁，并且
其中，所述第一鳍型图案的所述第一侧壁的高度不同于所述第一鳍型图案的所述第二侧壁的高度。
5.根据权利要求1所述的半导体存储器件，还包括：
外围栅绝缘膜，设置在所述外围栅电极与所述多个鳍型图案中的每一个鳍型图案之间，
其中，所述外围栅绝缘膜沿着所述外围栅分离图案的所述侧壁延伸。
6.根据权利要求1所述的半导体存储器件，还包括：
一对源/漏区，设置在所述外围栅电极的相对侧壁上，
其中，所述一对源/漏区包括设置在所述多个鳍型图案中的对应的鳍型图案处的半导体外延图案。
7.根据权利要求1所述的半导体存储器件，还包括：
位线接触部，将所述单元导线连接到所述单元有源区，
其中，所述位线接触部包括朝向所述单元有源区宽度减小的部分。
8.根据权利要求1所述的半导体存储器件，还包括：
第一节点连接焊盘和第二节点连接焊盘，在所述第一方向上彼此间隔开，其中，所述第一节点连接焊盘和所述第二节点连接焊盘与所述单元区的衬底接触；以及
焊盘分离结构，将所述第一节点连接焊盘和所述第二节点连接焊盘彼此分离，并覆盖所述第一节点连接焊盘的上表面和所述第二节点连接焊盘的上表面。
9.根据权利要求8所述的半导体存储器件，
其中，所述单元导线设置在所述焊盘分离结构的上表面上。
10.根据权利要求8所述的半导体存储器件，还包括：
信息存储部，设置在所述单元区上；以及
存储焊盘，将所述第一节点连接焊盘连接到所述信息存储部的下电极，
其中，所述存储焊盘接触所述单元线封盖膜的所述最上表面。
11.一种半导体存储器件，包括：
衬底，包括单元区和围绕所述单元区的外围区，所述单元区包括单元有源区；
单元元件分离膜，在所述衬底上并限定所述单元有源区；
单元栅结构，设置在所述单元区的衬底处，其中，所述单元栅结构包括：
单元栅沟槽，跨过所述单元元件分离膜和所述单元有源区在第一方向上延伸，以及
单元栅电极，在所述单元栅沟槽中；
位线结构，设置在所述单元区的衬底处，其中，所述位线结构包括：
单元导线，在不同于所述第一方向的第二方向上延伸，以及
单元线封盖膜，设置在所述单元导线上；
多个鳍型图案，设置在所述外围区的衬底处，在所述第一方向上延伸，并在所述第二方向上彼此间隔开；
鳍沟槽，将在所述第二方向上彼此相邻的所述多个鳍型图案彼此分离；
外围栅电极，与所述多个鳍型图案交叉；以及
外围层间绝缘膜，设置在所述外围栅电极上，
其中，所述单元栅沟槽的深度与所述鳍沟槽的深度相同。
12.根据权利要求11所述的半导体存储器件，
其中，所述单元栅沟槽的所述深度和所述鳍沟槽的所述深度是从所述单元元件分离膜的上表面开始测量的。
13.根据权利要求11所述的半导体存储器件，还包括：
外围栅间隔物，设置在所述外围栅电极的侧壁上，
其中，所述外围栅电极的上表面低于所述外围栅间隔物的上表面。
14.根据权利要求13所述的半导体存储器件，还包括：
外围栅绝缘膜，设置在所述外围栅电极与所述多个鳍型图案中的对应的鳍型图案之间，
其中，所述外围栅绝缘膜沿着所述外围栅间隔物的侧壁延伸。
15.根据权利要求11所述的半导体存储器件，还包括：
一对源/漏区，设置在所述外围栅电极的相对侧壁上，
其中，所述一对源/漏区包括与所述多个鳍型图案中的对应的鳍型图案连接的半导体外延图案。
16.根据权利要求11所述的半导体存储器件，还包括：
第一节点连接焊盘和第二节点连接焊盘，在所述第一方向上彼此间隔开，其中，所述第一节点连接焊盘和所述第二节点连接焊盘与所述单元区的衬底接触；以及
焊盘分离结构，将所述第一节点连接焊盘和所述第二节点连接焊盘彼此分离，并覆盖所述第一节点连接焊盘的上表面和所述第二节点连接焊盘的上表面。
17.根据权利要求16所述的半导体存储器件，
其中，所述焊盘分离结构包括焊盘分离图案和设置在所述焊盘分离图案上的单元绝缘膜，
其中，所述焊盘分离图案将所述第一节点连接焊盘和所述第二节点连接焊盘彼此分离，并且
其中，所述单元绝缘膜覆盖所述第一节点连接焊盘的所述上表面和所述第二节点连接焊盘的所述上表面。
18.一种半导体存储器件，包括：
衬底，包括单元区和围绕所述单元区的外围区，所述单元区包括单元有源区；
多个单元栅电极，设置在所述单元区的衬底处并在第一方向上延伸；
位线结构，设置在所述单元区的衬底处，其中，所述位线结构包括：
单元导线，在不同于所述第一方向的第二方向上延伸，以及
单元线封盖膜，设置在所述单元导线上；
多个鳍型图案，设置在所述外围区的衬底处，在所述第一方向上延伸，并在所述第二方向上彼此间隔开；
多个鳍构槽，将所述多个鳍型图案彼此分离并在所述第二方向上彼此间隔开；
外围栅电极，与所述多个鳍型图案交叉；以及
外围层间绝缘膜，设置在所述外围栅电极上，
其中，所述多个单元栅电极中在所述第二方向上彼此间隔开的两个相邻单元栅电极之间的间隔与所述多个鳍沟槽中在所述第二方向上彼此间隔开的两个相邻鳍沟槽之间的间隔相同。
19.根据权利要求18所述的半导体存储器件，还包括：
外围栅间隔物，设置在所述外围栅电极的侧壁上，以及
外围栅绝缘膜，设置在所述外围栅电极与所述多个鳍型图案中的对应的鳍型图案之间，
其中，所述外围栅绝缘膜沿着所述外围栅间隔物的侧壁延伸。
20.根据权利要求18所述的半导体存储器件，还包括：
单元栅沟槽，设置在所述单元区的衬底中，
其中，所述单元栅沟槽填充有所述多个单元栅电极中的对应的单元栅电极，并且
其中，所述单元栅沟槽的深度与所述多个鳍沟槽的深度相同。
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