CN115602702A - 半导体存储器件 - Google Patents

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CN115602702A CN202210727771.5A CN202210727771A CN115602702A CN 115602702 A CN115602702 A CN 115602702A CN 202210727771 A CN202210727771 A CN 202210727771A CN 115602702 A CN115602702 A CN 115602702A
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郑娜瑞
韩昇煜
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Abstract

一种半导体存储器件包括：衬底，在第一方向和垂直于第一方向的第二方向上延伸；位线结构，在衬底上在第一方向上排列，位线结构在第二方向上延伸；间隔物结构，设置在位线结构的侧壁上以在第二方向上延伸，间隔物结构包括由空气或氧化硅形成的间隔物；接触结构，设置在间隔物结构之间并且在第二方向上排列；围栏结构，填充接触结构之间的间隙和间隔物结构之间的间隙；以及焊盘隔离膜，隔离位于位线结构上的接触结构、间隔物结构和围栏结构。围栏结构包括第一围栏衬垫和第二围栏衬垫，第二围栏衬垫位于第一围栏衬垫上并且由空气和氧化硅中的一种形成，并且第二围栏衬垫在第一方向上与间隔物交叠。

Description

半导体存储器件
技术领域
本公开涉及半导体存储器件。
背景技术
随着半导体器件已经变得高度集成，用于在每个给定区域中实现尽可能多的半导体器件的各个电路图案已经变得越来越复杂。即，随着半导体器件的集成密度的增加，每个半导体器件的元件和部件的设计规则降低。
因此，在高度微缩的半导体器件中形成多条布线和多个掩埋接触变得越来越复杂和困难。
发明内容
本公开的实施例提供一种具有改善的产品可靠性的半导体存储器件。
然而，本公开的实施例不限于本文阐述的那些实施例。通过参考下面给出的本公开的详细描述，本公开的以上和其他实施例对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的实施例，一种半导体存储器件包括：衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；位线结构，所述位线结构在所述衬底上在所述第一方向上排列，所述位线结构在所述第二方向上延伸；间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上以在所述第二方向上延伸，所述间隔物结构包括由空气或氧化硅形成的间隔物；接触结构，所述接触结构设置在所述间隔物结构之间并且在所述第二方向上排列；围栏结构，所述围栏结构填充所述接触结构之间的间隙和所述间隔物结构之间的间隙；以及焊盘隔离膜，所述焊盘隔离膜在所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，其中，所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第二围栏衬垫位于所述第一围栏衬垫上并且由空气和氧化硅中的一种形成，并且所述第二围栏衬垫在所述第一方向上与所述间隔物交叠。
根据本公开的前述和其他实施例，一种半导体存储器件包括：衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；位线结构，所述位线结构在所述衬底上在所述第一方向上排列，所述位线结构在所述第二方向上延伸；间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上；接触结构，所述接触结构设置在所述间隔物结构之间并且在所述第二方向上排列；围栏结构，所述围栏结构填充所述接触结构之间的间隙和所述间隔物结构之间的间隙；以及焊盘隔离膜，所述焊盘隔离膜在所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，其中，所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第一围栏衬垫沿着所述间隔物结构的侧壁和所述接触结构的侧壁延伸，所述第二围栏衬垫位于所述第一围栏衬垫上，由空气形成，并且填充所述接触结构之间的间隙和所述间隔物结构之间的间隙，并且所述第二围栏衬垫的顶表面由所述焊盘隔离膜限定。
根据本公开的前述和其他实施例，一种半导体存储器件包括：衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；栅极结构，所述栅极结构包括在所述衬底中在所述第一方向上延伸的栅电极和在所述衬底中在所述第一方向上延伸的栅极覆盖膜；位线结构，所述位线结构在所述衬底上在所述第二方向延伸，所述位线结构在所述第一方向上排列；间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上以在所述第二方向上延伸，所述间隔物结构包括空气间隔物；接触结构，所述接触结构包括掩埋接触、定位焊盘和阻挡膜，所述掩埋接触在所述间隔物结构之间连接到所述衬底并且在所述第二方向上排列，所述定位焊盘位于所述掩埋接触上，所述阻挡膜设置在所述掩埋接触和所述定位焊盘之间并且沿着所述掩埋接触的顶表面、所述间隔物结构的侧壁和所述位线结构的顶表面延伸；围栏结构，所述围栏结构具有由所述栅极覆盖膜限定的底表面，所述围栏结构填充沟槽，所述沟槽具有由所述接触结构和所述间隔物结构限定的侧壁；以及焊盘隔离膜，所述焊盘隔离膜所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，其中，在所述栅极结构上，所述空气间隔物的顶表面由所述焊盘隔离膜限定，所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第一围栏衬垫沿着所述沟槽的侧壁和底部形成，所述第二围栏衬垫由空气形成并且由所述第一围栏衬垫和所述焊盘隔离膜限定，并且所述第二围栏衬垫在所述第一方向上与所述间隔物交叠。
通过下面的详细描述、附图和权利要求，其他特征和实施例可以是明显的。
附图说明
通过参考附图详细描述本公开的实施例，本公开的以上以及其他实施例和特征将变得更加明显，在附图中：
图1是根据本公开的一些实施例的半导体存储器件的布局图；
图2是示出图1的位线、空气间隔物、掩埋接触、定位焊盘和围栏结构的布局图；
图3A是沿着图1和图2的线A-A截取的截面图；
图3B是沿着图1和图2的线B-B截取的截面图；
图3C是沿着图1和图2的线C-C截取的截面图；
图3D是沿着图3C的线D-D截取的截面图；
图4和图5是图3B的区域R的放大截面图；
图6和图7是根据本公开的一些实施例的半导体存储器件的截面图；
图8是图6和图7的半导体存储器件的俯视图；
图9A至图20A和图9B至图20B是示出根据本公开的一些实施例的制造半导体存储器件的方法的中间步骤的截面图。
具体实施方式
图1是根据本公开的一些实施例的半导体存储器件的布局图。图2是示出图1的位线、空气间隔物、掩埋接触、定位焊盘和围栏结构的布局图。图3A是沿着图1和图2的线A-A截取的截面图。图3B是沿着图1和图2的线B-B截取的截面图。图3C是沿着图1和图2的线C-C截取的截面图。图3D是沿着图3C的线D-D截取的截面图。图4和图5是图3B的区域R的放大截面图。
半导体存储器件被示出为动态随机存取存储器(DRAM)，但是本公开不限于此。
参考图1和图3A至图3D，半导体存储器件可以包括多个有源区ACT。有源区ACT可以由器件隔离膜105限定，器件隔离膜105形成在沿第一方向D1和垂直于第一方向的第二方向D2延伸的衬底100中。随着半导体存储器件的设计规则减小，有源区ACT可以以对角线(或斜线)(或条)的形式排列。例如，有源区ACT可以形成为在由第一方向D1和第二方向D2限定的平面上在第三方向D3上延伸的条，第三方向D3与第一方向D1和第二方向D2倾斜(即，成对角)。有源区ACT的中心可以相邻于它们各自的邻近的有源区ACT的端部设置。诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其他地方用不同的序数(例如，说明书或另一权利要求中的“第二”)描述。
多个栅电极可以跨有源区ACT设置。栅电极可以彼此平行地延伸。栅电极可以是例如在第一方向上延伸的字线WL。字线WL可以以规则的间隔排列。字线WL的宽度和字线WL之间的距离可以由半导体存储器件的设计规则确定。
多条位线BL可以设置在字线WL上，并且可以在第二方向D2上延伸以与字线WL相交。位线BL可以彼此平行地延伸。位线BL可以以规则的间隔排列。位线BL的宽度和位线BL之间的距离可以由半导体存储器件的设计规则确定。
半导体存储器件可以包括形成在有源区ACT中的各种接触阵列。接触阵列可以包括例如直接接触DC、掩埋接触BC和定位焊盘LP。
这里，直接接触DC可以是将有源区ACT电连接到位线BL的接触。掩埋接触BC可以是将有源区ACT连接到电容器190的下电极191的接触。掩埋接触BC与有源区ACT之间的接触面积可能小。因此，可以提供导电的定位焊盘LP以扩大与有源区ACT和与下电极191的接触面积。
定位焊盘LP可以在垂直于第一方向D1和第二方向D2的第四方向D4上设置在有源区ACT与掩埋接触BC之间以及掩埋接触BC与下电极191之间。定位焊盘LP可以在第四方向上设置在掩埋接触BC与下电极191之间。因为提供定位焊盘LP来扩大与有源区ACT和与下电极191的接触面积，所以可以减小有源区ACT和下电极191之间的接触电阻。
直接接触DC可以连接到位线连接区域103a。掩埋接触BC可以连接到存储连接区域103b。因为掩埋接触BC设置在有源区ACT的端部处时，所以定位焊盘LP可以设置为在有源区ACT的端部附近与掩埋接触BC部分地交叠。例如，掩埋接触BC可以形成为与字线WL之间的有源区ACT交叠，并且与位线BL之间的器件隔离膜105交叠。将理解的是，当元件被称为“连接”或“耦接”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或耦接到另一元件或者“在”另一元件“上”，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。用于描述元件之间的关系的其他词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”等)。
字线WL可以形成为掩埋在衬底100中。字线WL可以跨有源区ACT排列在直接接触DC之间或掩埋接触BC之间。每两条字线WL可以设置为跨一个有源区ACT延伸。因为有源区ACT在第三方向D3上延伸，所以字线WL可以与有源区ACT形成小于90°的角度。
直接接触DC和掩埋接触BC可以对称地排列。因此，直接接触DC和掩埋接触BC可以在第一方向D1和第二方向D2上彼此排列在直线上。相反，与直接接触DC和掩埋接触BC不同，定位焊盘LP可以在位线BL延伸的方向上(即，在第二方向D2)以Z字形方式排列。另外，定位焊盘LP可以设置为在字线WL延伸的方向上(即，在第一方向D1上)与位线BL交叠。例如，第一线中的定位焊盘LP可以与其相应位线BL的第一侧(例如，左侧)交叠，并且第二线中的定位焊盘LP可以与其相应位线BL的与第一侧相对的第二侧(例如，右侧)交叠。
参考图1至图3D，半导体存储器件可以包括衬底100、器件隔离膜105、栅极结构110、位线结构140、间隔物结构150、直接接触DC、接触结构160、围栏结构170、焊盘隔离膜180和电容器190。
衬底100可以包括有源区ACT和器件隔离膜105。衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。或者，衬底100可以是硅衬底，或者可以包括例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓或者可以由其形成，但是本公开不限于此。衬底100在下文中将被描述为硅衬底。
器件隔离膜105可以形成在衬底100中。器件隔离膜105可以具有浅沟槽隔离(STI)结构，该STI结构具有优异的隔离性质。器件隔离膜105可以限定有源区ACT。器件隔离膜105被示出为具有倾斜的侧表面，但是本公开不限于此。
器件隔离膜105可以包括氧化硅、氮化硅或它们的组合，或者可以由氧化硅、氮化硅或它们的组合形成，但是本公开不限于此。器件隔离膜105可以是包括一种类型的绝缘材料的单个膜或包括各种类型的绝缘材料的多个膜。
栅极结构110可以掩埋在衬底100中。栅极结构110可以形成在衬底100中并且形成在器件隔离膜105中。栅极结构110可以跨器件隔离膜105和由器件隔离膜105限定的有源区ACT形成。栅极结构110可以在第一方向D1上延伸，并且可以在第二方向D2上排列。
栅极结构110可以包括形成在衬底100和器件隔离膜105中的栅极沟槽115、栅极绝缘膜111、栅电极112、栅极覆盖导电膜113和栅极覆盖膜114。这里，栅电极112可以对应于字线WL。或者，栅极结构110可以不包括栅极覆盖导电膜113。
栅极绝缘膜111可以沿着栅极沟槽115的侧壁和底部延伸。栅极绝缘膜111可以沿着栅极沟槽115的至少一部分的轮廓延伸。栅极绝缘膜111可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅大的介电常数的高k材料中的至少一种，或者可以由其形成。高k材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种，或者可以由其形成。
栅电极112可以形成在栅极绝缘膜111上。栅电极112可以填充栅极沟槽115的一部分。栅极覆盖导电膜113可以沿着栅电极112的顶表面延伸。
栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种，或者可以由其形成。栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种，或者可以由其形成，但是本公开不限于此。栅极覆盖导电膜113可以包括例如多晶硅或多晶硅锗，或者可以由例如多晶硅或多晶硅锗形成，但是本公开不限于此。
栅极覆盖膜114可以设置在栅电极112和栅极覆盖导电膜113上。栅极覆盖膜114可以填充栅极沟槽115的未填充有栅电极112和栅极覆盖导电膜113的部分。栅极绝缘膜111可以沿着栅极覆盖膜114的侧面延伸，但是本公开不限于此。栅极覆盖膜114可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮氧化硅(SiCN)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种，或者可以由其形成。
尽管未具体示出，但是可以在每个栅极结构110的至少一侧形成杂质掺杂区。杂质掺杂区可以是晶体管的源极/漏极区。
位线结构140可以包括位线BL和线覆盖膜144。位线BL可以形成在其中形成有栅极结构110的衬底100和器件隔离膜105上。位线BL可以与器件隔离膜105和由器件隔离膜105限定的有源区ACT相交。位线BL可以形成为与栅极结构110相交。
位线BL可以是多个膜。位线BL可以包括例如第一导电膜141、第二导电膜142和第三导电膜143。第一导电膜141、第二导电膜142和第三导电膜143可以顺序地堆叠在衬底100和器件隔离膜105上。位线BL被示出为三个膜，但是本公开不限于此。
第一导电膜141、第二导电膜142和第三导电膜143可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种，或者可以由其形成。例如，第一导电膜141可以包括掺杂半导体材料或可以由掺杂半导体材料形成，第二导电膜142可以包括导电硅化物化合物和导电金属氮化物中的至少一种或者可以由导电硅化物化合物和导电金属氮化物中的至少一种形成，并且第三导电膜143可以包括金属和金属合金中的至少一种或者可以由金属和金属合金中的至少一种形成。然而，本公开不限于该示例。
直接接触DC可以形成在位线BL和衬底100之间。即，位线BL可以形成在直接接触DC上。例如，直接接触DC可以形成在位线BL与长岛形状的有源区ACT的中间部分之间的相交点处。直接接触DC可以形成在有源区ACT与位线BL之间。
直接接触DC可以电连接位线BL和衬底100。直接接触DC可以包括例如掺杂有杂质的半导体材料、导电硅化合物、导电金属氮化物和金属中的至少一种，或者可以由其形成。
在与直接接触DC的顶表面交叠的区域中，位线BL可以包括第二导电膜142和第三导电膜143。在不与直接接触DC的顶表面交叠的区域中，位线BL可以包括第一导电膜141、第二导电膜142和第三导电膜143。
线覆盖膜144可以设置在位线BL上。线覆盖膜144可以沿着位线BL的顶表面在第二方向D2上延伸。线覆盖膜144可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种，或者可以由其形成。线覆盖膜144可以包括例如氮化硅膜或可以由例如氮化硅膜形成。线覆盖膜144被示出为单个膜，但是本公开不限于此。
绝缘膜130可以形成在衬底100和器件隔离膜105上。绝缘膜130可以形成在衬底100的未形成直接接触DC的部分上并且形成在器件隔离膜105上。绝缘膜130可以形成在衬底100与位线BL之间以及器件隔离膜105与位线BL之间。
绝缘膜130被示出为单个膜，但是也可以是包括第一绝缘膜131和第二绝缘膜132的多个膜。例如，第一绝缘膜131可以包括氧化硅膜，并且第二绝缘膜132可以是氮化硅膜。然而，本公开不限于该示例。
间隔物结构150可以设置在位线结构140的侧壁上。在形成有直接接触DC的位线BL上，间隔物结构150可以设置在衬底100和器件隔离膜105上，并且设置在位线BL、线覆盖膜144和直接接触DC的侧壁上。在未形成有直接接触DC的位线BL上，间隔物结构150可以设置在绝缘膜130上，并且设置在线覆盖膜144和位线结构140的侧壁上。
间隔物结构150可以是包括各种类型的绝缘材料的多个膜。间隔物结构150可以包括例如空气间隔物150A、第一间隔物151、第二间隔物152和第三间隔物153。如本文使用的术语“空气间隔物”是指包括大气空气或在制造工艺期间可能存在的其他气体的空间或间隙。
第一间隔物151可以沿着位线结构140的侧面的至少一部分延伸。在形成在直接接触DC上的位线BL上，例如如图3A所示，第一间隔物151可以沿着线覆盖膜144、位线BL和直接接触DC的侧壁延伸。在未形成直接接触DC的位线BL上，例如如图3B所示，第一间隔物151可以沿着位线BL的侧壁和线覆盖膜144的侧壁并且沿着绝缘膜130的顶表面延伸。间隔物结构150可以在第二方向D2上延伸。
参考作为接触结构160的沿着第一方向D1截取的截面图的图3A，间隔物结构150的上部的宽度可以小于间隔物结构150的下部的宽度。间隔物结构150的下部的顶表面可以定位成高于掩埋接触BC的顶表面。参考作为栅极结构110或围栏结构170的沿着第一方向D1截取的截面图的图3B，间隔物结构150的宽度可以是一致的。即，在栅极结构110上，间隔物结构150的宽度可以是一致的。
第二间隔物152可以设置在第一间隔物151上。第二间隔物152可以通过第一间隔物151与器件隔离膜105隔离。第二间隔物152可以沿着直接接触DC的侧面延伸。第二间隔物152可以在第一方向D1上设置在第一间隔物151和掩埋接触BC之间。第二间隔物152可以限定空气间隔物150A的底表面。
例如，如图3A所示，在形成在直接接触DC上的位线BL上，空气间隔物150A的侧壁可以由第一间隔物151和第三间隔物153限定，并且空气间隔物150A的底表面可以由第二间隔物152限定。例如，如图3B所示，在未形成直接接触DC的位线BL上，空气间隔物150A的侧壁可以由第一间隔物151和第三间隔物153限定，并且空气间隔物150A的底表面可以由第一间隔物151限定。
第一间隔物151、第二间隔物152和第三间隔物153可以包括氧化硅、氮氧化硅、氮化硅和它们的组合中的至少一种，或者可以由其形成，但是本公开不限于此。或者，第一间隔物151、第二间隔物152和第三间隔物153可以包括氮化硅，或者可以由氮化硅形成。
接触结构160可以设置在位线结构140的侧面上。接触结构160可以通过间隔物结构150与位线结构140隔离。间隔物结构150可以使位线结构140和接触结构160电绝缘。
接触结构160可以包括在第四方向D4上顺序地堆叠在衬底100上的掩埋接触BC、阻挡膜165和定位焊盘LP。
掩埋接触BC可以形成在位线结构140之间的衬底100上。掩埋接触BC可以介于由栅极结构110和位线结构140限定的区域中。掩埋接触BC可以在第二方向D2上布置在沿第一方向D1彼此相邻的位线结构140之间。
掩埋接触BC可以在位线BL之间与衬底100和器件隔离膜105交叠。掩埋接触BC可以穿过绝缘膜130电连接衬底100的有源区ACT和定位焊盘LP。连接到掩埋接触BC的有源区ACT可以用作源极区和漏极区。
掩埋接触BC可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种，或者可以由其形成。
阻挡膜165可以覆盖掩埋接触BC、间隔物结构150和位线结构140。阻挡膜165可以沿着掩埋接触BC的顶表面、间隔物结构150的侧壁和顶表面以及位线结构140的顶表面共形地延伸。
阻挡膜165可以包括例如导电金属氮化物，诸如氮化钛、氮化钽或氮化钨，或者可以由其形成。
定位焊盘LP可以设置在阻挡膜165上。定位焊盘LP可以通过阻挡膜165电连接到掩埋接触BC。
定位焊盘LP的顶表面可以高于位线结构140的顶表面。定位焊盘LP可以覆盖位线结构140的顶表面的一部分。例如，定位焊盘LP可以与位线结构140的顶表面的一部分交叠。
定位焊盘LP可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种，或者可以由其形成。
焊盘隔离膜180可以形成在定位焊盘LP和位线结构140上。焊盘隔离膜180可以从定位焊盘LP的顶表面延伸，并且焊盘隔离膜180的底表面可以低于位线结构140的顶表面。因此，定位焊盘LP可以被位线结构140和焊盘隔离膜180隔离。焊盘隔离膜180的底表面可以定位成高于线覆盖膜144的顶表面。即，焊盘隔离膜180可以与线覆盖膜144接触。
焊盘隔离膜180的最下底表面180_BS可以定位成高于空气间隔物150A的顶表面150A_US。即，空气间隔物150A可以不与焊盘隔离膜180接触。空气间隔物150A的顶表面150A_US可以由阻挡膜165限定。
围栏结构170可以设置在衬底100和器件隔离膜105上。围栏结构170可以被形成为在第四方向D4上与形成在衬底100和器件隔离膜105中的栅极结构110交叠。第四方向D4可以与第一方向D1和第二方向D2相交。
围栏结构170可以设置在彼此相邻的间隔物结构150之间。围栏结构170可以设置在彼此相邻的接触结构160之间。围栏结构170可以填充间隔物结构150之间的间隙以及接触结构160之间的间隙。因此，在第二方向D2上排列的接触结构160可以被围栏结构170隔离。
具体地，围栏结构170可以填充第三沟槽t3。第三沟槽t3的底部可以由栅极覆盖膜114限定。第三沟槽t3的侧壁可以由接触结构160和间隔物结构150限定。例如，第三沟槽t3的底部可以设置在栅极覆盖膜114中。
围栏结构170可以包括第一围栏衬垫171和第二围栏衬垫170A。第一围栏衬垫171可以沿着第三沟槽t3的底部和侧壁延伸。第二围栏衬垫170A可以设置在第一围栏衬垫171上以填充第三沟槽t3。
围栏结构170可以与焊盘隔离膜180接触。围栏结构170的顶表面可以由焊盘隔离膜180限定。
第一围栏衬垫171可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种，或者可以由其形成。例如，第一围栏衬垫171可以包括氮化硅，或者可以由氮化硅形成。
第二围栏衬垫170A可以由空气形成。第二围栏衬垫170A的顶表面170A_US可以由焊盘隔离膜180限定。第二围栏衬垫170A的侧壁可以由第一围栏衬垫171限定。
参考图3D，掩埋接触BC可以设置在由空气间隔物150A和第二围栏衬垫170A限定的区域中，空气间隔物150A和第二围栏衬垫170A由空气形成。掩埋接触BC可以在第一方向D1上与空气间隔物150A交叠，并且在第二方向D2上与第二围栏衬垫170A交叠。空气间隔物150A可以在第二方向D2上延伸，以在第一方向D1上与第二围栏衬垫170A交叠。空气间隔物150A可以通过第一间隔物151和第一围栏衬垫171与第二围栏衬垫170A隔离。第二围栏衬垫170A可以设置在沿第一方向D1彼此相邻的空气间隔物150A之间。
参考图2和图3D，第二围栏衬垫170A在第一方向D1上的宽度可以大于掩埋接触BC与第二围栏衬垫170A之间的距离。第二围栏衬垫170A在第二方向D2上的宽度可以大于掩埋接触BC与第二围栏衬垫170A之间的距离。
随着半导体存储器件的集成密度增加，寄生电容和漏电流的影响逐渐增大。例如，随着DRAM的导电图案之间的距离减小，导电图案之间的寄生电容可能增加。
然而，因为半导体存储器件包括由空气形成的空气间隔物150A和第二围栏衬垫170A，所以可以减小位线BL与掩埋接触BC之间的寄生电容。因此，可以改善半导体存储器件的操作性质。
再次参考图3A至图3C，蚀刻停止膜185可以设置在焊盘隔离膜180和定位焊盘LP上。蚀刻阻止膜185可以包括例如氮化硅、碳氮化硅、氮化硅硼(SiBN)、氮氧化硅和碳氧化硅中的至少一种，或者可以由其形成。
电容器190可以设置在定位焊盘LP上。电容器190可以电连接到定位焊盘LP。因此，电容器190可以电连接到与掩埋接触BC连接的源极区和漏极区。因此，电容器190可以将电荷存储在其中。
电容器190的一部分可以设置在蚀刻停止膜185中。电容器190可以包括下电极191、电容器电介质膜192和上电极193。电容器190可以基于在下电极191和上电极193之间产生的电势差将电荷存储在电容器电介质膜192中。
下电极191可以设置在定位焊盘LP上。下电极191可以具有柱形状，但是本公开不限于此。或者，下电极191也可以具有圆柱形状。电容器电介质膜192可以形成在下电极191上。电容器电介质膜192可以沿着下电极191的轮廓形成。上电极193可以形成在电容器电介质膜192上。上电极193可以围绕下电极191的外侧壁。
例如，电容器电介质膜192可以设置成与上电极193垂直地(即，在第四方向D4上)交叠。在另一示例中，电容器电介质膜192可以包括与上电极193垂直交叠的第一部分和不与上电极193垂直交叠的第二部分。即，电容器电介质膜192的第二部分可以是电容器电介质膜192的未被上电极193覆盖的部分。
下电极191和上电极193可以包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)或导电金属氧化物(例如，氧化铱或氧化铌)，或者可以由其形成，但是本公开不限于此。
电容器电介质膜192可以包括例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种，或者可以由其形成，但是本公开不限于此。电容器电介质膜192可以包括包含铪(Hf)的电介质膜，或者可以由包含铪(Hf)的电介质膜形成。电容器电介质膜192可以具有其中铁电材料膜和顺电材料膜堆叠的结构。
参考图4，空气间隔物150A的顶表面150A_US和第二围栏衬垫170A的顶表面170A_US可以由焊盘隔离膜180限定。空气间隔物150A的顶表面150A_US和第二围栏衬垫170A的顶表面170A_US可以是平坦的。
或者，参考图5，空气间隔物150A的顶表面150A_US和第二围栏衬垫170A的顶表面170A_US可以朝向焊盘隔离膜180凸起。
图6和图7是根据本公开的一些实施例的半导体存储器件的截面图。图8是图6和图7的半导体存储器件的俯视图。图6是沿着图1和图2的线B-B截取的截面图，图7是沿着图1和图2的线C-C截取的截面图，并且图8是沿着图7的线D-D截取的俯视图。图8示出了图6和图7的半导体存储器件的与图1和图2的区域D对应的区域。
参考图6和图7，围栏结构170可以覆盖位线结构140和间隔物结构150。围栏结构170可以沿着位线结构140的顶表面和间隔物结构150的顶表面延伸。
第一围栏衬垫171可以沿着第三沟槽t3的底部和侧壁延伸。第一围栏衬垫171还可以沿着间隔物结构150的侧壁延伸。
第二围栏衬垫173可以设置在第一围栏衬垫171上，以沿着位线结构140的顶表面、间隔物结构150的顶表面和第一围栏衬垫171的顶表面延伸。焊盘隔离膜180可以设置在第二围栏衬垫173上。位线结构140、间隔物结构150和第一围栏衬垫171可以通过第二围栏衬垫173与焊盘隔离膜180隔离。第二围栏衬垫173可以在接触结构160之间具有“T”形状。
间隔物结构150可以包括第四间隔物154，而不是图1至图5的空气间隔物150A。
第二围栏衬垫173和第四间隔物154可以由氧化硅形成。第二围栏衬垫173和第四间隔物154可以彼此连接。在这种情况下，第二围栏衬垫173与第四间隔物154之间的边界可以是不可区分的。
参考图8，掩埋接触BC可以设置在由第二围栏衬垫173和第四间隔物154限定的隔离区域中。第二围栏衬垫173可以在第一方向D1上延伸以连接彼此间隔开的第四间隔物154。第二围栏衬垫173可以连接在第一方向D1上彼此间隔开的第四间隔物154。掩埋接触BC可以在第一方向D1上与第四间隔物154交叠，并且在第二方向D2上与第二围栏衬垫173交叠。
图9A至图20B是示出根据本公开的一些实施例的制造半导体存储器件的方法的中间步骤的截面图。图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是沿着图1和图2的线A-A截取的截面图。图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B是沿着图1和图2的线B-B截取的截面图。
参考图9A和图9B，提供包括器件隔离膜105和由器件隔离膜105限定的有源区的衬底100。
可以在衬底100中形成栅极结构110。栅极结构110可以在第一方向D1上延伸。栅极结构110可以包括栅极沟槽115、栅极绝缘膜111、栅电极112、栅极覆盖膜114和栅极覆盖导电膜113。
可以在衬底100上顺序地形成第一绝缘膜131、第二绝缘膜132和第一预导电膜141p。此后，可以在衬底100中形成暴露有源区的一部分的第一沟槽t1。第一沟槽t1可以暴露例如有源区的中心。此后，可以形成填充第一沟槽t1的预直接接触DCp。此后，可以在第一预导电膜141p和预直接接触DCp上顺序地形成第二预导电膜142p、第三预导电膜143p和预线覆盖膜144p。
参考图10A和图10B，将预线覆盖膜144p、第一预导电膜141p、第二预导电膜142p和第三预导电膜143p以及预直接接触DCp图案化。因此，可以形成在第二方向D2上跨直接接触DC、有源区和字线结构延伸的位线结构140。例如，位线结构140的宽度和直接接触DC的宽度可以小于第一沟槽t1的宽度。即，位线结构140和直接接触DC可以完全填充第一沟槽t1。
此后，可以在位线结构140的侧壁上形成预间隔物结构150p。预间隔物结构150p可以包括第一间隔物151、第二间隔物152、牺牲间隔物150S和第三间隔物153。牺牲间隔物150S可以由相对于第一间隔物151、第二间隔物152和第三间隔物153具有蚀刻选择性的材料形成。
例如，牺牲间隔物150S可以包括氧化硅或可以由氧化硅形成，并且第一间隔物151、第二间隔物152和第三间隔物153可以包括氮化硅或可以由氮化硅形成。
在位线结构140之间形成第二沟槽t2。第二沟槽t2可以在沿第一方向D1彼此相邻的位线结构140之间暴露形成在位线结构140的侧壁上的预间隔物结构150p之间的衬底100的部分。第二沟槽t2可以暴露形成在衬底100中的栅极覆盖导电膜113的顶表面。
此后，形成填充第二沟槽t2并且覆盖位线结构140和预间隔物结构150p的预掩埋接触BCp。
参考图11A和图11B，去除位于栅极结构110上的预掩埋接触BCp，因此形成第三沟槽t3。可以暴露位于栅极结构110上的位线结构140和预间隔物结构150p的顶表面。第三沟槽t3的底部可以与图10A和图10B的第二沟槽t2的底部相一致，或者可以定位成低于图10A和图10B的第二沟槽t2的底部。
参考图12A和图12B，形成第一预围栏衬垫171p。第一预围栏衬垫171p可以沿着预掩埋接触BCp的顶表面、位于栅极结构110上的位线结构140和预间隔物结构150p的顶表面以及第三沟槽t3的底部和侧壁共形地形成。
第一预围栏衬垫171p可以包括例如氮化硅或可以由例如氮化硅形成。
参考图13A和图13B，蚀刻第一预围栏衬垫171p的位于位线结构140和间隔物结构150上的部分。因此，形成沿着第三沟槽t3的侧壁和底部延伸的第一围栏衬垫171，并且暴露牺牲间隔物150S的顶表面和预掩埋接触BCp的顶表面。
参考图14A和图14B，可以形成覆盖位于栅极结构110上的位线结构140、预间隔物结构150p和第一围栏衬垫171的牺牲围栏衬垫170S。牺牲围栏衬垫170S可以形成在第一围栏衬垫171上以填充第三沟槽t3。牺牲围栏衬垫170S可以沿着位线结构140的顶表面、预间隔物结构150p的顶表面和第一围栏衬垫171的顶表面延伸。在一些实施例中，牺牲围栏衬垫170S的顶表面可以定位在与预掩埋接触BCp的顶表面基本相同的平面上。
牺牲围栏衬垫170S可以包括与牺牲间隔物150S相同的材料，或者可以由与牺牲间隔物150S相同的材料形成。牺牲围栏衬垫170S可以包括例如氧化硅，或者可以由例如氧化硅形成。牺牲围栏衬垫170S可以与牺牲间隔物150S的顶表面接触。牺牲围栏衬垫170S可以连接到牺牲间隔物150S。
参考图15A和图15B，可以蚀刻牺牲围栏衬垫170S的一部分。牺牲围栏衬垫170S可以被蚀刻，但不被蚀刻到位于栅极结构110上的位线结构140和预间隔物结构150p被暴露的程度。
参考图16A和图16B，可以在牺牲围栏衬垫170S上形成牺牲膜145。在一些实施例中，牺牲膜145的顶表面可以定位在与预掩埋接触BCp的顶表面基本相同的平面上。
牺牲膜145可以足够厚以在预间隔物结构150p的蚀刻期间保护牺牲围栏衬垫170S，这将稍后参考图17A和图17B进行描述。
牺牲膜145可以包括例如氮化硅，或者可以由例如氮化硅形成。
参考图17A和图17B，可以蚀刻预掩埋接触BCp的一部分，因此，可以形成掩埋接触BC。可以通过回蚀预掩埋接触BCp来形成暴露位线结构140和预间隔物结构150p的顶表面的掩埋接触BC。
此后，可以部分地蚀刻预间隔物结构150p的上部。例如，可以蚀刻牺牲间隔物150S和第三间隔物153的上部。在一些实施例中，牺牲间隔物150S的顶表面和第三间隔物153的顶表面可以定位成高于掩埋接触BC的顶表面。在这种情况下，由于牺牲膜145，所以牺牲围栏衬垫170S可以不被蚀刻。
因此，位于衬底100的有源区和器件隔离膜105上而不是位于栅极结构110上的牺牲间隔物150S和第三间隔物153的顶表面可以定位成低于第一间隔物151的顶表面。位于衬底100的有源区和器件隔离膜105上的预间隔物结构150p的上部的宽度可以小于位于衬底100的有源区和器件隔离膜105上的预间隔物结构150p的下部的宽度。预间隔物结构150p的上部可以包括第一间隔物151，并且预间隔物结构150p的下部可以包括第一间隔物151、牺牲间隔物150S、第三间隔物153和/或第二间隔物152。因为间隔物结构150的上部的宽度小于间隔物结构150的下部的宽度，所以可以改善定位焊盘LP与掩埋接触BC之间的接触的裕度。
参考图18A和图18B，可以沿着位线结构140的顶表面、间隔物结构150的顶表面和侧表面、掩埋接触BC的顶表面以及牺牲膜145形成阻挡膜165p。阻挡膜165p可以共形地形成。
此后，可以形成覆盖阻挡膜165的预定位焊盘LPp。预定位焊盘LPp的顶表面可以定位成高于位线结构140的顶表面。
此后，可以在预定位焊盘LPp上形成掩模图案161。
参考图19A和图19B，可以蚀刻由掩模图案161暴露的预定位焊盘LPp、阻挡膜165、牺牲膜145、位线结构140和预间隔物结构150P的一部分。因此，可以形成第四沟槽t4和由第四沟槽t4隔离的定位焊盘LP，并且可以暴露牺牲围栏衬垫170S。
在一些实施例中，也可以蚀刻牺牲围栏衬垫170S的一部分。在一些实施例中，第四沟槽t4的底部可以定位成高于牺牲间隔物150S。牺牲间隔物150S可以不被第四沟槽t4暴露。
参考图20A和图20B，可以去除牺牲间隔物150S和牺牲围栏衬垫170S。因为在栅极结构110上，牺牲间隔物150S与牺牲围栏衬垫170S接触，所以牺牲间隔物150S可以在牺牲围栏衬垫170S的去除期间与牺牲围栏衬垫170S一起被去除。可以在去除了牺牲间隔物150S的空间中形成空气间隔物150A。以这种方式，可以形成包括空气间隔物150A的间隔物结构150。
因为牺牲间隔物150S连接到牺牲围栏衬垫170S并且可以因此与牺牲围栏衬垫170S一起被去除，所以不需要形成第四沟槽t4以暴露牺牲间隔物150S。因此，可以适当地控制第四沟槽t4的底部的位置。
在通过第四沟槽t4去除牺牲间隔物150S之后暴露的牺牲围栏衬垫170S的尺寸可以大于先前由第四沟槽t4暴露的牺牲间隔物150S的尺寸。因此，可以容易地去除牺牲间隔物150S。
此后，再次参考图3B和图3C，可以形成填充第四沟槽t4的焊盘隔离膜180。因此，定位焊盘LP可以形成通过焊盘隔离膜180彼此分开的多个隔离区域。焊盘隔离膜180可以暴露定位焊盘LP的顶表面。在一些实施例中，焊盘隔离膜180的顶表面可以不覆盖定位焊盘LP的顶表面。
空气间隔物150A的顶表面和第二围栏衬垫170A的顶表面可以由焊盘隔离膜180限定。空气间隔物150A的顶表面和第二围栏衬垫170A的顶表面可以是平坦的，如图4所示。或者，空气间隔物150A的顶表面和第二围栏衬垫170A的顶表面可以朝向焊盘隔离膜180凸起，如图5所示。
因为牺牲间隔物150S未被第四沟槽t4暴露，所以焊盘隔离膜180可以不插入到第四沟槽t4中。因此，因为空气间隔物150A可以延伸到阻挡膜165，因此可以减小位线BL与掩埋接触BC之间的寄生电容。
此后，可以在焊盘隔离膜180上以及在定位焊盘LP的由焊盘隔离膜180暴露的部分上形成蚀刻停止膜185。
此后，可以在定位焊盘LP的由焊盘隔离膜180暴露的部分上形成下电极191。此后，可以在下电极191上顺序地形成电容器电介质膜192和上电极193。因此，可以提供一种制造具有改善的操作性质的半导体存储器件的方法。
同时，在牺牲间隔物150S和牺牲围栏衬垫170S包括氧化硅的情况下，可以不执行上面参考图20描述的牺牲间隔物150A和牺牲围栏衬垫170S的去除。即，再次参考图6和图7，可以在上面参考图9A至图19B描述的工艺之后形成填充第四沟槽t4的焊盘隔离膜180。焊盘隔离膜180可以形成在牺牲围栏衬垫170S上。此后，可以形成蚀刻停止膜185和电容器190。以这种方式，可以形成包括氧化硅的第四间隔物154和包括氧化硅的第二围栏衬垫173。
上面已经参考附图描述了本公开的实施例，但是本公开不限于此，并且可以以各种不同的形式实现。将理解的是，在不改变本公开的技术精神或主旨的情况下，本公开可以以其他特定形式实现。因此，应当理解，本文阐述的实施例在所有方面都是示例性的而不是限制性的。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；
位线结构，所述位线结构在所述衬底上在所述第一方向上排列，所述位线结构在所述第二方向上延伸；
间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上以在所述第二方向上延伸，所述间隔物结构包括由空气或氧化硅形成的间隔物；
接触结构，所述接触结构设置在所述间隔物结构之间并且在所述第二方向上排列；
围栏结构，所述围栏结构填充所述接触结构之间的间隙和所述间隔物结构之间的间隙；以及
焊盘隔离膜，所述焊盘隔离膜在所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，
其中，
所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第二围栏衬垫位于所述第一围栏衬垫上并且由空气和氧化硅中的一种形成，并且
所述第二围栏衬垫在所述第一方向上与所述间隔物交叠。
2.根据权利要求1所述的半导体存储器件，其中，所述第二围栏衬垫设置在沿所述第一方向彼此相邻的间隔物之间。
3.根据权利要求1所述的半导体存储器件，其中，所述第二围栏衬垫的顶表面由所述焊盘隔离膜限定。
4.根据权利要求1所述的半导体存储器件，其中，所述间隔物结构在所述第一方向上的宽度是一致的。
5.根据权利要求1所述的半导体存储器件，其中，所述第一围栏衬垫沿着所述接触结构的侧壁和所述间隔物结构的侧壁延伸。
6.根据权利要求1所述的半导体存储器件，其中，所述第二围栏衬垫连接到所述间隔物。
7.根据权利要求6所述的半导体存储器件，其中，所述第二围栏衬垫和所述间隔物由氧化硅形成。
8.根据权利要求6所述的半导体存储器件，所述半导体存储器件还包括：
栅极结构，所述栅极结构掩埋在所述衬底中，所述栅极结构在所述第一方向上延伸，
其中，所述第二围栏衬垫在所述栅极结构上覆盖所述位线结构和所述间隔物结构。
9.根据权利要求6所述的半导体存储器件，其中，
所述接触结构包括连接到所述衬底的掩埋接触和位于所述掩埋接触上的定位焊盘，并且
所述掩埋接触设置在由所述第二围栏衬垫和所述间隔物限定的空间中。
10.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；
位线结构，所述位线结构在所述衬底上在所述第一方向上排列，所述位线结构在所述第二方向上延伸；
间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上；
接触结构，所述接触结构设置在所述间隔物结构之间并且在所述第二方向上排列；
围栏结构，所述围栏结构填充所述接触结构之间的间隙和所述间隔物结构之间的间隙；以及
焊盘隔离膜，所述焊盘隔离膜在所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，
其中，
所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第一围栏衬垫沿着所述间隔物结构的侧壁和所述接触结构的侧壁延伸，所述第二围栏衬垫位于所述第一围栏衬垫上，由空气形成，并且填充所述接触结构之间的间隙和所述间隔物结构之间的间隙，并且
所述第二围栏衬垫的顶表面由所述焊盘隔离膜限定。
11.根据权利要求10所述的半导体存储器件，其中，在所述围栏结构的沿着所述第一方向截取的截面图中，所述间隔物结构的宽度是一致的。
12.根据权利要求10所述的半导体存储器件，其中，
所述间隔物结构包括空气间隔物，并且
在所述围栏结构的沿着所述第一方向截取的截面图中，所述空气间隔物的顶表面由所述焊盘隔离膜限定。
13.根据权利要求12所述的半导体存储器件，其中，所述空气间隔物的顶表面朝向所述焊盘隔离膜凸出。
14.根据权利要求10所述的半导体存储器件，其中，所述第二围栏衬垫的顶表面朝向所述焊盘隔离膜凸出。
15.根据权利要求10所述的半导体存储器件，其中，
所述间隔物结构包括空气间隔物，并且
在所述接触结构的沿着所述第一方向截取的截面图中，所述空气间隔物的顶表面定位成低于所述焊盘隔离膜的底表面。
16.根据权利要求15所述的半导体存储器件，其中，
所述间隔物结构包括第一间隔物和第二间隔物，并且
所述空气间隔物介于所述第一间隔物和所述第二间隔物之间。
17.根据权利要求16所述的半导体存储器件，其中，在所述围栏结构的沿着所述第一方向截取的截面图中，所述空气间隔物的所述顶表面由所述焊盘隔离膜限定。
18.根据权利要求10所述的半导体存储器件，其中，所述接触结构包括掩埋接触、定位焊盘和阻挡膜，所述掩埋接触在所述位线结构之间连接到所述衬底，所述定位焊盘位于所述掩埋接触上，所述阻挡膜设置在所述掩埋接触和所述定位焊盘之间并且沿着所述掩埋接触的顶表面、所述间隔物结构的所述侧壁和所述位线结构的顶表面延伸。
19.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底在第一方向和垂直于所述第一方向的第二方向上延伸；
栅极结构，所述栅极结构包括在所述衬底中在所述第一方向上延伸的栅电极和在所述衬底中在所述第一方向上延伸的栅极覆盖膜；
位线结构，所述位线结构在所述衬底上在所述第二方向上延伸，所述位线结构在所述第一方向上排列；
间隔物结构，所述间隔物结构设置在所述位线结构的侧壁上以在所述第二方向上延伸，所述间隔物结构包括空气间隔物；
接触结构，所述接触结构包括掩埋接触、定位焊盘和阻挡膜，所述掩埋接触在所述间隔物结构之间连接到所述衬底并且在所述第二方向上排列，所述定位焊盘位于所述掩埋接触上，所述阻挡膜设置在所述掩埋接触和所述定位焊盘之间并且沿着所述掩埋接触的顶表面、所述间隔物结构的侧壁和所述位线结构的顶表面延伸；
围栏结构，所述围栏结构具有由所述栅极覆盖膜限定的底表面，所述围栏结构填充沟槽，所述沟槽具有由所述接触结构和所述间隔物结构限定的侧壁；以及
焊盘隔离膜，所述焊盘隔离膜在所述位线结构、所述间隔物结构和所述围栏结构上隔离所述接触结构，
其中，
在所述栅极结构上，所述空气间隔物的顶表面由所述焊盘隔离膜限定，
所述围栏结构包括第一围栏衬垫和第二围栏衬垫，所述第一围栏衬垫沿着所述沟槽的侧壁和底部形成，所述第二围栏衬垫由空气形成并且由所述第一围栏衬垫和所述焊盘隔离膜限定，并且
所述第二围栏衬垫在所述第一方向上与所述间隔物交叠。
20.根据权利要求19所述的半导体存储器件，其中，在所述栅电极上，所述间隔物结构的宽度是一致的。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4344376A1 (en) * 2022-09-22 2024-03-27 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
TWI835504B (zh) * 2023-01-04 2024-03-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體元件及其製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101917815B1 (ko) * 2012-05-31 2018-11-13 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI567752B (zh) * 2015-08-07 2017-01-21 華邦電子股份有限公司 記憶元件及其製造方法
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
CN110061000B (zh) * 2018-01-18 2021-07-27 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102574450B1 (ko) * 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
CN111627910B (zh) * 2019-02-27 2023-07-11 联华电子股份有限公司 半导体存储装置以及其制作方法
KR20210116824A (ko) * 2020-03-17 2021-09-28 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11877437B2 (en) * 2020-08-21 2024-01-16 SK Hynix Inc. Semiconductor device with low-k spacer
US11910595B2 (en) * 2021-07-06 2024-02-20 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device

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