CN117881182A - 半导体存储器件 - Google Patents

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CN117881182A CN202311192647.4A CN202311192647A CN117881182A CN 117881182 A CN117881182 A CN 117881182A CN 202311192647 A CN202311192647 A CN 202311192647A CN 117881182 A CN117881182 A CN 117881182A
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Abstract

一种半导体存储器件包括：衬底，所述衬底包括有源区域；单元栅极结构，所述单元栅极结构位于所述衬底中并且在第一方向上延伸，所述单元栅极结构包括单元栅极沟槽、沿着所述单元栅极沟槽的内壁的单元栅极绝缘层、位于所述单元栅极绝缘层上的单元栅电极、位于所述单元栅电极上的单元栅极导电层以及填充所述单元栅极沟槽的单元栅极覆盖图案；位线结构，所述位线结构与所述单元栅极结构交叉；以及信息存储部，所述信息存储部连接到所述有源区域，其中，所述单元栅极绝缘层包括插入部、下部和上部，所述插入部位于所述单元栅极导电层与所述单元栅极覆盖图案之间，所述下部与所述单元栅极导电层接触，所述上部与所述单元栅极覆盖图案接触。

Description

半导体存储器件
相关申请的交叉引用
于2022年10月11日在韩国知识产权局提交的韩国专利申请No.10-2022-0129850和于2023年4月14日在韩国知识产权局提交的韩国专利申请No.10-2023-0049226通过引用整体地并入本文。
技术领域
公开了一种半导体存储器件。
背景技术
随着半导体器件变得日益高度集成，各个电路图案正变得越来越精细，以在相同面积中实现更多的半导体器件。
发明内容
实施例涉及一种半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括有源区域；单元栅极结构，所述单元栅极结构位于所述衬底中并且在第一方向上延伸，所述单元栅极结构包括单元栅极沟槽、沿着所述单元栅极沟槽的内壁的单元栅极绝缘层、位于所述单元栅极绝缘层上的单元栅电极、位于所述单元栅电极上的单元栅极导电层以及填充所述单元栅极沟槽的单元栅极覆盖图案；位线结构，所述位线结构与所述单元栅极结构交叉；以及信息存储部，所述信息存储部连接到所述有源区域，其中，所述单元栅极绝缘层包括插入部、下部和上部，所述插入部位于所述单元栅极导电层与所述单元栅极覆盖图案之间，所述下部与所述单元栅极导电层接触，所述上部与所述单元栅极覆盖图案接触，并且所述单元栅极绝缘层的所述上部的第一厚度大于所述单元栅极绝缘层的所述下部的第二厚度。
实施例涉及一种半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括有源区域；第一单元栅极沟槽，所述第一单元栅极沟槽位于所述衬底中，并且具有第一宽度；第一单元栅极绝缘层，所述第一单元栅极绝缘层沿着所述第一单元栅极沟槽的第一内壁；第一单元栅电极，所述第一单元栅电极位于所述第一单元栅极绝缘层上；第一单元栅极导电层，所述第一单元栅极导电层位于所述第一单元栅电极上；第一绝缘衬里层，所述第一绝缘衬里层位于所述第一单元栅极导电层上；第一单元栅极覆盖图案，所述第一单元栅极覆盖图案位于所述第一绝缘衬里层上；第二单元栅极沟槽，所述第二单元栅极沟槽位于所述衬底中，并且具有大于所述第一宽度的第二宽度；第二单元栅极绝缘层，所述第二单元栅极绝缘层沿着所述第二单元栅极沟槽的第二内壁；第二单元栅电极，所述第二单元栅电极位于所述第二单元栅极绝缘层上；第二单元栅极导电层，所述第二单元栅极导电层位于所述第二单元栅电极上；第二绝缘衬里层，所述第二绝缘衬里层位于所述第二单元栅极导电层上；以及第二单元栅极覆盖图案，所述第二单元栅极覆盖图案位于所述第二绝缘衬里层上，其中，从所述第一单元栅极覆盖图案的上表面到所述第一单元栅极导电层的上表面的第一距离等于从所述第二单元栅极覆盖图案的上表面到所述第二单元栅极导电层的上表面的第二距离。
实施例涉及一种半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括有源区域；单元栅极结构，所述单元栅极结构位于所述衬底中并且在第一方向上延伸，所述单元栅极结构包括单元栅极沟槽、沿着所述单元栅极沟槽的内壁的单元栅极绝缘层、位于所述单元栅极绝缘层上的单元栅电极、位于所述单元栅电极上的单元栅极导电层以及填充所述单元栅极沟槽的单元栅极覆盖图案；位线结构，所述位线结构与所述单元栅极结构交叉；以及信息存储部，所述信息存储部连接到所述有源区域，其中，所述单元栅极沟槽包括第一沟槽和位于所述第一沟槽下方的第二沟槽，并且所述第一沟槽的第一侧壁和所述第二沟槽的第二侧壁不在同一条线上。
附图说明
通过参考附图详细地描述示例性实施例，特征将变得对本领域的技术人员而言是清楚的，在附图中：
图1是示出了根据示例实施例的半导体存储器件的布局。
图2是仅示出了图1的字线和有源区域的布局。
图3是沿着图1的线A-A截取的示例截面图。
图4是沿着图1的线B-B截取的示例截面图。
图5是示出了图4的区域Q1的放大图。
图6是沿着图1的线C-C截取的示例截面图。
图7是示出了根据示例实施例的半导体存储器件的视图。
图8是示出了图7的区域Q2的放大图。
图9和图10是示出了根据示例实施例的半导体存储器件的视图。
图11是示出了图10的区域Q3的放大图。
图12是示出了根据示例实施例的半导体存储器件的视图。
图13是示出了图12的区域P的放大图。
图14至图24是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。
图25和图26是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。
图27至图32是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。
具体实施方式
图1是示出了根据示例实施例的半导体存储器件的布局。图2是仅示出了图1的字线和有源区域的布局。图3是沿着图1的线A-A截取的示例截面图。图4是沿着图1的线B-B截取的示例截面图。图5是示出了图4的Q1区域的放大图。图6是沿着图1的线C-C截取的示例截面图。
在附图中示出了动态随机存取存储器(DRAM)，作为根据示例实施例的半导体存储器件。参考图1和图2，根据一些实施例的半导体存储器件可以包括多个单元有源区域ACT。
多个单元有源区域ACT可以由形成在衬底(图3的100)中的单元元件隔离层105限定。由于半导体存储器件的设计规则减少了，因此多个单元有源区域ACT可以如图所示按对角线或斜线的条形状设置。在实现方式中，多个单元有源区域ACT中的每一个单元有源区域ACT可以在第三方向DR3上延伸。如本文所使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或A和B。
可以跨越单元有源区域ACT在第一方向DR1上设置多个栅电极。多个栅电极可以彼此平行地延伸。多个栅电极可以是例如多条字线WL。字线WL可以以恒定间隔设置。可以依照设计规则来确定字线WL的宽度或字线WL之间的间隔。
多个单元有源区域ACT中的每一个单元有源区域ACT可以被在第一方向DR1上延伸的两条字线WL划分成三个部分。多个单元有源区域ACT可以包括存储连接部分103b和位线连接部分103a。位线连接部分103a可以定位在多个单元有源区域ACT中的每一个单元有源区域ACT的中央部分处，并且存储连接部分103b可以定位在多个单元有源区域ACT中的每一个单元有源区域ACT的端部处。
在实现方式中，位线连接部分103a可以是连接到位线BL的区域，而存储连接部分103b可以是连接到信息存储部(图3的190)的区域。换句话说，位线连接部分103a可以对应于公共漏极区域，而存储连接部分103b可以对应于源极区域。每条字线WL、以及与其相邻的位线连接部分103a和存储连接部分103b可以构成晶体管。
可以与字线WL正交并且在第二方向DR2上延伸的多条位线BL可以位于字线WL上。多条位线BL可以彼此平行地延伸。位线BL可以以恒定间隔设置。可以依照设计规则来确定位线BL的宽度或字线BL之间的间隔。
第四方向DR4可以与第一方向DR1、第二方向DR2和第三方向DR3正交。第四方向DR4可以是衬底100的厚度方向。
根据一些实施例的半导体存储器件可以包括在单元有源区域ACT上形成的各种接触布置。各种接触布置可以包括例如直接接触DC、掩埋接触BC或着陆焊盘LP。
直接接触DC可以指将单元有源区域电连接到位线BL的接触。掩埋接触BC可以指可以将多个单元有源区域ACT中的每一个单元有源区域ACT连接到电容器的下电极(图3的191)的接触。以布置结构来看，掩埋接触BC与多个单元有源区域ACT中的单元有源区域之间的接触面积可以是小的。因此，可以引入导电着陆焊盘LP，以扩大与电容器的下电极(图3的191)的接触面积以及与单元有源区域ACT的接触面积。
着陆焊盘LP可以位于多个单元有源区域ACT中的每一个单元有源区域ACT与掩埋接触BC之间，并且可以位于掩埋接触BC与电容器的下电极(图6和图9的191)之间。在根据一些实施例的半导体存储器件中，着陆焊盘LP可以位于掩埋接触BC与电容器的下电极(图3的191)之间。由于接触面积通过引入着陆焊盘LP被扩大，因此多个单元有源区域ACT与电容器的下电极之间的接触电阻可以减小。
直接接触DC可以连接到位线连接部分103a。掩埋接触BC可以连接到存储连接部分103b。由于掩埋接触BC位于单元有源区域ACT的两个端部处，因此着陆焊盘LP可以在它与单元有源区域ACT的两端相邻的状态下与掩埋接触BC部分地交叠。换句话说，掩埋接触BC可以在相邻字线WL之间和在相邻位线BL之间与多个单元有源区域ACT和单元元件隔离层(图3和图4的105)交叠。
字线WL可以位于掩埋在衬底100中的结构中。字线WL可以跨越多个单元有源区域ACT并且位于直接接触DC或掩埋接触BC之间。两条字线WL可以与多个单元有源区域ACT中的一个单元有源区域ACT交叉。由于多个单元有源区域ACT中的每一个单元有源区域ACT可以沿着第三方向DR3延伸，因此字线WL与多个单元有源区域ACT中的每一个单元有源区域ACT的角度可以小于90°。
可以对称地设置直接接触DC和掩埋接触BC。由于此原因，直接接触DC和掩埋接触BC可以沿着第一方向DR1和第二方向DR2位于直线上。与直接接触DC和掩埋接触BC不同，着陆焊盘LP可以在位线BL延伸的第二方向DR2上按之字形形状设置。另外，着陆焊盘LP可以在字线WL延伸的第一方向DR1上与每条位线BL的相同侧部交叠。
在实现方式中，第一行的每个着陆焊盘LP可以与对应位线BL的左侧交叠，并且第二行的每个着陆焊盘LP可以与对应位线BL的右侧交叠。
参考图1至图6，根据一些实施例的半导体存储器件可以包括多个单元栅极结构110、多个位线结构140ST、多个位线接触146和信息存储部190。
衬底100可以是硅衬底或绝缘体上硅(SOI)。或者，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
单元元件隔离层105可以位于衬底100中。单元元件隔离层105可以具有元件隔离特性优异的浅沟槽隔离(STI)结构。单元元件隔离层105可以在存储单元区域中限定多个单元有源区域ACT。
如图1和图2所示，由单元元件隔离层105限定的多个单元有源区域ACT可以具有包括短轴和长轴的长岛形状。多个单元有源区域ACT中的每一个单元有源区域ACT可以具有斜形状，并且相对于位于单元元件隔离层105中的字线WL的角度可以小于90°。另外，多个单元有源区域ACT中的每一个单元有源区域ACT可以具有斜形状，以相对于位于单元元件隔离层105上的位线BL具有小于90°的角度。
单元元件隔离层105可以包括氧化硅层、氮化硅层或氮氧化硅层。单元元件隔离层105可以由一个绝缘层形成。依据多个相邻的单元有源区域ACT中的每一个相邻的单元有源区域ACT彼此间隔开的距离，单元元件隔离层105可以由一个绝缘层或多个绝缘层形成。
在图3中，单元元件隔离层105的上表面和衬底100的上表面可以置于同一平面上。由于制造工艺的变化，图3所示的单元元件隔离层105的上表面的高度水平可以不同于图4所示的单元元件隔离层105的上表面的高度水平。
单元栅极结构110可以位于衬底100和单元元件隔离层105中。单元栅极结构110可以跨越单元元件隔离层105和由单元元件隔离层105限定的多个单元有源区域ACT而形成。
单元栅极结构110可以位于衬底100和单元元件隔离层105中。单元栅极结构110可以包括单元栅极沟槽115、单元栅极绝缘层111、单元栅电极112、单元栅极覆盖图案113和单元栅极导电层114。
在这种情况下，单元栅电极112可以对应于字线WL。在实现方式中，单元栅电极112可以是图1的字线WL。单元栅极结构110可以不包括单元栅极导电层114。
如图6所示，单元栅极沟槽115在单元元件隔离层105中可以是相对深的，而在单元有源区域ACT中可以是相对浅的。字线WL的底表面可以是弯曲的。在实现方式中，单元栅极沟槽115在单元元件隔离层105中的深度可以大于单元栅极沟槽115在单元有源区域ACT中的深度。
参考图4和图5，单元栅极绝缘层111可以沿着单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘层111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。
单元栅极绝缘层111可以包括上部111_UP、下部111_BP和插入部111_IP。
单元栅极绝缘层111的下部111_BP可以与单元栅极导电层114和单元栅电极112接触。单元栅极绝缘层111的下部111_BP可以具有第一厚度T1。在这种情况下，第一厚度T1可以是以截面来看在第二方向DR2上的厚度。
单元栅极绝缘层111的上部111_UP可以与单元栅极覆盖图案113接触。单元栅极绝缘层111的上部111_UP可以具有第二厚度T2。第二厚度T2可以是以截面来看在第二方向DR2上的厚度。第二厚度T2可以被定义为不位于单元栅极绝缘层111的上部111_UP与存储接触120之间的部分处的厚度。
在一些实施例中，第一厚度T1可以与第二厚度T2不同。在实现方式中，第二厚度T2可以大于第一厚度T1。第一厚度T1可以与第二厚度T2相同或者小于第二厚度T2。
单元栅极绝缘层111的插入部111_IP可以位于单元栅极导电层114的上表面上。单元栅极绝缘层111的插入部111_IP可以位于单元栅极覆盖图案113的下表面上。在实现方式中，单元栅极覆盖图案113和单元栅极导电层114可以通过单元栅极绝缘层111的插入部111_IP彼此间隔开。单元栅极绝缘层111的插入部111_IP和下部111_BP可以围绕单元栅极导电层114。
单元栅极绝缘层111的插入部111_IP的厚度可以小于第二厚度T2。在实现方式中，单元栅极绝缘层111的插入部111_IP的厚度可以与第二厚度T2相同。单元栅极绝缘层111的插入部111_IP的厚度可以是在第四方向DR4上的厚度。换句话说，单元栅极绝缘层111的插入部111_IP的厚度可以是从单元栅极导电层114的上表面到单元栅极覆盖图案113的下表面的距离。
单元栅极绝缘层111可以包括例如氧化硅、氮化硅、氮氧化硅、或介电常数高于氧化硅的介电常数的高介电常数材料。高介电常数材料可以包括氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。
单元栅电极112可以位于单元栅极绝缘层111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅电极112可以被单元栅极绝缘层111围绕。
单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物或导电金属氧化物。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx或RuOx。
单元栅极导电层114可以位于单元栅电极112上。单元栅极导电层114可以沿着单元栅电极112的上表面延伸。单元栅极导电层114可以覆盖单元栅电极112的上表面。单元栅极导电层114可以在第四方向DR4上与单元栅电极112交叠。单元栅极导电层114的两个侧壁可以与单元栅极绝缘层111接触。单元栅极导电层114可以被单元栅极绝缘层111围绕。
单元栅极导电层114可以包括半导体材料。单元栅极导电层114可以包括例如多晶硅、多晶硅-锗、非晶硅或非晶硅-锗中的一种。
在一些实施例中，单元栅极导电层114可以包括N型杂质。在实现方式中，单元栅极导电层114的N型杂质的浓度可以是恒定的。又如，单元栅极导电层114的N型杂质的浓度在上部中比在下部中大。N型杂质可以包括例如磷(P)、砷(As)、锑(Sb)或铋(Bi)。
单元栅极覆盖图案113可以位于单元栅电极112和单元栅极导电层114上。单元栅极覆盖图案113可以填充在单元栅电极112和单元栅极导电层114形成之后剩下的单元栅极沟槽115。单元栅极绝缘层111可以沿着单元栅极覆盖图案113的侧壁延伸。
单元栅极覆盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)或碳氮氧化硅(SiOCN)。
在图4中，单元栅极覆盖图案113的上表面可以与单元元件隔离层105的上表面共面。如图3所示，杂质掺杂区域可以位于单元栅极结构110的至少一侧。杂质掺杂区域可以是晶体管的源极/漏极区域。杂质掺杂区域可以对应于图2的存储连接部分103b和位线连接部分103a。
在图2中，当包括每条字线WL以及(可以与每条字线WL相邻的)位线连接部分103a和存储连接部分103b的晶体管是NMOS晶体管时，存储连接部分103b和位线连接部分103a可以包括掺杂n型杂质，例如磷(P)、砷(As)、锑(Sb)或铋(Bi)。当可以包括每条字线WL以及(可以与每条字线WL相邻的)位线连接部分103a和存储连接部分103b的晶体管是PMOS晶体管时，存储连接部分103b和位线连接部分103a可以包括掺杂P型杂质，例如硼(B)。
位线结构140ST可以包括单元导电线140、单元线覆盖层144和位线间隔物150。
单元导电线140可以位于单元元件隔离层105和可以在上面形成单元栅极结构110的衬底100上。单元导电线140可以与单元元件隔离层105和由单元元件隔离层105限定的多个单元有源区域ACT交叉。单元导电线140可以与单元栅极结构110相交。在这种情况下，单元导电线140可以对应于位线BL。在实现方式中，单元导电线140可以是图1的位线BL。
单元导电线140可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、二维(2D)材料、金属或金属合金。在根据一些实施例的半导体存储器件中，二维材料可以是金属材料或半导体材料。二维(2D)材料可以包括二维同素异形体或二维化合物，并且可以包括例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)或二硫化钨(WS2)。
单元导电线140可以是单层。在实现方式中，单元导电线140可以包括可以在其中堆叠导电材料的多个导电层。
单元线覆盖层144可以位于单元导电线140上。单元线覆盖层144可以沿着单元导电线140的上表面在第二方向DR2上延伸。单元线覆盖层144可以包括例如氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
在根据一些实施例的半导体存储器件中，单元线覆盖层144可以包括氮化硅层。单元线覆盖层144可以是单层。
位线间隔物150可以位于单元导电线140和单元线覆盖层144的侧壁上。位线间隔物150可以延伸为在第二方向DR2上伸长。
位线间隔物150可以是单层。在实现方式中，位线间隔物150可以具有多层结构。位线间隔物150可以包括例如氧化硅层、氮化硅层、氮氧化硅(SiON)层、碳氮氧化硅(SiOCN)层或空气中的一种。
单元绝缘层130可以位于衬底100和单元元件隔离层105上。更详细地，单元绝缘层130可以位于单元元件隔离层105以及在上面可以不形成位线接触146和存储接触120的衬底100的上表面上。单元绝缘层130可以位于衬底100与单元导电线140之间并且位于单元元件隔离层105与单元导电线140之间。
如图所示，单元绝缘层130可以是单层，但是可以是可以包括第一单元绝缘层131和第二单元绝缘层132的多层。在实现方式中，第一单元绝缘层131可以包括氧化硅层，并且第二单元绝缘层132可以包括氮化硅层。单元绝缘层130可以是可以包括氧化硅层、氮化硅层和氧化硅层的三层。如本文所使用的，术语“第一”、“第二”等仅仅用于识别和区分，而不旨在暗示或要求顺序包含(例如，可以在不用暗示或要求存在第一元件或第二元件的情况下描述第三元件和第四元件)。
位线接触146可以位于单元导电线140与衬底100之间。单元导电线140可以位于位线接触146上。位线接触146可以位于多个单元有源区域ACT的位线连接部分103a与单元导电线140之间。位线接触146可以将单元导电线140与衬底100电连接。位线接触146可以与位线连接部分103a连接。
位线接触146可以包括连接到单元导电线140的上表面。位线接触146在第一方向DR1上的宽度可以随着它变得远离位线接触146的上表面而是恒定的。
位线接触146可以对应于直接接触DC。位线接触146可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属氧化物、金属或金属合金。
在单元导电线140的在其中可以形成位线接触146的部分中，位线间隔物150可以位于衬底100和单元元件隔离层105上。位线间隔物150可以位于单元导电线140、单元线覆盖层144和位线接触146的侧壁上。
在单元导电线140的在其中可以不形成位线接触146的另一部分中，位线间隔物150可以位于单元绝缘层130上。位线间隔物150可以位于单元导电线140和单元线覆盖层144的侧壁上。
栅栏图案170可以位于衬底100和单元元件隔离层105上。栅栏图案170可以与衬底100和形成在单元元件隔离层105中的单元栅极结构110交叠。
栅栏图案170可以位于在第二方向DR2上延伸的位线结构140ST之间。栅栏图案170可以包括例如氧化硅、氮化硅或氮氧化硅。
存储接触120可以位于在第一方向DR1上彼此相邻的单元导电线140之间。存储接触120可以位于单元导电线140的两侧。更详细地，存储接触120可以位于位线结构140ST之间。存储接触120可以位于在第二方向DR2上彼此相邻的栅栏图案170之间。
存储接触120可以在相邻的单元导电线140之间与衬底100和单元元件隔离层105交叠。存储接触120可以连接到单元有源区域ACT。更详细地，存储接触120可以连接到存储连接部分103b。在这种情况下，存储接触120可以对应于图1的掩埋接触BC。
存储接触120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属。存储焊盘160可以位于存储接触120上。存储焊盘160可以电连接到存储接触120。存储焊盘160可以连接到单元有源区域ACT的存储连接部分103b。在这种情况下，存储焊盘160可以对应于着陆焊盘LP。
存储焊盘160可以与位线结构140ST的上表面的一部分交叠。存储焊盘160可以包括例如导电金属氮化物、导电金属碳化物、金属或金属合金。
焊盘隔离绝缘层180可以位于存储焊盘160和位线结构140ST上。在实现方式中，焊盘隔离绝缘层180可以位于单元线覆盖层144上。焊盘隔离绝缘层180可以限定可以形成多个隔离区域的存储焊盘160。焊盘隔离绝缘层180可以不覆盖存储焊盘160的上表面。在实现方式中，基于衬底100的上表面，存储焊盘160的上表面的高度可以与焊盘隔离绝缘层180的上表面的高度相同。
焊盘隔离绝缘层180可以包括绝缘材料，并且可以将多个存储焊盘160彼此电隔离。在实现方式中，焊盘隔离绝缘层180可以包括例如氧化硅层、氮化硅层、氮氧化硅层、碳氮氧化硅层或氮碳化硅层。
蚀刻停止层292可以位于存储焊盘160的上表面和焊盘隔离绝缘层180的上表面上。蚀刻停止层292可以包括氮化硅(SiN)、氮碳化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氧化硅(SiOC)或氮化硅硼(SiBN)等。
信息存储部190可以位于存储焊盘160上。信息存储部190可以连接到存储焊盘160。信息存储部190的一部分可以设置在蚀刻停止层292中。
信息存储部190可以包括例如电容器。信息存储部190可以包括下电极191、电容器电介质层192和上电极193。在实现方式中，上电极193可以是具有板形状的板上电极。
下电极191可以位于存储焊盘160上。下电极191可以具有例如柱形状。电容器电介质层192可以位于下电极191上。电容器电介质层192可以沿着下电极191的轮廓而形成。上电极193可以位于电容器电介质层192上。上电极193可以围绕下电极191的外侧壁。上电极193可以是单层。
下电极191和上电极193中的每一者可以包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)或导电金属氧化物(例如，氧化铱或氧化铌)。
电容器电介质层192可以包括例如氧化硅、氮化硅、氮氧化硅或高介电常数材料中的一种。在根据一些实施例的半导体存储器件中，电容器电介质层192可以包括堆叠层结构，在其中可以顺序地堆叠氧化锆、氧化铝和氧化锆。在根据一些实施例的半导体存储器件中，电容器电介质层192可以包括含有铪(Hf)的电介质层。在根据一些实施例的半导体存储器件中，电容器电介质层192可以具有铁电材料层和顺电材料层的堆叠层结构。
图7是示出了根据示例实施例的半导体存储器件的视图。图8是示出了图7的区域Q2的放大图。为了便于描述，将简要地描述或省略与参考图1至图6描述的那些部分重复的部分。
参考图7和图8，单元栅极绝缘层111可以包括上部111_UP、下部111_BP和插入部111_IP。
单元栅极绝缘层111的下部111_BP可以与单元栅极导电层114和单元栅电极112接触。单元栅极绝缘层111的下部111_BP可以具有第一厚度T1。第一厚度T1可以是以截面来看第二方向DR2上的厚度。
单元栅极绝缘层111的上部可以包括第一部分111_UP1和第二部分111_UP2。单元栅极绝缘层111的上部111_UP可以与单元栅极覆盖图案113接触。第一部分111_UP1可以与单元栅极覆盖图案113的上部接触。第二部分111_UP2可以与单元栅极覆盖图案113的下部接触。第二部分111_UP2可以位于第一部分111_UP1与下部111_BP之间。
第一部分111_UP1可以具有第四厚度T4。第二部分111_UP2可以具有第三厚度T3。第三厚度T3可以大于第四厚度T4。在实现方式中，单元栅极绝缘层111的上部111_UP以截面来看可以包括台阶形状。换句话说，其中第一部分111_UP1和单元栅极覆盖图案113可以彼此接触的线以及其中第二部分111_UP2和单元栅极覆盖图案113可以彼此接触的线以截面来看可以不位于同一条线上。
在根据一些实施例的半导体存储器件中，第三厚度T3可以大于第一厚度T1。第四厚度T4可以与第一厚度T1相同。第四厚度T4可以大于第一厚度T1。
单元栅极绝缘层111的插入部111_IP可以位于单元栅极导电层114的上表面上。单元栅极绝缘层111的插入部111_IP可以位于单元栅极覆盖图案113的下表面上。在实现方式中，单元栅极覆盖图案113和单元栅极导电层114可以通过单元栅极绝缘层111的插入部111_IP彼此间隔开。
单元栅极绝缘层111的插入部111_IP的厚度可以小于第四厚度T4。在实现方式中，单元栅极绝缘层111的插入部111_IP的厚度可以与第四厚度T4相同。单元栅极绝缘层111的插入部111_IP的厚度可以是在第四方向DR4上的厚度。
图9和图10是示出了根据示例实施例的半导体存储器件的视图。图11是示出了图10的区域Q3的放大图。为了参考，图9是仅示出了图1的沟槽和有源区域的布局。为了便于描述，将简要地描述或省略与参考图1至图6描述的那些部分重复的冗余部分。
参考图9至图11，根据一些实施例的半导体存储器件可以包括第一单元栅极结构210和第二单元栅极结构310。第一单元栅极结构210可以形成在衬底100和单元元件隔离层105中。第一单元栅极结构210可以包括第一单元栅极沟槽215、第一单元栅极绝缘层211、第一单元栅电极212、第一绝缘衬里层218、第一单元栅极覆盖图案213和第一单元栅极导电层214。
第一单元栅极沟槽215可以在第一方向DR1上延伸。第一单元栅极沟槽215可以具有第一宽度W1。第一宽度W1可以是第二方向DR2上的宽度。
第一单元栅极绝缘层211可以沿着第一单元栅极沟槽215的侧壁和底表面延伸。第一单元栅极绝缘层211可以沿着第一单元栅极沟槽215的至少一部分的轮廓延伸。第一单元栅极绝缘层211的材料的描述可以与上述单元栅极绝缘层111的材料的描述相同。
第一单元栅电极212可以位于第一单元栅极绝缘层211上。第一单元栅电极212可以填充第一单元栅极沟槽215的一部分。
第一单元栅极导电层214可以位于第一单元栅电极212上。第一单元栅极导电层214可以沿着第一单元栅电极212的上表面延伸。第一单元栅极导电层214的两个侧壁可以与第一单元栅极绝缘层211接触。
第一绝缘衬里层218可以位于第一单元栅极导电层214上。第一绝缘衬里层218可以沿着第一单元栅极导电层214的上表面延伸。第一绝缘衬里层218可以覆盖第一单元栅极导电层214的上表面。
第一绝缘衬里层218可以包括绝缘材料。第一绝缘衬里层218可以包括与第一单元栅极绝缘层211的材料相同的材料。可以不区分第一绝缘衬里层218与第一单元栅极绝缘层211之间的边界。
第一单元栅极覆盖图案213可以位于第一单元栅极导电层214上。第一单元栅极覆盖图案213可以填充在第一单元栅电极212和第一单元栅极导电层214形成之后剩下的第一单元栅极沟槽215。
第二单元栅极结构310可以位于衬底100和单元元件隔离层105中。第二单元栅极结构310可以包括第二单元栅极沟槽315、第二单元栅极绝缘层311、第二单元栅电极312、第二绝缘衬里层318、第二单元栅极覆盖图案313和第二单元栅极导电层314。
第二单元栅极沟槽315可以在第一方向DR1上延伸。第二单元栅极沟槽315可以具有第二宽度W2。第二宽度W2可以是第二方向DR2上的宽度。第二宽度W2可以大于第一宽度W1。
第一单元栅极沟槽215和第二单元栅极沟槽315可以交替地设置在第二方向DR2上。第二单元栅极绝缘层311可以沿着第二单元栅极沟槽315的侧壁和底表面延伸。第二单元栅极绝缘层311可以沿着第二单元栅极沟槽315的至少一部分的轮廓延伸。第二单元栅极绝缘层311的材料的描述可以与上述单元栅极绝缘层111的材料的描述相同。
第二单元栅电极312可以位于第二单元栅极绝缘层311上。第二单元栅电极312可以填充第二单元栅极沟槽315的一部分。
第二单元栅极导电层314可以位于第二单元栅电极312上。第二单元栅极导电层314可以沿着第二单元栅电极312的上表面延伸。第二单元栅极导电层314的两个侧壁可以与第二单元栅极绝缘层311接触。
第二绝缘衬里层318可以位于第二单元栅极导电层314上。第二绝缘衬里层318可以沿着第二单元栅极导电层314的上表面延伸。第二绝缘衬里层318可以覆盖第二单元栅极导电层314的上表面。
第二绝缘衬里层318可以包括绝缘材料。第二绝缘衬里层318可以包括与第二单元栅极绝缘层311的材料相同的材料。可以不区分第二绝缘衬里层318与第二单元栅极绝缘层311之间的边界。
第二单元栅极覆盖图案313可以位于第二单元栅极导电层314上。第二单元栅极覆盖图案313可以填充在第二单元栅电极312和第二单元栅极导电层314形成之后剩下的第二单元栅极沟槽315。
返回参考图10和图11，从第一单元栅极覆盖图案213的上表面到第一单元栅极导电层214的上表面的距离H1和从第二单元栅极覆盖图案313的上表面到第二单元栅极导电层314的上表面的距离H2可以是彼此相同的。换句话说，从衬底100的下表面到第一单元栅极导电层214的上表面的高度和从衬底100的下表面到第二单元栅极导电层314的上表面的高度可以是彼此相同的。
第一单元栅极导电层214的厚度可以小于第二单元栅极导电层314的厚度。从第一单元栅极覆盖图案213的上表面到第一单元栅极导电层214的下表面的距离H3可以小于从第二单元栅极覆盖图案313的上表面到第二单元栅极导电层314的下表面的距离H4。
第一绝缘衬里层218的厚度可以与第二绝缘衬里层318的厚度相同。第一绝缘衬里层218的厚度和第二绝缘衬里层318的厚度可以是在第四方向DR4上的厚度。
在根据一些实施例的半导体器件中，第一单元栅极结构210可以对应于图4的单元栅极结构110。在这种情况下，第一绝缘衬里层218可以对应于图4的单元栅极绝缘层111的插入部111_IP。第一单元栅极绝缘层211可以对应于图4的单元栅极绝缘层111。在实现方式中，第一单元栅极绝缘层211可以包括各自厚度彼此不同的上部和下部。又如，第一单元栅极绝缘层211的上部可以包括台阶形状。
图12是示出了根据示例实施例的半导体存储器件的视图。图13是示出了图12的区域P的放大图。为了便于描述，将简要地描述或省略与参考图1至图6描述的那些部分重复的冗余部分。
参考图12和图13，在根据一些实施例的半导体器件中，单元栅极结构110可以包括单元栅极沟槽115和415、单元栅极绝缘层111和411、单元栅电极112、单元栅极覆盖图案113以及单元栅极导电层114。单元栅极沟槽115的描述可以与上面描述的相同。在下文中，将基于与单元栅极沟槽115的不同之处描述单元栅极沟槽415。
单元栅极沟槽415可以包括第一沟槽TR1和第二沟槽TR2。第二沟槽TR2可以位于第一沟槽TR1下方。第一沟槽TR1的宽度可以大于第二沟槽TR2的宽度。
单元栅极沟槽415的侧壁可以包括台阶形状。在实现方式中，第一沟槽TR1的侧壁和第二沟槽RT2的侧壁可以不位于同一条线上。
第一沟槽TR1的侧壁和第二沟槽TR2的侧壁可以通过连接部分彼此连接。可以通过连接部分来区分第一沟槽TR1和第二沟槽TR2。连接部分可以与衬底100的上表面平行。
单元栅极绝缘层111可以沿着单元栅极沟槽415的侧壁和底表面延伸。单元栅极绝缘层111可以沿着单元栅极沟槽415的内壁连续地布置。单元栅极绝缘层111可以沿着单元栅极沟槽415的至少一部分的轮廓延伸。单元栅极绝缘层111可以不包括插入部111_IP。
单元栅电极112可以位于单元栅极绝缘层111上。单元栅电极112可以填充单元栅极沟槽415的一部分。在根据一些实施例的半导体器件中，单元栅电极112可以填充第二沟槽TR2。单元栅电极112可以填充第一沟槽TR1的一部分。
单元栅极导电层114可以位于单元栅电极112上。单元栅极导电层114可以沿着单元栅电极112的上表面延伸。单元栅极导电层114的两个侧壁可以与单元栅极绝缘层111接触。
单元栅极覆盖图案113可以位于单元栅极导电层114上。单元栅极覆盖图案113可以填充在单元栅电极112和单元栅极导电层114形成之后剩下的单元栅极沟槽415。
图14至图24是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。图15、图16、图18、图20、图22和图24是沿着图14的线B-B截取的截面图。图17、图19、图21和图23是沿着图14的线C-C截取的截面图。在制造方法的描述中，将简要地描述或省略与参考图1至图6所描述的那些部分重复的部分。
参考图14，单元栅极沟槽115可以位于衬底100中。单元栅极沟槽115可以在第一方向DR1上延伸。单元栅极沟槽115可以跨越有源区域ACT而形成。
参考图15，第一预单元栅极绝缘层111_P1和单元栅电极112可以位于单元栅极沟槽115上。第一预单元栅极绝缘层111_P1可以沿着单元栅极沟槽115的侧壁和底表面形成。单元栅电极112可以位于第一预单元栅极绝缘层111_P1上以填充单元栅极沟槽115的下部。
参考图16和图17，预单元栅极导电层114P可以位于单元栅电极112上。预单元栅极导电层114P可以位于单元栅电极112和第一预单元栅极绝缘层111_P1的侧壁上。预单元栅极导电层114P可以包括突出部分114P_PP。突出部分114P_PP可以在第四方向DR4上突出。
参考图18和图19，掩模层119可以位于预单元栅极导电层114P上。可以通过例如旋涂工艺来形成掩模层119。
掩模层119可以覆盖预单元栅极导电层114P并且暴露突出部分114P_PP。掩模层119可以完全覆盖预单元栅极导电层114P和突出部分114P_PP。可以暴露第一预单元栅极绝缘层111_P1的上部。
参考图20和图21，可以蚀刻掩模层119和突出部分114P_PP，使得可以形成单元栅极导电层114。
可以通过蚀刻工艺来去除掩模层119和突出部分114P_PP。针对掩模层119和突出部分114P_PP不具有蚀刻选择性的蚀刻材料可以用于蚀刻工艺。结果，可以一起去除掩模层119和突出部分114P_PP。
随着蚀刻工艺被执行，可以部分地去除已暴露的第一预单元栅极绝缘层111_P1。在实现方式中，第一预单元栅极绝缘层111_P1的上部的厚度可以减小。
参考图22和图23，第二预单元栅极绝缘层111_P2可以位于第一预单元栅极绝缘层111_P1和单元栅极导电层114的上表面上。
第二预单元栅极绝缘层111_P2可以通过例如原子层沉积(ALD)工艺而形成。第二预单元栅极绝缘层111_P2可以包括与第一预单元栅极绝缘层111_P1的材料相同的材料。可以不区分第二预单元栅极绝缘层111_P2与第一预单元栅极绝缘层111_P1之间的边界。在实现方式中，第一预单元栅极绝缘层111_P1和第二预单元栅极绝缘层111_P2可以对应于图4的单元栅极绝缘层111。
参考图24，单元栅极覆盖图案113可以位于第二预单元栅极绝缘层111_P2上。在实现方式中，可以通过在衬底100的整个表面上形成覆盖层、然后执行平坦化工艺来形成单元栅极覆盖图案113。此时，可以去除单元栅极绝缘层111的覆盖衬底100的上表面的部分。
然后，在第二方向DR2上延伸的位线结构140ST可以位于衬底100上。位线结构140ST可以包括单元导电线140、单元线覆盖层144和位线间隔物150。
存储接触120、存储焊盘160和信息存储部190可以位于有源区域ACT的存储连接部分103b上。信息存储部190可以包括下电极191、电容器电介质层192和上电极193。
图25和图26是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。为了便于描述，将简要地描述或省略与参考图1至图7和图14至图24描述的那些部分重复的部分。
为了参考，图14至图19的制造方法可以同样地适用于根据此实施例的制造方法。将继图19之后给出以下描述。
参考图25，可以对突出部分114_PP进行蚀刻，使得可以形成单元栅极导电层114。
可以通过蚀刻工艺来去除突出部分114P_PP。针对掩模层119和突出部分114P_PP具有蚀刻选择性的蚀刻材料可以用于蚀刻工艺。结果，可以不去除掩模层119，并且可以仅去除突出部分114P_PP。
随着蚀刻工艺被执行，可以部分地去除已暴露的第一预单元栅极绝缘层111_P1。在实现方式中，第一预单元栅极绝缘层111_P1的上部的厚度可以减小。
参考图26，可以去除掩模层119，并且可以形成第二预单元栅极绝缘层111_P2。
可以通过灰化工艺或剥离工艺来去除掩模层119，并且可以暴露单元栅极导电层114的上表面。第二预单元栅极绝缘层111_P2可以位于第一预单元栅极绝缘层111_P1和单元栅极导电层114的上表面上。第二预单元栅极绝缘层111_P2可以包括与第一预单元栅极绝缘层111_P1的材料相同的材料。可以不区分第二预单元栅极绝缘层111_P2与第一预单元栅极绝缘层111_P1之间的边界。在实现方式中，第一预单元栅极绝缘层111_P1和第二预单元栅极绝缘层111_P2可以对应于图7的单元栅极绝缘层111。
图27至图32是示出了用以描述根据示例实施例的用于制造半导体存储器件的方法的中间步骤的视图。参考图27和图28，单元栅极沟槽115和第一沟槽TR1可以位于衬底100中。
第一沟槽TR1可以是在多个单元栅极沟槽115当中具有低深度的沟槽。在实现方式中，第一沟槽TR1的深度可以小于单元栅极沟槽115的深度。第一沟槽TR1可以位于衬底100中。第一沟槽TR1可以位于单元元件隔离层105中。
参考图29，第三预单元栅极绝缘层111_P3可以位于单元栅极沟槽115和第一沟槽TR1上。第三预单元栅极绝缘层111_P3可以沿着单元栅极沟槽115的侧壁和底表面形成。第三预单元栅极绝缘层111_P3可以沿着第一沟槽TR1的侧壁和底表面形成。第三预单元栅极绝缘层111_P3可以包括氧化物。
参考图30，掩模层129可以位于单元栅极沟槽115上。可以通过例如旋涂工艺来形成掩模层129。掩模层129可以不位于第一沟槽TR1上。掩模层129可以在后续蚀刻工艺中保护单元栅极沟槽115。
参考图31，第二沟槽TR2可以位于第一沟槽TR1下方。第二沟槽TR2可以位于第一沟槽TR1下方，并且可以是通过使用掩模层129作为掩模而形成的。第三预单元栅极绝缘层111_P3和掩模层129可以被去除。在实现方式中，可以通过灰化工艺或剥离工艺来去除第三预单元栅极绝缘层111_P3和掩模层129。
第二沟槽TR2的宽度可以小于第一沟槽TR1的宽度。第一沟槽TR1的侧壁可以不与第二沟槽TR2的侧壁在相同的线上。
参考图32，单元栅极绝缘层111可以位于单元栅极沟槽115、第一沟槽TR1和第二沟槽TR2上。单元栅极绝缘层111可以共形地形成在单元栅极沟槽115的侧壁和底表面上。单元栅极绝缘层111可以共形地形成在第二沟槽TR2的侧壁和底表面以及第一沟槽TR1的侧壁上。
随后，可以在单元栅极绝缘层111上形成单元栅电极112。单元栅电极112可以填充第二沟槽TR2。单元栅电极112的一部分可以填充第一沟槽TR1的下部。单元栅极导电层114和单元栅极覆盖图案113可以位于单元栅电极112上。
在结束详细描述时，本领域的技术人员将理解，可以在不实质上背离本发明构思的原理的情况下对优选实施例做出许多变化和修改。因此，所公开的本发明的优选实施例仅在通用和描述意义上被使用，而不是用于限制的目的。
通过概括和回顾，随着半导体器件的集成度的提高，针对半导体器件的部件的设计规则已经减少了。
在大规模半导体器件中，形成多条布线及布线之间的多个掩埋接触(BC)的工艺已经变得日益复杂和困难。本公开的目的是为了提供一种可以改善可靠性和性能的半导体存储器件。
已经在本文中公开了示例实施例，并且尽管采用了特定术语，但是它们仅在通用和描述性意义上被使用和将被解释，而不是用于限制的目的。在一些情况下，如从提交本申请时起将对本领域的普通技术人员而言清楚的那样，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或要素可以被单独使用，或者与结合其他实施例描述的特征、特性和/或要素相结合地使用。因此，本领域的技术人员将理解，在不背离所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括有源区域；
单元栅极结构，所述单元栅极结构位于所述衬底中并且在第一方向上延伸，所述单元栅极结构包括单元栅极沟槽、沿着所述单元栅极沟槽的内壁的单元栅极绝缘层、位于所述单元栅极绝缘层上的单元栅电极、位于所述单元栅电极上的单元栅极导电层以及填充所述单元栅极沟槽的单元栅极覆盖图案；
位线结构，所述位线结构与所述单元栅极结构交叉；以及
信息存储部，所述信息存储部连接到所述有源区域，其中：
所述单元栅极绝缘层包括插入部、下部和上部，所述插入部位于所述单元栅极导电层与所述单元栅极覆盖图案之间，所述下部与所述单元栅极导电层接触，所述上部与所述单元栅极覆盖图案接触，并且
所述单元栅极绝缘层的所述上部的第一厚度大于所述单元栅极绝缘层的所述下部的第二厚度。
2.根据权利要求1所述的半导体存储器件，其中，所述单元栅极绝缘层的所述插入部使所述单元栅极导电层与所述单元栅极覆盖图案分隔开。
3.根据权利要求1所述的半导体存储器件，其中，所述单元栅极绝缘层的所述上部以截面来看包括台阶形状。
4.根据权利要求1所述的半导体存储器件，其中：
所述单元栅极绝缘层的所述上部包括第一部分和第二部分，所述第二部分位于所述第一部分与所述单元栅极绝缘层的所述下部之间，并且
所述第一部分的第三厚度不同于所述第二部分的第四厚度。
5.根据权利要求4所述的半导体存储器件，其中，所述第一部分的所述第三厚度小于所述第二部分的所述第四厚度。
6.根据权利要求4所述的半导体存储器件，其中，所述第一部分的所述第三厚度等于所述单元栅极绝缘层的所述下部的所述第二厚度。
7.根据权利要求1所述的半导体存储器件，其中，所述单元栅极绝缘层围绕所述单元栅极导电层。
8.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括有源区域；
第一单元栅极沟槽，所述第一单元栅极沟槽位于所述衬底中，并且具有第一宽度；
第一单元栅极绝缘层，所述第一单元栅极绝缘层沿着所述第一单元栅极沟槽的第一内壁；
第一单元栅电极，所述第一单元栅电极位于所述第一单元栅极绝缘层上；
第一单元栅极导电层，所述第一单元栅极导电层位于所述第一单元栅电极上；
第一绝缘衬里层，所述第一绝缘衬里层位于所述第一单元栅极导电层上；
第一单元栅极覆盖图案，所述第一单元栅极覆盖图案位于所述第一绝缘衬里层上；
第二单元栅极沟槽，所述第二单元栅极沟槽位于所述衬底中，并且具有大于所述第一宽度的第二宽度；
第二单元栅极绝缘层，所述第二单元栅极绝缘层沿着所述第二单元栅极沟槽的第二内壁；
第二单元栅电极，所述第二单元栅电极位于所述第二单元栅极绝缘层上；
第二单元栅极导电层，所述第二单元栅极导电层位于所述第二单元栅电极上；
第二绝缘衬里层，所述第二绝缘衬里层位于所述第二单元栅极导电层上；以及
第二单元栅极覆盖图案，所述第二单元栅极覆盖图案位于所述第二绝缘衬里层上，
其中，从所述第一单元栅极覆盖图案的上表面到所述第一单元栅极导电层的上表面的第一距离等于从所述第二单元栅极覆盖图案的上表面到所述第二单元栅极导电层的上表面的第二距离。
9.根据权利要求8所述的半导体存储器件，其中，从所述第一单元栅极覆盖图案的所述上表面到所述第一单元栅电极的上表面的第三距离小于从所述第二单元栅极覆盖图案的所述上表面到所述第二单元栅电极的上表面的第四距离。
10.根据权利要求8所述的半导体存储器件，其中，所述第一绝缘衬里层的第一厚度等于所述第二绝缘衬里层的第二厚度。
11.根据权利要求8所述的半导体存储器件，其中，所述第一单元栅极导电层的第三厚度不同于所述第二单元栅极导电层的第四厚度。
12.根据权利要求11所述的半导体存储器件，其中，所述第一单元栅极导电层的所述第三厚度小于所述第二单元栅极导电层的所述第四厚度。
13.根据权利要求8所述的半导体存储器件，其中：
所述第一单元栅极绝缘层包括下部和上部，所述下部与所述第一单元栅极导电层接触，所述上部与所述第一单元栅极覆盖图案接触，并且
所述第一单元栅极绝缘层的所述上部的第五厚度大于所述第一单元栅极绝缘层的所述下部的第六厚度。
14.根据权利要求13所述的半导体存储器件，其中，所述第一单元栅极绝缘层的所述上部以截面来看包括台阶形状。
15.根据权利要求8所述的半导体存储器件，所述半导体存储器件还包括：
位线结构，所述位线结构与所述第一单元栅电极交叉；以及
信息存储部，所述信息存储部连接到所述有源区域。
16.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括有源区域；
单元栅极结构，所述单元栅极结构位于所述衬底中并且在第一方向上延伸，所述单元栅极结构包括单元栅极沟槽、沿着所述单元栅极沟槽的内壁的单元栅极绝缘层、位于所述单元栅极绝缘层上的单元栅电极、位于所述单元栅电极上的单元栅极导电层以及填充所述单元栅极沟槽的单元栅极覆盖图案；
位线结构，所述位线结构与所述单元栅极结构交叉；以及
信息存储部，所述信息存储部连接到所述有源区域，其中：
所述单元栅极沟槽包括第一沟槽和位于所述第一沟槽下方的第二沟槽，并且
所述第一沟槽的第一侧壁和所述第二沟槽的第二侧壁不在同一条线上。
17.根据权利要求16所述的半导体存储器件，其中，所述单元栅极绝缘层以截面来看包括第一台阶形状。
18.根据权利要求16所述的半导体存储器件，其中，所述第一沟槽的宽度大于所述第二沟槽的宽度。
19.根据权利要求16所述的半导体存储器件，其中，所述单元栅极沟槽的第三侧壁以截面来看包括第二台阶形状。
20.根据权利要求16所述的半导体存储器件，其中，所述单元栅电极的上部位于所述第二沟槽中。
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