JP2022127610A - 半導体装置 - Google Patents

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Jong-Min Yi
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Abstract

【課題】信頼性及び性能を改善できる半導体装置を提供する。【解決手段】本発明による半導体装置は、セル領域を含む基板と、前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、前記基板上の前記セル領域内に配置され、前記セル領域分離膜上の終端を含むビット線構造体と、前記ビット線構造体の前記終端の側面上に配置されるセルスペーサと、前記セルスペーサの側面及び前記セル領域分離膜の上面に沿って形成され、延長されるエッチング停止膜と、前記エッチング停止膜及び前記セルスペーサの側面上に形成され、シリコン窒化物を含む層間絶縁膜と、を有する。【選択図】 図４

Description

本発明は、半導体装置に関し、特に、信頼性及び性能を改善できる半導体装置に関する。
半導体素子がますます高集積化されるにつれ、同じ面積により多くの半導体素子を実現するために個別回路パターンはより微細化されている。
すなわち、半導体素子の集積度の増加に伴い、半導体素子の構成要素に対するデザインルールが減少している。
高度にスケーリング（ｓｃａｌｉｎｇ）された半導体素子において、複数の配線ラインとこれらの間に介在する複数の埋込コンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：ＢＣ）を形成する工程が次第に複雑でかつ難しくなりつつあるという問題がある。
特開２００７－７３７４９号公報
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、信頼性及び性能を改善できる半導体装置を提供することにある。
上記目的を達成するためになされた本発明による半導体装置は、セル領域を含む基板と、前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、前記基板上の前記セル領域内に配置され、前記セル領域分離膜上の終端を含むビット線構造体と、前記ビット線構造体の前記終端の側面上に配置されるセルスペーサと、前記セルスペーサの側面及び前記セル領域分離膜の上面に沿って形成され、延長されるエッチング停止膜と、前記エッチング停止膜及び前記セルスペーサの側面上に形成され、シリコン窒化物を含む層間絶縁膜と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による半導体装置は、セル領域及び前記セル領域の周辺に沿って形成された周辺領域を含む基板と、前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、前記基板上の前記セル領域内に配置され、前記セル領域分離膜上の終端を含むビット線構造体と、前記基板上の前記周辺領域内に形成される周辺ゲート構造体と、前記セル領域分離膜上に形成され、前記ビット線構造体の前記終端上に配置される層間絶縁膜と、前記セル領域分離膜上に、前記層間絶縁膜と前記周辺ゲート構造体との間に形成される挿入絶縁膜と、を有し、前記挿入絶縁膜と接する前記層間絶縁膜の側面は、前記挿入絶縁膜に向かって膨らんでいることを特徴とする。
また、上記目的を達成するためになされた本発明による半導体装置は、セル領域及び前記セル領域の周辺に沿って形成される周辺領域を含む基板と、前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、前記セル領域及び前記基板内の少なくとも一部を含んで配置され、第１方向に延長されるゲート電極と、前記セル領域内の前記基板上に配置され、第１方向と交差する第２方向に延長され終端が前記セル領域分離膜上に位置するビット線構造体と、前記ビット線構造体の側面上に配置されるセルスペーサと、前記ビット線構造体と前記第２方向に離隔して前記基板の前記周辺領域上に配置される周辺ゲート構造体と、前記セルスペーサの側面、前記セル領域分離膜の上面、及び前記周辺ゲート構造体の外側面に沿って形成、延長されるエッチング停止膜と、前記エッチング停止膜及び前記セルスペーサの側面上に形成され、前記セルスペーサと前記周辺ゲート構造体との間の少なくとも一部に沿って延長され、シリコン窒化物を含む層間絶縁膜を備えることを特徴とする。
本発明に係る半導体装置によれば、ビット線構造体の終端上の第２エッチング停止膜上にシリコン窒化物を含む層間絶縁膜が配置され、したがって、層間絶縁膜は乾式エッチング工程に対して耐性を有し、埋込コンタクトが形成される過程で層間絶縁膜がエッチングされなく、そのため半導体装置の信頼性が改善される、という効果がある。
本発明の実施形態による半導体装置の概略的なレイアウトを示す図である。 図１のＲ１部分を拡大して示した概略的レイアウト図である。 図１のＲ２部分を拡大して示した概略的レイアウト図である。 図１のＡ－Ａ線に沿って切断した断面図である。 図２のＢ－Ｂ線に沿って切断した断面図である。 本発明の実施形態による半導体装置の概略構成を説明するための断面図である。 本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。 本発明のさらに他の実施形態による半導体装置の概略構成を説明するための断面図である。 本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。 本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。 本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。 本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。 本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。 本発明のさらに他の実施形態による半導体装置の概略構成を説明するための断面図である。 本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明のさらに他の実施形態による半導体装置を説明するための図である。 本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明のさらに他の実施形態による半導体装置を説明するための図である。 本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階図である。
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態による半導体装置の概略的なレイアウトを示す図であり、図２は図１のＲ１部分を拡大して示した概略的なレイアウト図であり、図３は図１のＲ２部分を拡大して示した概略的なレイアウト図であり、図４は図１のＡ－Ａ線に沿って切断した断面図であり、図５は図２のＢ－Ｂ線に沿って切断した断面図である。
参考までに、図４は、図２及び図３のビット線ＢＬを沿って切断した断面図である。
いくつかの実施形態による半導体装置に関する図において、例示的にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を示しているが、これに制限されるものではない。
図１～図５を参照すると、本発明の実施形態による半導体装置は、セル領域２０と、セル領域分離膜２２と、周辺領域２４を含む。
セル領域分離膜２２は、セル領域２０の周囲に沿って形成される。
セル領域分離膜２２は、セル領域２０又はセル領域２０のバウンダリーを定義する。
セル領域分離膜２２は、セル領域２０と周辺領域２４とを分離する。
周辺領域２４は、セル領域２０の周辺に沿って形成される。
周辺領域２４は、セル領域２０の周辺に定義される。
セル領域２０は、複数のセル活性領域ＡＣＴを含む。
セル活性領域ＡＣＴは、基板１００内に形成されたセル素子分離膜１０５により定義される。
半導体装置のデザインルールの減少により、図に示すようにセル活性領域ＡＣＴは、斜線（ｄｉａｇｏｎａｌ ｌｉｎｅ ｏｒ ｏｂｌｉｑｕｅ ｌｉｎｅ）のバー（ｂａｒ）形状に配置される。
例えば、セル活性領域ＡＣＴは、第３方向Ｄ３に延長される。
セル活性領域ＡＣＴを横切って第１方向Ｄ１に複数のゲート電極が配置される。
複数のゲート電極は、互いに平行に延長される。
複数のゲート電極は、例えば、複数のワード線（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）である。
ワード線ＷＬは、等間隔に配置される。
ワード線ＷＬの幅やワード線ＷＬ間の間隔は、デザインルールにより決定される。
第１方向Ｄ１に延長される２個のワード線ＷＬにより、それぞれのセル活性領域ＡＣＴは、３つの部分に分けられる。
セル活性領域ＡＣＴは、ストレージ接続領域及びビット線接続領域を含む。
ビット線接続領域は、セル活性領域ＡＣＴの中央部分に位置し、ストレージ接続領域は、セル活性領域ＡＣＴの端部に位置する。
ワード線ＷＬ上にはワード線ＷＬと直交する第２方向Ｄ２に延長される複数のビット線（Ｂｉｔ Ｌｉｎｅ：ＢＬ）が配置される。
複数のビット線ＢＬは、互いに平行に延長される。
ビット線ＢＬは、等間隔に配置される。
ビット線ＢＬの幅やビット線ＢＬの間の間隔は、デザインルールにより決定される。
本発明の実施形態による半導体装置は、セル活性領域ＡＣＴ上に形成された多様なコンタクト配列を含み得る。
多様なコンタクト配列は、例えば、ダイレクトコンタクト（Ｄｉｒｅｃｔ Ｃｏｎｔａｃｔ：ＤＣ）、埋込コンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：ＢＣ）、及びランディングパッド（Ｌａｎｄｉｎｇ Ｐａｄ：ＬＰ）などを含み得る。
ここで、ダイレクトコンタクトＤＣは、セル活性領域ＡＣＴをビット線ＢＬに電気的に接続させるコンタクトを意味する。
埋込コンタクトＢＣは、セル活性領域ＡＣＴをキャパシタの下部電極１９１に接続させるコンタクトを意味する。
配置構造上、埋込コンタクトＢＣとセル活性領域ＡＣＴの接触面積が小さい。
そのため、セル活性領域ＡＣＴと接触面積を拡大すると共にキャパシタの下部電極１９１との接触面積の拡大のために、導電性のランディングパッドＬＰが導入される。
ランディングパッドＬＰは、セル活性領域ＡＣＴと埋込コンタクトＢＣとの間に配置され、埋込コンタクトＢＣとキャパシタの下部電極１９１との間に配置される。
一実施形態による半導体装置で、ランディングパッドＬＰは、埋込コンタクトＢＣとキャパシタの下部電極１９１との間に配置される。
ランディングパッドＬＰの導入により接触面積を拡大することによって、セル活性領域ＡＣＴとキャパシタ下部電極１９１との間のコンタクト抵抗が減少する。
ダイレクトコンタクトＤＣは、ビット線接続領域と接続される。
埋込コンタクトＢＣは、ストレージ接続領域と接続される。
埋込コンタクトＢＣがセル活性領域ＡＣＴの両終端部分に配置されることにより、ランディングパッドＬＰは、セル活性領域ＡＣＴの両終端に隣接して埋込コンタクトＢＣと一部オーバーラップするように配置される。
言い換えると、埋込コンタクトＢＣは、隣接するワード線ＷＬの間と、隣接するビット線ＢＬの間にあるセル活性領域ＡＣＴ及びセル素子分離膜１０５と重なるように形成される。
ワード線ＷＬは、基板１００内に埋め込まれる構造で形成される。
ワード線ＷＬは、ダイレクトコンタクトＤＣと埋込コンタクトＢＣとの間のセル活性領域ＡＣＴを横切って配置される。
図に示すように、２個のワード線ＷＬが一つのセル活性領域ＡＣＴを横切るように配置される。
セル活性領域ＡＣＴが第３方向Ｄ３に沿って延長されることによって、ワード線ＷＬはセル活性領域ＡＣＴと９０度未満の角度を有し得る。
ダイレクトコンタクトＤＣ及び埋込コンタクトＢＣは、対称的に配置される。
これによって、ダイレクトコンタクトＤＣ及び埋込コンタクトＢＣは、第１方向Ｄ１及び第２方向Ｄ２に沿って一直線又は実質的に線形に配置される。
一方、ダイレクトコンタクトＤＣ及び埋込コンタクトＢＣとは異なり、ランディングパッドＬＰは、ビット線ＢＬが延長する第２方向Ｄ２にジグザグ形状に配置される。
また、ランディングパッドＬＰは、ワード線ＷＬが延長する第１方向Ｄ１には各ビット線ＢＬの同じ側面部分とオーバーラップするように配置される。
例えば、最初のラインのランディングパッドＬＰそれぞれは、対応するビット線ＢＬの左側側面とオーバーラップし、二番目のラインのランディングパッドＬＰそれぞれは、対応するビット線ＢＬの右側側面とオーバーラップする。
図３～図５を参照すると、本発明の実施形態による半導体装置は、複数のセルゲート構造体１１０、複数のビット線構造体１４０ＳＴ、複数のストレージコンタクト１２０、情報保存部１９０及び周辺ゲート構造体２４０ＳＴを含む。
基板１００は、セル領域２０と、セル領域分離膜２２と、周辺領域２４を含む。
基板１００は、シリコン基板又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。
これとは異なり、基板１００は、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得るが、これに限定されるものではない。
複数のセルゲート構造体１１０と、複数のビット線構造体１４０ＳＴと、複数のストレージコンタクト１２０と、情報保存部１９０は、セル領域２０に配置される。
周辺ゲート構造体２４０ＳＴは、周辺領域２４に配置される。
セル素子分離膜１０５は、セル領域２０の基板１００内に形成される。
セル素子分離膜１０５は、優れた素子分離特性を有するＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有する。
セル素子分離膜１０５は、セル領域２０内にセル活性領域ＡＣＴを定義する。
セル素子分離膜１０５により定義されたセル活性領域ＡＣＴは、図２に示すように短軸と長軸を含む細長い島状形状を有する。
セル活性領域ＡＣＴは、セル素子分離膜１０５内に形成されるワード線ＷＬに対して９０度未満の角度を有するように斜線形状を有する。
また、セル活性領域ＡＣＴは、セル素子分離膜１０５上に形成されるビット線ＢＬに対して９０度未満の角度を有するように斜線形状を有する。
セル領域分離膜２２もＳＴＩ構造を有する。
セル領域２０は、セル領域分離膜２２により定義される。
セル素子分離膜１０５及びセル領域分離膜２２は、それぞれ、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の内の少なくとも一つを含み得るが、これに制限されるものではない。
図４及び図５で、セル素子分離膜１０５及びセル領域分離膜２２は、それぞれ一つの絶縁膜で形成されるものとして示しているが、説明の便宜のためのものであり、これに制限されるものではない。
セル素子分離膜１０５及びセル領域分離膜２２の幅によって、セル素子分離膜１０５及びセル領域分離膜２２は、それぞれ一つの絶縁膜で形成することもでき、複数の絶縁膜で形成することもできる。
図４及び図５で、セル素子分離膜１０５の上面（例えば上部面）と、基板１００の上面と、セル領域分離膜２２の上面は、同じ平面上に置かれるものとして示しているが、説明の便宜のためのものであり、これに制限されるものではない。
セルゲート構造体１１０は、基板１００及びセル素子分離膜１０５内に形成される。
ゲート構造体１１０は、セル素子分離膜１０５及びセル素子分離膜１０５により定義されたセル活性領域ＡＣＴを横切って形成される。
セルゲート構造体１１０は、基板１００及びセル素子分離膜１０５内に形成されたセルゲートトレンチ１１５と、セルゲート絶縁膜１１１と、セルゲート電極１１２と、セルゲートキャッピングパターン１１３と、セルゲートキャッピング導電膜１１４を含む。
ここで、セルゲート電極１１２は、ワード線ＷＬに対応する。
図４及び図５に示すものとは異なり、セルゲート構造体１１０は、セルゲートキャッピング導電膜１１４を含まなくてもよい。
セルゲート絶縁膜１１１は、セルゲートトレンチ１１５の側壁及び底面（例えば、下部面又は下面）に沿って延長される。
セルゲート絶縁膜１１１は、セルゲートトレンチ１１５の少なくとも一部のプロファイルに沿って延長される。
セルゲート絶縁膜１１１は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物より高い誘電定数を有する高誘電率物質の内の少なくとも一つを含み得る。
高誘電率物質は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
セルゲート電極１１２は、セルゲート絶縁膜１１１上に形成される。
セルゲート電極１１２は、セルゲートトレンチ１１５の一部を充填する。
セルゲートキャッピング導電膜１１４は、セルゲート電極１１２の上面に沿って延長される。
セルゲート電極１１２は、金属、金属合金、導電性金属窒化物、導電性金属炭窒化物、導電性金属炭化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸窒化物及び導電性金属酸化物の内の少なくとも一つを含み得る。
セルゲート電極１１２は、例えば、ＴｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＷＮ、Ｒｕ、ＴｉＡｌ、ＴｉＡｌＣ－Ｎ、ＴｉＡｌＣ、ＴｉＣ、ＴａＣＮ、Ｗ、Ａｌ、Ｃｕ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｉ、Ｐｔ、Ｎｉ－Ｐｔ、Ｎｂ、ＮｂＮ、ＮｂＣ、Ｍｏ、ＭｏＮ、ＭｏＣ、ＷＣ、Ｒｈ、Ｐｄ、Ｉｒ、Ａｇ、Ａｕ、Ｚｎ、Ｖ、ＲｕＴｉＮ、ＴｉＳｉ、ＴａＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、及びこれらの組み合わせの内の少なくとも一つを含み得るが、これに制限されるものではない。
セルゲートキャッピング導電膜１１４は、例えば、ポリシリコン又はポリシリコンゲルマニウムを含み得るが、これに制限されるものではない。
セルゲートキャッピングパターン１１３は、セルゲート電極１１２及びセルゲートキャッピング導電膜１１４上に配置される。
セルゲートキャッピングパターン１１３は、セルゲート電極１１２及びセルゲートキャッピング導電膜１１４が形成されて残ったセルゲートトレンチ１１５を充填する。
セルゲート絶縁膜１１１は、セルゲートキャッピングパターン１１３の側壁に沿って延長されるものとして示しているが、これに制限されるものではない。
セルゲートキャッピングパターン１１３は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
図には示していないが、セルゲート構造体１１０の少なくとも一側には不純物ドーピング領域が形成される。
不純物ドーピング領域は、トランジスタのソース／ドレイン領域であり得る。
ビット線構造体１４０ＳＴは、セル導電線１４０と、セルラインキャッピング膜１４４を含む。
セル導電線１４０は、セルゲート構造体１１０が形成された基板１００及びセル素子分離膜１０５上に形成される。
セル導電線１４０は、セル素子分離膜１０５及びセル素子分離膜１０５により定義されたセル活性領域ＡＣＴと交差する。
セル導電線１４０は、セルゲート構造体１１０と交差するように形成される。
ここで、セル導電線１４０は、ビット線ＢＬに対応する。
セル導電線１４０は、多重膜であり得る。
セル導電線１４０は、例えば、第１セル導電膜１４１と、第２セル導電膜１４２と、第３セル導電膜１４３を含む。
第１～第３セル導電膜（１４１、１４２、１４３）は、基板１００及びセル素子分離膜１０５上に順次積層される。
セル導電線１４０が三重膜であるものとして示しているが、これに制限されるものではない。
第１～第３セル導電膜（１４１、１４２、１４３）は、それぞれ例えば、不純物がドーピングされた半導体物質、導電性シリサイド化合物、導電性金属窒化物金属、及び金属合金の内の少なくとも一つを含み得る。
例えば、第１セル導電膜１４１は、ドーピングされた半導体物質を含み、第２セル導電膜１４２は、導電性シリサイド化合物及び導電性金属窒化物の内の少なくとも一つを含み、第３セル導電膜１４３は、金属及び金属合金の内の少なくとも一つを含み得るが、これに制限されるものではない。
ビット線コンタクト１４６は、セル導電線１４０と基板１００との間に形成される。
すなわち、セル導電線１４０は、ビット線コンタクト１４６上に形成される。
例えば、ビット線コンタクト１４６は、セル導電線１４０が細長い島状形状を有するセル活性領域ＡＣＴの中央部分と交差する地点に形成される。
ビット線コンタクト１４６は、ビット線接続領域とセル導電線１４０との間に形成される。
ビット線コンタクト１４６は、セル導電線１４０と基板１００を電気的に接続する。
ここで、ビット線コンタクト１４６は、ダイレクトコンタクトＤＣに対応する。
ビット線コンタクト１４６は、例えば、不純物がドーピングされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、及び金属の内の少なくとも一つを含み得る。
ビット線コンタクト１４６の上面と重なる領域において、セル導電線１４０は、第２セル導電膜１４２及び第３セル導電膜１４３を含む。
ビット線コンタクト１４６の上面と重ならない領域において、セル導電線１４０は、第１～第３セル導電膜（１４１、１４２、１４３）を含む。
図４で、セル領域分離膜２２に最隣接するセル導電線１４０と基板１００との間に、ビット線コンタクト１４６が配置されないものとして示しているが、これに制限されるものではない。
図に示したものとは異なり、セル領域分離膜２２に最隣接するセル導電線１４０と基板１００との間に、ビット線コンタクト１４６が配置されてもよい。
セルラインキャッピング膜１４４は、セル導電線１４０上に配置される。
セルラインキャッピング膜１４４は、セル導電線１４０の上面に沿って第２方向Ｄ２に延長される。
この時、セルラインキャッピング膜１４４は、例えば、シリコン窒化膜、シリコン酸窒化物、シリコン炭窒化物、及びシリコン酸炭窒化物の内の少なくとも一つを含み得る。
一実施形態による半導体メモリ装置で、セルラインキャッピング膜１４４は、例えば、シリコン窒化膜を含む。
セルラインキャッピング膜１４４は、単一膜であるものとして示しているが、これに制限されるものではなく、セルラインキャッピング膜１４４は、多重膜であってもよい。
ただし、多重膜を構成するそれぞれの膜が同じ物質の場合、セルラインキャッピング膜１４４は、単一膜に見えることもある。
セル絶縁膜１３０は、基板１００及びセル素子分離膜１０５上に形成される。
より具体的には、セル絶縁膜１３０は、ビット線コンタクト１４６が形成されなかった基板１００及びセル素子分離膜１０５上に形成される。
セル絶縁膜１３０は、基板１００とセル導電線１４０との間と、セル素子分離膜１０５とセル導電線１４０との間に形成される。
セル絶縁膜１３０は、単一膜であり得るが、図に示すように、セル絶縁膜１３０は、第１セル絶縁膜１３１及び第２セル絶縁膜１３２を含む多重膜であってもよい。
例えば、第１セル絶縁膜１３１は、シリコン酸化膜を含み得、第２セル絶縁膜１３２はシリコン窒化膜を含み得るが、これに制限されるものではない。
また他の例えでは、セル絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を含む三重膜であり得るが、これに制限されるものではない。
図に示したものとは異なり、セル絶縁膜１３０とセル領域分離膜２２との間に、例えば、シリコン酸化膜を含むセルバッファ膜をさらに配置してもよい。
ビット線構造体１４０ＳＴは、第２方向Ｄ２に長く延長される。
ビット線構造体１４０ＳＴは、セル領域分離膜２２上に配置される終端を含む。
ビット線構造体１４０ＳＴの終端の側面上に、後述するセルスペーサ部分２８１が配置される。
セルスペーサ部分２８１は、ビット線構造体１４０ＳＴの終端の短側面上に配置される。
一実施形態による半導体装置で、セル絶縁膜１３０の側面は、ビット線構造体１４０ＳＴの側面と実質的に同一平面上に配置される。
ビット線構造体１４０ＳＴは、セル絶縁膜１３０の上面から第１高さｈ１を有する第１部分、第２高さｈ２を有する第２部分を含む。
第２部分は、ビット線構造体１４０ＳＴの終端を含む。
例えば、第２高さｈ２は、第１高さｈ１より小さい。
第２部分の上面（１４０ＳＴ＿２＿ＵＳ）は、第１部分の上面（１４０ＳＴ＿１＿ＵＳ）より低い。
そのためビット線構造体１４０ＳＴの上面は、段差を有する。
セル領域分離膜２２と重畳する領域において、ビット線構造体１４０ＳＴの上面は、段差を有する。
又は、図に示したものとは異なり、セル領域分離膜２２と重ならない領域において、ビット線構造体１４０ＳＴの上面は、段差を有する。
また、ビット線構造体１４０ＳＴは、セル絶縁膜１３０の上面から第３高さ（例えば図面に示していないがｈ３）を有する第３部分をさらに含む。
第１部分は、第２部分と第３部分との間に配置される。
第３部分は、後述するパッド分離絶縁膜１８０と重畳する。
例えば、第３高さは、第１高さｈ１より小さくてもよいが、これに制限されるものではない。
また、第３高さは、第２高さｈ２と異なってもよいが、図に示したものとは異なり実質的に同じでもあり得る。
フェンスパターン１７０は、基板１００及びセル素子分離膜１０５上に配置される。
フェンスパターン１７０は、基板１００及びセル素子分離膜１０５内に形成されたセルゲート構造体１１０と重畳するように形成される。
フェンスパターン１７０は、第２方向Ｄ２に延長されるビット線構造体１４０ＳＴ間に配置される。
フェンスパターン１７０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びこれらの組み合わせの内の少なくとも一つを含み得る。
ストレージコンタクト１２０は、第１方向Ｄ１に隣接するセル導電線１４０間に配置される。
ストレージコンタクト１２０は、第２方向Ｄ２に隣接するフェンスパターン１７０間に配置される。
ストレージコンタクト１２０は、隣接するセル導電線１４０の間の基板１００及びセル素子分離膜１０５と重畳する。
ストレージコンタクト１２０は、セル活性領域ＡＣＴのストレージ接続領域と接続される。
ここで、ストレージコンタクト１２０は、埋込コンタクトＢＣに対応する。
ストレージコンタクト１２０は、例えば、不純物がドーピングされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、及び金属の内の少なくとも一つを含み得る。
ストレージパッド１６０は、ストレージコンタクト１２０上に形成される。
ストレージパッド１６０は、ストレージコンタクト１２０と電気的に接続される。
ここで、ストレージパッド１６０は、ランディングパッドＬＰに対応する。
ストレージパッド１６０は、ビット線構造体１４０ＳＴの上面の一部と重畳する。
ストレージパッド１６０は、例えば、不純物がドーピングされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、導電性金属炭化物、金属、及び金属合金の内の少なくとも一つを含み得る。
パッド分離絶縁膜１８０は、ストレージパッド１６０及びビット線構造体１４０ＳＴ上に形成される。
例えば、パッド分離絶縁膜１８０は、セルラインキャッピング膜１４４上に配置される。
パッド分離絶縁膜１８０は、複数の孤立領域を形成するストレージパッド１６０の領域を定義することができる。
また、パッド分離絶縁膜１８０は、ストレージパッド１６０の上面を覆わなくてもよい。
パッド分離絶縁膜１８０は、絶縁性物質を含み、複数のストレージパッド１６０を互いに電気的に分離する。
例えば、パッド分離絶縁膜１８０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸炭窒化膜、及びシリコン炭窒化膜の内の少なくとも一つを含み得る。
周辺ゲート構造体２４０ＳＴは、周辺領域２４の基板１００上に配置される。
周辺ゲート構造体２４０ＳＴは、周辺素子分離膜によって定義された周辺活性領域上に配置される。
また、周辺ゲート構造体２４０ＳＴの一部は、セル領域分離膜２２と重畳することとして示しているが、これに制限されるものではない。
周辺ゲート構造体２４０ＳＴは、基板１００上に順次積層された周辺ゲート絶縁膜２３０、周辺ゲート導電膜２４０、及び周辺キャッピング膜２４４を含む。
周辺スペーサ２４５は、周辺ゲート構造体２４０ＳＴの側壁又は側面上に配置される。
周辺ゲート導電膜２４０は、周辺ゲート絶縁膜２３０上に順次積層された第１～第３周辺導電膜（２４１、２４２、２４３）を含む。
一例として、周辺ゲート導電膜２４０と周辺ゲート絶縁膜２３０との間に、追加的な導電膜を配置しなくてもよい。
他の例として、図に示したものとは異なり、周辺ゲート導電膜２４０と周辺ゲート絶縁膜２３０との間に、仕事関数導電膜のような追加的な導電膜が配置され得る。
第１～第３周辺導電膜（２４１、２４２、２４３）それぞれは、第１～第３セル導電膜（１４１、１４２、１４３）それぞれと同じ物質を含む。
周辺ゲート絶縁膜２３０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物より高い誘電定数を有する高誘電率物質を含み得る。
周辺キャッピング膜２４４は、例えば、シリコン窒化膜、シリコン酸窒化物、及びシリコン酸化物の内の少なくとも一つを含み得る。
周辺スペーサ２４５は、例えば、シリコン窒化物、シリコン酸窒化物、シリコン酸化物、シリコン炭窒化物、シリコン酸炭窒化物、及びこれらの組み合わせの内の少なくとも一つを含み得る。
周辺スペーサ２４５は、単一膜であるものとして示しているが、説明の便宜のためのものであり、これに制限されるものではない。
周辺スペーサ２４５は、多重膜であり得るのはもちろんである。
一実施形態による半導体装置で、周辺ゲート構造体２４０ＳＴの側面上に配置された周辺スペーサ２４５は、ビット線構造体１４０ＳＴの側面上に配置されたセルスペーサ部分２８１と互いに異なる物質を含む。
例えば、周辺スペーサ２４５は、シリコン酸化物を含み、セルスペーサ部分２８１は、シリコン窒化物を含む。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの第１部分の上面（１４０ＳＴ＿１＿ＵＳ）に沿って延長される。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの第２部分の上面（１４０ＳＴ＿２＿ＵＳ）に沿って延長されない。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの側面及びセル絶縁膜１３０の側面に沿って延長される。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの終端の短側面及びセル絶縁膜１３０の終端の短側面に沿って延長される。
第１エッチング停止膜２５１は、周辺ゲート絶縁膜２３０の側面、周辺ゲート導電膜２４０の側面、周辺キャッピング膜２４４の側面、及び上面に沿って延長される。
第２エッチング停止膜２５２は、ビット線構造体１４０ＳＴの第１部分の上面（１４０ＳＴ＿１＿ＵＳ）上に配置された第１エッチング停止膜２５１に沿って延長される。
第２エッチング停止膜２５２は、ビット線構造体１４０ＳＴの第２部分の上面（１４０ＳＴ＿２＿ＵＳ）に沿って延長されない。
第２エッチング停止膜２５２は、後述するセルスペーサ部分２８１の側面（２８１＿Ｓ）及びセル領域分離膜２２（例えば、セル領域絶縁膜２２）の上面（２２＿ＵＳ）に沿って延長される。
第２エッチング停止膜２５２は、周辺スペーサ２４５及び周辺ゲート構造体２４０ＳＴのプロファイルに沿って延長される。
第１エッチング停止膜２５１及び第２エッチング停止膜２５２は、例えば、シリコン窒化膜、シリコン酸窒化物、シリコン炭窒化物、及びシリコン酸炭窒化物の内の少なくとも一つを含み得る。
挿入絶縁膜２９０は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２上に配置される。
挿入絶縁膜２９０は、セル領域分離膜２２上に第２エッチング停止膜２５２により定義される空間の少なくとも一部を充填する。
挿入絶縁膜２９０は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間で第２エッチング停止膜２５２及び後述する層間絶縁膜２８０により定義される空間を充填する。
挿入絶縁膜２９０は、層間絶縁膜２８０と異なる物質を含み得る。
挿入絶縁膜２９０は、例えば、酸化物系の絶縁物質を含み得る。
層間絶縁膜２８０は、第２エッチング停止膜２５２、ビット線構造体１４０ＳＴ、挿入絶縁膜２９０、及び周辺ゲート構造体２４０ＳＴを覆う。
また、層間絶縁膜２８０はビット線構造体１４０ＳＴの終端上に配置された第１エッチング停止膜２５１と第２エッチング停止膜２５２との間を充填する。
層間絶縁膜２８０は、セルスペーサ部分２８１と層間絶縁膜部分２８２を含む。
セルスペーサ部分２８１は、セル領域分離膜２２上に配置される。
セルスペーサ部分２８１は、ビット線構造体１４０ＳＴの終端の側面上に配置される。
セルスペーサ部分２８１は、ビット線構造体１４０ＳＴの終端の側面上に配置された第１エッチング停止膜２５１と第２エッチング停止膜２５２により定義された空間を充填する。
層間絶縁膜部分２８２は、第２エッチング停止膜２５２、ビット線構造体１４０ＳＴ、挿入絶縁膜２９０、及び周辺ゲート構造体２４０ＳＴを覆う。
層間絶縁膜部分２８２は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２上に配置される。
層間絶縁膜部分２８２は、セル領域分離膜２２上に第２エッチング停止膜２５２により定義される空間の少なくとも一部を充填する。
層間絶縁膜部分２８２は、第２エッチング停止膜２５２の側壁と直接接触する。
層間絶縁膜部分２８２は、セルスペーサの部分の側面（２８１＿Ｓ）上の第２エッチング停止膜２５２上に配置される。
層間絶縁膜部分２８２は、セルスペーサ部分２８１と隣接する第２エッチング停止膜２５２上に配置される。
すなわち、層間絶縁膜部分２８２と挿入絶縁膜２９０は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２上にセルスペーサ部分２８１から順次に配置される。
層間絶縁膜部分２８２は、第２エッチング停止膜２５２によりセルスペーサ部分２８１と離隔する。
層間絶縁膜部分２８２は、セルスペーサ部分２８１と周辺スペーサ２４５との間に配置される。
層間絶縁膜部分２８２は、挿入絶縁膜２９０と直接接触する。
セルスペーサ部分２８１上で、挿入絶縁膜２９０と接触する層間絶縁膜部分の側面（２８２＿Ｓ）は、層間絶縁膜部分２８２と挿入絶縁膜２９０との間の境界に沿う曲線であり得る。
セルスペーサ部分２８１上で、挿入絶縁膜２９０と接触する層間絶縁膜部分の側面（２８２＿Ｓ）は、挿入絶縁膜２９０に向かって膨らんでいる。
すなわち、層間絶縁膜部分の側面（２８２＿Ｓ）は、挿入絶縁膜２９０に向かって突出して膨らんでいる形状を有する。
図に示すように、セルスペーサ部分２８１上で、層間絶縁膜部分の側面（２８２＿Ｓ）は、セルスペーサ部分２８１上の第２エッチング停止膜２５２のコーナーで接する。
又は図に示したものとは異なり、セルスペーサ部分２８１と隣接する第２エッチング停止膜２５２の底面の少なくとも一部に沿って形成される。
層間絶縁膜２８０は、例えば、窒化物系の絶縁物質を含み得る。
セルスペーサ部分２８１と層間絶縁膜部分２８２は、互いに同じ物質を含み得る。
例えば、セルスペーサ部分２８１と層間絶縁膜部分２８２は、シリコン窒化物を含む。
図１及び図３を参照すると、層間絶縁膜部分２８２と挿入絶縁膜２９０は、ビット線ＢＬの終端に配置される。
層間絶縁膜部分２８２と挿入絶縁膜２９０は、ビット線ＢＬと同じ方向に延長される。
例えば、層間絶縁膜部分２８２及び挿入絶縁膜２９０は、第２方向Ｄ２に沿って延長される。
埋込コンタクトＢＣは、第１方向Ｄ１及び第２方向Ｄ２に沿って一直線又は実質的に線状に配置され、ランディングパッドＬＰは、第２方向Ｄ２にジグザグ形状に配置される。
埋込コンタクトＢＣは、隣接する層間絶縁膜部分２８２と挿入絶縁膜２９０との間に形成され、ランディングパッドＬＰは、層間絶縁膜部分２８２及び挿入絶縁膜２９０が延長する第２方向Ｄ２にジグザグ形状に配置される。
層間絶縁膜２８０がシリコン酸化物を含む場合、層間絶縁膜２８０は乾式エッチング工程に対して耐性が落ちるので、コンタクトが形成される過程でともにエッチングされる。
例えば、層間絶縁膜２８０がシリコン酸化物を含む場合、図３の埋込コンタクトＢＣが形成される過程で層間絶縁膜２８０の少なくとも一部がともにエッチングされる。
そのため、互いに離隔したコンタクトが電気的に接続される可能性があるため、半導体装置の信頼性が落ちる。
しかし、本発明の実施形態による半導体装置は、ビット線構造体１４０ＳＴの終端上の第２エッチング停止膜２５２上にシリコン窒化物を含む層間絶縁膜２８０が配置される。
したがって、層間絶縁膜２８０は、乾式エッチング工程に対して耐性を有し、図３の埋込コンタクトＢＣが形成される過程で層間絶縁膜２８０がエッチングされない。
そのため半導体装置の信頼性を改善することができる。
図４及び図５を参照すると、周辺配線ライン２６５は、層間絶縁膜部分２８２上に配置される。
周辺配線ライン２６５は、セルラインキャッピング膜１４４を通過して、セル導電線１４０と接続される。
また、周辺配線ライン２６５は、図に示していないが、セルゲート電極１１２と接続される。
周辺配線分離パターン２７０は、周辺配線ライン２６５を分離する。
周辺配線ライン２６５は、ストレージパッド１６０と同じ物質を含み得る。
周辺配線分離パターン２７０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸炭窒化膜、及びシリコン炭窒化膜の内の少なくとも一つを含み得る。
第３エッチング停止膜２９２は、パッド分離絶縁膜１８０及びストレージパッド１６０上に配置される。
第３エッチング停止膜２９２は、セル領域２０だけでなく、周辺領域２４まで延長される。
第３エッチング停止膜２９２は、周辺配線ライン２６５及び周辺配線分離パターン２７０上に配置される。
第３エッチング停止膜２９２は、シリコン窒化膜、シリコン炭窒化膜、シリコンホウ素窒化膜（ＳｉＢＮ）、シリコン酸窒化膜、シリコン酸炭化膜の内の少なくとも一つを含み得る。
情報保存部１９０は、ストレージパッド１６０上に配置される。
情報保存部１９０は、ストレージパッド１６０と電気的に接続される。
情報保存部１９０の一部は、第３エッチング停止膜２９２内に配置される。
情報保存部１９０は、例えば、キャパシタを含み得るが、これに制限されるものではない。
情報保存部１９０は、下部電極１９１と、キャパシタ誘電膜１９２と、上部電極１９３を含む。
下部電極１９１は、ストレージパッド１６０上に配置される。
下部電極１９１は、ピラー形状を有するものとして示しているが、これに制限されるものではない。
下部電極１９１は、シリンダ形状を有し得るのはもちろんである。
キャパシタ誘電膜１９２は、下部電極１９１上に形成される。
キャパシタ誘電膜１９２は、下部電極１９１のプロファイルに沿って形成される。
上部電極１９３は、キャパシタ誘電膜１９２上に形成される。
上部電極１９３は、下部電極１９１の外側壁を囲む。
一例として、キャパシタ誘電膜１９２は、上部電極１９３と垂直に重畳する部分に配置される。
他の例として、図に示したものとは異なり、キャパシタ誘電膜１９２は上部電極１９３と垂直に重畳する第１部分と、上部電極１９３と垂直に重畳しない第２部分を含む。
下部電極１９１及び上部電極１９３は、それぞれ例えば、ドーピングされた半導体物質、導電性金属窒化物（例えば、チタン窒化物、タンタル窒化物、ニオブ窒化物、又はタングステン窒化物など）、金属（例えば、ルテニウム、イリジウム、チタン、又はタンタルなど）、及び導電性金属酸化物（例えば、イリジウム酸化物又はニオブ酸化物など）などを含み得るが、これに制限されるものではない。
キャパシタ誘電膜１９２は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び高誘電率物質、及びこれらの組み合わせの内の一つを含み得るが、これに制限されるものではない。
一実施形態による半導体装置において、キャパシタ誘電膜１９２は、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、及びジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）が順次積層された積層膜構造を含み得る。
一実施形態による半導体装置において、キャパシタ誘電膜１９２は、ハフニウム（Ｈｆ）を含む誘電膜を含み得る。
一実施形態による半導体装置において、キャパシタ誘電膜１９２は、強誘電体物質膜と常誘電体物質膜の積層膜構造を有する。
周辺層間絶縁膜２９３は、第３エッチング停止膜２９２上に配置される。
周辺層間絶縁膜２９３は、上部電極１９３の側壁を覆う。
周辺層間絶縁膜２９３は、例えば、絶縁物質を含み得る。
図６～図８は、本発明の実施形態による半導体装置の概略構成を説明するための断面図である。
説明の便宜上、図１～図５を用いて説明した内容と異なる点を中心に説明する。
参考までに、図６～図８は、図１のＡ－Ａ線に沿って切断した断面図である。
図６を参照すると、本発明の実施形態による半導体装置において、セル絶縁膜の終端は、ビット線構造体１４０ＳＴの終端から突出する。
セル絶縁膜の側面（１３０＿Ｓ）は、ビット線構造体１４０ＳＴの側面（１４０ＳＴ＿Ｓ）より突出する。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの終端から突出したセル絶縁膜１３０の上面とセル絶縁膜の側面（１３０＿Ｓ）に沿って延長される。
セルスペーサ部分２８１は、ビット線構造体１４０ＳＴの終端から突出したセル絶縁膜１３０を覆う。
図７を参照すると、本発明の他の実施形態による半導体装置において、ビット線構造体の終端は、セル絶縁膜１３０の終端から突出する。
ビット線構造体の側面（１４０ＳＴ＿Ｓ）は、セル絶縁膜の側面（１３０＿Ｓ）から突出する。
第１エッチング停止膜２５１は、ビット線構造体１４０ＳＴの側面（１４０ＳＴ＿Ｓ）に沿って延長される。
図８を参照すると、本発明のさらに他の実施形態による半導体装置において、第２エッチング停止膜２５２の少なくとも一部は、セル領域分離膜２２内にリセスされる。
第２エッチング停止膜の底面又は下面（２５２＿ＢＳ）は、セル領域分離膜２２（例えば、セル領域絶縁膜２２）の上面（２２＿ＵＳ）より下側に配置される。
第２エッチング停止膜２５２の底面（２５２＿ＢＳ）は、セル領域分離膜２２に向かって膨らんでいる部分及びセル領域分離膜２２に向かって凹んでいる部分の内の少なくともいずれか一つを含み得る。
図に示すように、層間絶縁膜部分２８２は、セルスペーサ部分２８１と隣接する第２エッチング停止膜２５２の底面（２５２＿ＢＳ）の少なくとも一部に沿って形成される。
又は図に示したものとは異なり、層間絶縁膜部分２８２は、セルスペーサ部分２８１と隣接する第２エッチング停止膜の底面（２５２＿ＢＳ）のコーナーで接する。
図９～図１３は、本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
製造方法に関する説明の内の図１～図８を用いて説明した内容と重複する内容は、簡略に説明するか省略する。
図９を参照すると、セル領域２０、周辺領域２４、及びセル領域分離膜２２を含む基板１００を提供する。
次に、セル絶縁膜１３０をセル領域２０上に形成する。
セル絶縁膜１３０は、周辺領域２４の基板１００を露出させる。
次に、セル領域２０の基板１００上に、セル導電膜構造体（１４０ｐ＿ＳＴ）を形成する。
セル導電膜構造体（１４０ｐ＿ＳＴ）は、セル絶縁膜１３０上に形成される。
セル導電膜構造体（１４０ｐ＿ＳＴ）は、セル絶縁膜１３０上に順次積層されたプレセル導電膜１４０ｐと、プレセルキャッピング膜１４４ｐを含む。
また、セル導電膜構造体（１４０ｐ＿ＳＴ）と基板１００の間に、プレ（ｐｒｅ）ビット線コンタクト１４６ｐを形成する。
プレビット線コンタクト（１４６ｐ）は、セル導電膜構造体（１４０ｐ＿ＳＴ）と基板１００を接続する。
周辺領域２４の基板１００上に、周辺ゲート絶縁膜２３０、周辺ゲート導電膜２４０、及び周辺キャッピング膜２４４を形成する。
周辺ゲート絶縁膜２３０と、周辺ゲート導電膜２４０と、周辺キャッピング膜２４４は、セル導電膜構造体（１４０ｐ＿ＳＴ）と同時に形成することができる。
次に、セル導電膜構造体（１４０ｐ＿ＳＴ）の上面とセル導電膜構造体（１４０ｐ＿ＳＴ）の側面、及び周辺ゲート絶縁膜２３０、周辺ゲート導電膜２４０及び周辺キャッピング膜２４４の側面と周辺キャッピング膜２４４の上面に沿って第１エッチング停止膜２５１を形成する。
第１エッチング停止膜２５１は、セル領域分離膜２２（例えば、セル領域絶縁膜２２）の上面（２２＿ＵＳ）の少なくとも一部を露出させる。
次に、セル導電膜構造体（１４０ｐ＿ＳＴ）の側面上に犠牲スペーサ２８１ｐを形成する。
周辺ゲート構造体２４０ＳＴの側面上に周辺スペーサ２４５を形成する。
次に、第１エッチング停止膜２５１、犠牲スペーサ２８１ｐの側壁（２８１＿Ｓ）、セル領域分離膜２２の上面（２２＿ＵＳ）及び周辺スペーサ２４５の側壁に沿って第２エッチング停止膜２５２を形成する。
プレセルキャッピング膜１４４ｐ、第１エッチング停止膜２５１、及び第２エッチング停止膜２５２は、例えば、シリコン窒化物を含み得、犠牲スペーサ２８１ｐは、例えば、シリコン酸化物を含み得る。
次に、第２エッチング停止膜２５２上にプレ挿入絶縁膜２９０ｐを形成する。
プレ挿入絶縁膜２９０ｐは、第２エッチング停止膜２５２上にセル導電膜構造体（１４０ｐ＿ＳＴ）と周辺ゲート構造体２４０ＳＴの間を充填する。
プレ挿入絶縁膜２９０ｐは、例えば、シリコン酸化物を含み得る。
図１０を参照すると、第２エッチング停止膜２５２上に第１開口部ＯＰ１を含むマスクパターン３００を形成する。
第１開口部ＯＰ１は、セル導電膜構造体（１４０ｐ＿ＳＴ）及び犠牲スペーサ２８１ｐ上の第２エッチング停止膜２５２とプレ挿入絶縁膜２９０ｐの上面の一部を露出させる。
図１１を参照すると、マスクパターン３００をエッチングマスクとして用いて犠牲スペーサ２８１ｐの上面が露出するようにエッチング工程を行う。
例えば、乾式エッチング工程が行われる。
それにより、第１トレンチｔ１が形成される。
第１トレンチｔ１は、プレセルキャッピング膜１４４ｐ、セル導電膜構造体（１４０ｐ＿ＳＴ）の側面上の第１エッチング停止膜２５１、犠牲スペーサ２８１ｐの上面、犠牲スペーサ２８１ｐの側面上の第２エッチング停止膜２５２、プレ挿入絶縁膜２９０ｐの少なくとも一部を露出させる。
また、第１トレンチｔ１によりセル導電膜構造体（１４０ｐ＿ＳＴ）の上面に段差が形成される。
すなわち、セル絶縁膜１３０の上面から第１高さｈ１を有する第１部分と第２高さｈ２を有する第２部分が形成される。
図１１及び図１２を参照すると、マスクパターン３００をエッチングマスクとして用いてエッチング工程を行う。
例えば、湿式エッチング工程が行われる。
例えば、フッ酸（ＨＦ）水溶液を用いて湿式エッチング工程が行われる。
それにより、プレ挿入絶縁膜２９０ｐの一部が除去されて第２トレンチｔ２が形成されて挿入絶縁膜２９０が形成される。
また、犠牲スペーサ２８１ｐが除去されて第３トレンチｔ３が形成される。
第２トレンチｔ２は、挿入絶縁膜２９０の一部を露出させる。
第２トレンチｔ２は、挿入絶縁膜２９０に向かってリセスされる。
第２トレンチｔ２の底面は、挿入絶縁膜２９０に向かって膨らんでいる。
これは湿式エッチング工程に起因する。
第３トレンチｔ３は、セル導電膜構造体（１４０ｐ＿ＳＴ）の終端上に配置された第１エッチング停止膜２５１と第２エッチング停止膜２５２との間のセル領域分離膜２２の上面の少なくとも一部を露出させる。
図１２及び図１３を参照すると、マスクパターン３００を除去し、層間絶縁膜２８０を形成する。
層間絶縁膜２８０は、第２エッチング停止膜２５２及び第１～第３トレンチ（ｔ１、ｔ２、ｔ３）を覆う。
層間絶縁膜２８０は、第１～第３トレンチ（ｔ１、ｔ２，、ｔ３）を充填する。
それにより、第３トレンチｔ３を充填するセルスペーサ部分２８１と第１及び第２トレンチ（ｔ１、ｔ２）を充填する第２エッチング停止膜２５２及びセル導電膜構造体（１４０ｐ＿ＳＴ）を覆う層間絶縁膜部分２８２が形成される。
層間絶縁膜部分の上面（２８２＿ＵＳ）は、基板１００に向かって膨らんでいる。
これは、第１～第３トレンチ（ｔ１、ｔ２、ｔ３）に起因する。
又は、図に示したものとは異なり、平坦化工程によって層間絶縁膜部分の上面（２８２＿ＵＳ）は、平たい。
次に、図１３、図４、及び図５を参照すると、セル導電膜構造体（１４０ｐ＿ＳＴ）、セル領域２０上の層間絶縁膜２８０及び第２エッチング停止膜２５２をパターニングして、第２方向Ｄ２に長く延長されるビット線構造体１４０ＳＴを形成する。
ビット線構造体１４０ＳＴが形成される間、ビット線コンタクト１４６が形成される。
次に、セルゲート構造体１１０上にフェンスパターン１７０、ストレージコンタクト１２０を形成する。
次に、ストレージパッド１６０、周辺配線ライン２６５、及び周辺配線分離パターン２７０を形成する。
次に、第３エッチング停止膜２９２を形成する。
また、情報保存部１９０を形成する。
図１４は、本発明のさらに他の実施形態による半導体装置の概略構成を説明するための図である。
説明の便宜上、図１～図５を用いて説明した内容と異なる点を中心に説明する。
図１４を参照すると、本実施形態による半導体装置において、セルスペーサ２８３は、図１～図５のセルスペーサ部分２８１に対応する位置に形成される。
セルスペーサ２８３は、層間絶縁膜２８０と分離する。
セルスペーサ２８３は、層間絶縁膜２８０と第２エッチング停止膜２５２により離隔する。
第２エッチング停止膜２５２は、ビット線構造体１４０ＳＴの上面、セルスペーサ２８３の側面（２８３＿Ｓ）に沿って連続して形成される。
セルスペーサ２８３の側面（２８３＿Ｓ）は、第２エッチング停止膜２５２と全体的に直接接触する。
セルスペーサ２８３は、層間絶縁膜２８０と異なる物質を含み得る。
例えば、セルスペーサ２８３は、酸化物系の絶縁物質を含み得る
層間絶縁膜２８０は、層間絶縁膜部分２８２を含み得る。
層間絶縁膜２８０と重畳するビット線構造体１４０ＳＴの上面は、段差を含まない。
図１５は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
図９～図１３を用いて説明した内容と重複する内容は簡略に説明するか省略する。
参考までに、図１５は、図１０以後の図である。
図１５のセルスペーサ２８３は、図９の犠牲スペーサ２８１ｐに対応する。
図１０及び図１５を参照すると、マスクパターン３００をエッチングマスクとして用いてエッチング工程を行う。
例えば、湿式エッチング工程が行われる。
例えば、フッ酸（ＨＦ）水溶液を用いて湿式エッチング工程が行われる。
それにより、プレ挿入絶縁膜２９０ｐの一部が除去されて第４トレンチｔ４が形成されて挿入絶縁膜２９０が形成される。
第４トレンチｔ４は、挿入絶縁膜２９０の一部を露出させる。
第４トレンチｔ４は、挿入絶縁膜２９０に向かってリセスされる。
第４トレンチｔ４の底面は、挿入絶縁膜２９０に向かって膨らんでいる。
これは湿式エッチング工程に起因する。
次に、図１４を参照すると、マスクパターン３００を除去し、層間絶縁膜２８０を形成する。
図１６は、本発明のさらに他の実施形態による半導体装置の概略構成を説明するための図である。
説明の便宜上、図１４を用いて説明した内容と異なる点を中心に説明する。
図１６を参照すると、本実施形態による半導体装置において、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２上に挿入絶縁膜２９０及び層間絶縁膜２８０が順次に積層される。
挿入絶縁膜２９０及び層間絶縁膜２８０は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２により定義された空間を充填する。
層間絶縁膜２８０の下面、すなわち層間絶縁膜２８０と挿入絶縁膜２９０が接する面は、基板１００に向かって膨らんでいる。
図１７及び図１８は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
図９～図１３を用いて説明した内容と重複する内容は簡略に説明するか省略する。
参考までに、図１７は、図９以後の図である。
図１７のセルスペーサ２８３は、図１０の犠牲スペーサ２８１ｐに対応する。
図１７を参照すると、第２エッチング停止膜２５２上に第２開口部ＯＰ２を含むマスクパターン３００を形成する。
第２開口部ＯＰ２は、セル導電膜構造体（１４０ｐ＿ＳＴ）及びセルスペーサ２８３上の第２エッチング停止膜２５２とプレ挿入絶縁膜２９０ｐの上面をすべて露出させる。
第２開口部ＯＰ２は、周辺ゲート構造体２４０ＳＴ上の第２エッチング停止膜２５２の少なくとも一部を露出させる。
しかし、これに制限されるものではなく、第２開口部ＯＰ２は、周辺ゲート構造体２４０ＳＴ上の第２エッチング停止膜２５２を露出させないこともあり得る。
図１８を参照すると、マスクパターン３００をエッチングマスクとして用いてエッチング工程を行う。
例えば、湿式エッチング工程が行われる。
例えば、フッ酸（ＨＦ）水溶液を用いて湿式エッチング工程が行われる。
それにより、プレ挿入絶縁膜２９０ｐの上面がリセスされて第５トレンチｔ５が形成されて挿入絶縁膜２９０が形成される。
第５トレンチｔ５は、挿入絶縁膜２９０の上面をすべて露出させる。
第５トレンチｔ５は、挿入絶縁膜２９０に向かってリセスされる。
第５トレンチｔ５の底面は、挿入絶縁膜２９０に向かって膨らんでいる。
これは湿式エッチング工程に起因する。
次に、図１６を参照すると、マスクパターン３００を除去し、層間絶縁膜２８０を形成する。
図１９は、本発明のさらに他の実施形態による半導体装置の概略構成を説明するための図である。
説明の便宜上、図１６を用いて説明した内容と異なる点を中心に説明する。
図１９を参照すると、本実施形態による半導体装置は、挿入絶縁膜（図１６の符号２９０）を含まない。
層間絶縁膜２８０は、第２エッチング停止膜２５２をすべて覆う。
それにより、層間絶縁膜２８０は、ビット線構造体１４０ＳＴと周辺ゲート構造体２４０ＳＴとの間の第２エッチング停止膜２５２により定義された空間を充填する。
図２０は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
図９～図１３を用いて説明した内容と重複する内容は簡略に説明するか省略する。
参考までに、図２０は、図１７以後の図である。
図１７及び図２０を参照すると、マスクパターン３００をエッチングマスクとして用いてエッチング工程を行う。
例えば、乾式エッチング工程が行われる。
それにより、プレ挿入絶縁膜２９０ｐが除去されて第６トレンチｔ６が形成される。
第６トレンチｔ６は、セル領域分離膜２２上の第２エッチング停止膜２５２により定義される。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
２０ セル領域
２２ セル領域分離膜
２４ 周辺領域
１００ 基板
１０５ セル素子分離膜
１１０ セルゲート構造体
１１１ セルゲート絶縁膜
１１２ セルゲート電極
１１３ セルゲートキャッピングパターン
１１４ セルゲートキャッピング導電膜
１１５ セルゲートトレンチ
１２０ ストレージコンタクト
１３０ セル絶縁膜
１３１ 第１セル絶縁膜
１３２ 第２セル絶縁膜
１４０ セル導電線
１４０ＳＴ ビット線構造体
１４１～１４３ （第１～第３）セル導電膜
１４４ セルラインキャッピング膜
１４６ ビット線コンタクト
１６０ ストレージパッド
１７０ フェンスパターン
１８０ パッド分離絶縁膜
１９０ 情報保存部
１９１ 下部電極
１９２ キャパシタ誘電膜
１９３ 上部電極
２３０ 周辺ゲート絶縁膜
２４０ 周辺ゲート導電膜
２４０ＳＴ 周辺ゲート構造体
２４１～２４３ （第１～第３）周辺導電膜
２４４ 周辺キャッピング膜
２４５ 周辺スペーサ
２５１ 第１エッチング停止膜
２５２ 第２エッチング停止膜
２６５ 周辺配線ライン
２７０ 周辺配線分離パターン
２８０ 層間絶縁膜
２８１ セルスペーサ部分
２８２ 層間絶縁膜部分
２９２ 第３エッチング停止膜
２９３ 周辺層間絶縁膜

Claims (20)

  1. セル領域を含む基板と、
    前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、
    前記基板上の前記セル領域内に配置され、前記セル領域分離膜上の終端を含むビット線構造体と、
    前記ビット線構造体の前記終端の側面上に配置されるセルスペーサと、
    前記セルスペーサの側面及び前記セル領域分離膜の上面に沿って形成され、延長されるエッチング停止膜と、
    前記エッチング停止膜及び前記セルスペーサの側面上に形成され、シリコン窒化物を含む層間絶縁膜と、を有することを特徴とする半導体装置。
  2. 前記セル領域分離膜及び前記層間絶縁膜の側面上に配置され、前記層間絶縁膜と異なる物質を含む挿入絶縁膜をさらに有することを特徴とする請求項１に記載の半導体装置。
  3. 前記挿入絶縁膜は、シリコン酸化物を含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記基板は、前記セル領域の周辺に沿って形成された周辺領域をさらに含み、前記周辺領域上の周辺ゲート構造体をさらに含み、
    前記層間絶縁膜は、前記挿入絶縁膜の上面及び前記周辺ゲート構造体の上面に沿って延長され、
    前記挿入絶縁膜は、前記周辺ゲート構造体と前記層間絶縁膜との間に配置されることを特徴とする請求項２に記載の半導体装置。
  5. 前記ビット線構造体は、第１部分と、前記終端を含む第２部分とを含み、
    前記第２部分の上面は、前記第１部分の上面より前記基板に対して低いことを特徴とする請求項１に記載の半導体装置。
  6. 前記セルスペーサは、シリコン窒化物を含むことを特徴とする請求項１に記載の半導体装置。
  7. 前記セルスペーサは、前記層間絶縁膜と異なる物質を含むことを特徴とする請求項１に記載の半導体装置。
  8. 前記セル領域上に、前記基板と前記ビット線構造体との間に形成されるセル絶縁膜をさらに含み、
    前記セル絶縁膜の終端は、前記ビット線構造体の前記終端から突出していることを特徴とする請求項１に記載の半導体装置。
  9. 前記セル領域上に、前記基板と前記ビット線構造体との間に形成されるセル絶縁膜をさらに含み、
    前記ビット線構造体の前記終端は、前記セル絶縁膜の前記終端から突出していることを特徴とする請求項１に記載の半導体装置。
  10. 前記基板は、前記セル領域の周辺に沿って形成された周辺領域をさらに含み、
    前記周辺領域上に周辺ゲート構造体をさらに含み、前記セル領域分離膜上で前記セルスペーサと前記周辺ゲート構造体との間を充填することを特徴とする請求項１に記載の半導体装置。
  11. 前記セル領域分離膜と前記層間絶縁膜との間に形成される挿入絶縁膜をさらに有し、
    前記挿入絶縁膜は、シリコン窒化物と異なる物質を含み、
    前記層間絶縁膜の下面は、前記挿入絶縁膜と接し、前記挿入絶縁膜に向かって膨らんでいることを特徴とする請求項１０に記載の半導体装置。
  12. セル領域及び前記セル領域の周辺に沿って形成された周辺領域を含む基板と、
    前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、
    前記基板上の前記セル領域内に配置され、前記セル領域分離膜上の終端を含むビット線構造体と、
    前記基板上の前記周辺領域内に形成される周辺ゲート構造体と、
    前記セル領域分離膜上に形成され、前記ビット線構造体の前記終端上に配置される層間絶縁膜と、
    前記セル領域分離膜上に、前記層間絶縁膜と前記周辺ゲート構造体との間に形成される挿入絶縁膜と、を有し、
    前記挿入絶縁膜と接する前記層間絶縁膜の側面は、前記挿入絶縁膜に向かって膨らんでいることを特徴とする半導体装置。
  13. 前記層間絶縁膜は、前記挿入絶縁膜と異なる物質を含むことを特徴とする請求項１２に記載の半導体装置。
  14. 前記ビット線構造体の前記終端の側面上に配置されるセルスペーサと、
    前記セルスペーサの側面、前記セル領域分離膜の上面、及び前記周辺ゲート構造体の少なくとも一部に沿って形成、延長されるエッチング停止膜をさらに有し、
    前記挿入絶縁膜は、前記エッチング停止膜と前記層間絶縁膜によって定義されることを特徴とする請求項１２に記載の半導体装置。
  15. 前記層間絶縁膜と前記セルスペーサは、シリコン窒化物を含むことを特徴とする請求項１４に記載の半導体装置。
  16. 前記セルスペーサは、前記層間絶縁膜と異なる物質を含むことを特徴とする請求項１４に記載の半導体装置。
  17. セル領域及び前記セル領域の周辺に沿って形成される周辺領域を含む基板と、
    前記基板内に形成され、前記セル領域の周囲に沿って延長されるセル領域分離膜と、
    前記セル領域及び前記基板内の少なくとも一部を含んで配置され、第１方向に延長されるゲート電極と、
    前記セル領域内の前記基板上に配置され、第１方向と交差する第２方向に延長され終端が前記セル領域分離膜上に位置するビット線構造体と、
    前記ビット線構造体の側面上に配置されるセルスペーサと、
    前記ビット線構造体と前記第２方向に離隔して前記基板の前記周辺領域上に配置される周辺ゲート構造体と、
    前記セルスペーサの側面、前記セル領域分離膜の上面、及び前記周辺ゲート構造体の外側面に沿って形成、延長されるエッチング停止膜と、
    前記エッチング停止膜及び前記セルスペーサの側面上に形成され、前記セルスペーサと前記周辺ゲート構造体との間の少なくとも一部に沿って延長され、シリコン窒化物を含む層間絶縁膜を備えることを特徴とする半導体装置。
  18. 前記セルスペーサと前記層間絶縁膜によって分離し、前記層間絶縁膜と前記周辺ゲート構造体の間に配置される挿入絶縁膜をさらに有し、
    前記層間絶縁膜は、前記挿入絶縁膜の上面及び前記周辺ゲート構造体の上面に沿って延長されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記層間絶縁膜は、前記セル領域分離膜上の前記セルスペーサと前記周辺ゲート構造体との間を充填することを特徴とする請求項１７に記載の半導体装置。
  20. 前記エッチング停止膜の底面は、前記セル領域分離膜の上面より前記基板に対して下側に配置されることを特徴とする請求項１７に記載の半導体装置。

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