CN114975355A - 半导体器件 - Google Patents

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CN114975355A
CN114975355A CN202210143718.0A CN202210143718A CN114975355A CN 114975355 A CN114975355 A CN 114975355A CN 202210143718 A CN202210143718 A CN 202210143718A CN 114975355 A CN114975355 A CN 114975355A
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CN
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insulating film
cell
film
interlayer insulating
cell region
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金硕炫
金永信
朴桐湜
李钟旼
崔准容
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：衬底，包括单元区域；单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；位线结构，在所述衬底上并且在所述单元区域中，其中所述位线结构具有设置在所述单元区域隔离膜上的远端；单元间隔物，在所述位线结构的所述远端的竖直侧表面上；蚀刻停止膜，沿所述单元间隔物的侧表面和所述单元区域隔离膜的顶面延伸；以及层间绝缘膜，在所述蚀刻停止膜上，并且在所述单元间隔物的所述侧表面上，其中所述层间绝缘膜包括氮化硅。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年2月19日在韩国知识产权局提交的韩国专利申请No.10-2021-0022534的优先权，其内容通过引用全部并入本文。
技术领域
本公开涉及半导体器件。
背景技术
半导体器件可以具有越来越高的集成度或集成水平。因此，为了在相同的面积中实现更多半导体元件，各个电路图案可能越来越小。换言之，随着半导体器件的集成水平提高，半导体器件的组件的设计规则不断缩减。
在高度集成的半导体器件中，形成多条配线和插入在配线之间的多个掩埋接触部(BC)的工艺可能变得越来越复杂和困难。
发明内容
本公开的技术目的是提供可以具有改善的可靠性和性能的半导体器件。
根据本公开的目的不限于上述目的。可以基于以下描述理解并且基于根据本公开的实施例更清楚地理解上面没有提及的根据本公开的其他目的和优点。此外，将容易理解的是，根据本公开的目的和优点可以通过如权利要求中公开的特征及其组合来实现。
根据本发明构思的一方面，提供了一种半导体器件，包括：衬底，包括单元区域；单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构具有设置在所述单元区域隔离膜上的远端；单元间隔物，在所述位线结构的所述远端的竖直侧表面上；蚀刻停止膜，沿所述单元间隔物的侧表面和所述单元区域隔离膜的顶面延伸；以及层间绝缘膜，在所述蚀刻停止膜上，并且在所述单元间隔物的所述侧表面上，其中，所述层间绝缘膜包括氮化硅。
根据本发明构思的一方面，提供了一种半导体器件，包括：衬底，包括单元区域和沿着所述单元区域的外围的外围区；单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构具有设置在所述单元区域隔离膜上的远端；外围栅结构，在所述衬底上并且在所述外围区中；层间绝缘膜，在所述单元区域隔离膜上并且在所述位线结构的远端上；以及插入绝缘膜，被设置在所述单元区域隔离膜上，其中，所述插入绝缘膜在所述层间绝缘膜与所述外围栅结构之间，其中，所述层间绝缘膜的侧表面与所述插入绝缘膜接触并且朝着所述插入绝缘膜凸起。
根据本发明构思的一方面，提供了一种半导体器件，包括：衬底，包括单元区域和沿着所述单元区域的外围的外围区；单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸以限定所述单元区域；栅电极，其包括的至少一部分在所述衬底中并且在所述单元区域中，其中，所述栅电极在第一方向上延伸；位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构在与所述第一方向相交的第二方向上延伸，其中，所述位线结构具有在所述单元区域隔离膜上的远端；单元间隔物，在所述位线结构的侧表面上；外围栅结构，在所述外围区中并且在所述衬底上，其中，所述外围栅结构在所述第二方向上与所述位线结构分隔开；蚀刻停止膜，沿所述单元间隔物的侧表面、所述单元区域隔离膜的顶面和所述外围栅结构的外面延伸；以及层间绝缘膜，在所述蚀刻停止膜上并且在所述单元间隔物的所述侧表面上，其中，所述层间绝缘膜延伸到所述单元间隔物与所述外围栅结构之间的空间的至少一部分中，其中，所述层间绝缘膜包括氮化硅。
附图说明
通过参考附图详细描述本公开的示例实施例，本公开的上述和其他方面和特征将变得更清楚，在附图中：
图1是根据一些实施方式的半导体器件的示意性布局；
图2是图1的R1部分的放大的示意性布局图；
图3是示出图1的R2部分的放大的示意性布局图；
图4是沿图1的线A-A截取的截面图；
图5是沿图2的线B-B截取的截面图；
图6、图7和图8是用于说明根据一些实施方式的半导体器件的图；
图9、图10、图11、图12和图13是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图；
图14是用于说明根据一些实施方式的半导体器件的图；
图15是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图；
图16是用于说明根据一些实施方式的半导体器件的图；
图17和图18是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图；
图19是用于说明根据一些实施方式的半导体器件的图；以及
图20是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图。
具体实施方式
为了使说明简单和清楚，附图中的元素不必按比例绘制。不同附图中的相同的附图标记表示相同或相似的元素，因此执行相似的功能。此外，为了简单，省略了周知的步骤和元素的描述和细节。此外，在本公开的以下详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，应理解的是不需要这些具体细节就可以实施本公开。在其他实例中，没有详细描述公知的方法、过程、组件和电路，以免不必要地模糊本公开的方面。
在下面进一步示出和描述了各种实施例的示例。应理解的是，本文的描述不旨在将权利要求限制在所描述的具体实施例。相反，旨在涵盖如由所附权利要求所限定的本公开的精神和范围内可能包括的备选方案、修改和等同物。
仅以示例方式提供了用于描述本公开的实施例的附图中所公开的形状、尺寸、比率、角度、数量等，而本公开不限于此。
本文中使用的术语仅用于描述特定实施例的目的且不旨在限制本公开。如本文中使用的，单数形式“一”和“一个”旨在还包括复数形式，除非上下文另外明确指示。还应理解的是，术语“包括”、“包含”、“具有”和“含有”在本说明书中使用时表示存在所陈述的特征、整数、操作、元素和/或组件，但并不排除存在或添加一个或多个其他特征、整数、操作、元素、组件和/或其组合。如本文所使用的，术语“和/或”包括相关列出项目中的一个或多个项目的任意和所有组合。诸如“……中的至少一个”之类的表述在元素列表之后时修饰整个元素列表，而不是修饰列表中的单独元素。当引用“C至D”时，这表示C至D并包括C和D，除非另外说明。
应理解的是，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元素、组件、区域、层和/或部分，但是这些元素、组件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元素、组件、区域、层或部分与另一元素、组件、区域、层或部分。因此，以下描述的第一元素、组件、区域、层或者部分可被称为第二元素、组件、区域、层或者部分，而不脱离本公开的精神和范围。
此外，还应理解的是，当第一元素或层被称为存在于第二元素或层“上”或“下”时，该第一元素可以直接设置在该第二元素上或下，或者可以有第三元素或层设置在该第一元素或层与该第二元素或层之间地，从而该第一元素间接设置在该第二元素上或下。
应理解的是，当一个元素或层被称为“连接到”或“耦接到”另一元素或层时，其可以直接在该另一元素或层上、直接连接到或耦接到该另一元素或层，或者可以存在一个或多个中间元素或层。此外，还应理解的是，当元素或层被称为在两个元素或层“之间”时，其可以是两个元素或层之间的唯一元素或层，或者也可以存在一个或多个中间元素或层。
此外，如本文所使用的，当一个层、膜、区域、板等设置在另一个层、膜、区域、板等“上”或“上方”时，前者可以与后者直接接触，或者又一个层、膜、区域、板等可以设置在前者与后者之间。如本文所使用的，当一个层、膜、区域、板等直接设置在另一个层、膜、区域、板等“上”或“上方”时，前者与后者直接接触，并且又一个层、膜、区域、板等不设置在前者与后者之间。此外，如本文所使用的，当一个层、膜、区域、板等设置在另一个层、膜、区域、板等“之下”或“下面”时，前者可以与后者直接接触，或者又一个层、膜、区域、板等可以设置在前者与后者之间。如本文所使用的，当一个层、膜、区域、板等直接设置在另一个层、膜、区域、板等“之下”或“下面”时，前者与后者直接接触，并且又一个层、膜、区域、板等不设置在前者与后者之间。即，当元素“直接”在另一元素上或下或接触或连接到或耦接到另一元素时，不存在中间元素。
除非另外定义，否则本文中使用的所有术语(包括技术和科学术语)具有本发明构思所属领域的普通技术人员通常所理解的相同意义。还应理解的是，诸如在常用词典中定义的术语之类的术语应被解释为具有与其在相关技术的上下文中的含义相一致的含义，而不应以理想的或过于正式的含义解释，除非本文明确如此定义。
在时间关系，例如两个事件之间的时间先后关系(例如“之后”、“随后”、“之前”等)的描述中，除非指出“紧接之后”、“紧随其后”或“紧接在前”，否则中间可以出现其他事件。
本公开的各种实施例的特征可以部分或全部地相互组合，并且可以在技术上相互关联或相互操作。实施例可以彼此独立地实现，并且可以以关联关系一起实现。
在本文中可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“上方”、“上部”等，以便于解释如在附图中示出的一个元素或特征相对于另一元素或特征的关系。应理解的是，空间相对术语除了包括附图中示出的设备的取向之外，还旨在包括使用中或操作中的不同取向。例如，当附图中的器件翻转时，被描述为在其他元素或者特征“之下”或者“下方”或者“下面”的元素将取向为其他元素或者特征“上方”。因此，示例术语“之下”和“下面”可以包括上方和之下的两种取向。器件可以以其他方式进行取向(例如旋转90度或在其他取向上)，且应当相应地解释本文中使用的空间相对描述符。
“D1方向”和“D2方向”不应仅解释为其中D1方向和D2方向相互垂直的几何关系。“D1方向”和“D2方向”可以解释为具有在本文的组件可以功能性地工作的范围之内的更广泛的方向。
图1是根据一些实施方式的半导体器件的示意性布局。图2是图1的R1部分的放大的示意性布局。图3是示出图1的R2部分的放大的示意性布局图。图4是沿图1的线A-A截取的截面图。图5是沿图2的线B-B截取的截面图。
作为参考，图4可以是沿图2和图3的位线BL截取的截面图。
在根据一些实施方式的半导体器件的图中，以示例方式示出了DRAM(动态随机存取存储器)。然而，本公开不限于此。
参考图1至图5，根据一些实施方式的半导体器件可以包括单元区域20、单元区域隔离膜22以及外围区或外围区域24。单元区域隔离膜22可以沿着单元区域20的外边缘形成。单元区域隔离膜22可以限定单元区域20或单元区域20的边界。单元区域隔离膜22可以使单元区域20和外围区域24相互分离。外围区域24可以沿单元区域20的外围形成。外围区域24可以被限定为围绕单元区域20的外围。
单元区域20可以包括多个单元有源区ACT。单元有源区ACT可以由在衬底100中形成的单元元件分离膜105限定。因为半导体器件的设计规则缩减，所以单元有源区ACT可以具有图2所示的沿对角线或斜线延伸的条状。例如，单元有源区ACT可以在第三方向D3上延伸。
多个栅电极中的每一个可以在第一方向D1上延伸并且与单元有源区ACT交叉。多个栅电极可以彼此平行地延伸。多个栅电极中的每个栅电极可以具体实现为例如多条字线WL中的每条字线WL。字线WL可以以相等的间距彼此间隔开。字线WL的宽度或字线WL之间的间距可以根据设计规则确定。
在第一方向D1上延伸的两条字线WL可以使每个单元有源区ACT被分成三个部分。单元有源区ACT可以包括存储连接区和位线连接区。位线连接区可以位于单元有源区ACT的中间部分，而存储连接区可以位于单元有源区ACT的端部。
在与字线WL的延伸方向垂直的第二方向D2上延伸的多条位线BL可以设置在字线WL上。多条位线BL可以彼此平行地延伸。位线BL可以布置为以相同的间距彼此间隔开。位线BL的宽度或位线BL之间的间距可以根据设计规则确定。
根据一些实施方式的半导体器件可以包括在单元有源区ACT上形成的各种接触部布置。各种接触部布置可以包括例如直接接触部DC、掩埋接触部BC和着陆焊盘LP等。
在连接方面，直接接触部DC可以表示将单元有源区ACT电连接到位线BL的接触部。掩埋接触部BC可以表示将单元有源区ACT连接到电容器的下电极191的接触部。在布置结构方面，掩埋接触部BC与单元有源区ACT之间的接触面积可以较小。因此，可以引入导电的着陆焊盘LP以扩大单元有源区ACT与掩埋接触部BC之间的接触面积，并且以扩大掩埋接触部BC与电容器的下电极191之间的接触面积。
着陆焊盘LP可以设置在单元有源区ACT与掩埋接触部BC之间，并且可以设置在掩埋接触部BC与电容器的下电极191之间。在根据一些实施方式的半导体器件中，着陆焊盘LP可以设置在掩埋接触部BC与电容器的下电极191之间。通过引入着陆焊盘LP扩大接触面积，这可以使单元有源区ACT与电容器的下电极191之间的接触电阻减小。
直接接触部DC可以连接到位线连接区。掩埋接触部BC可以连接到存储连接区。因为掩埋接触部BC设置在单元有源区ACT的两个相对的端部的每一个中，所以着陆焊盘LP可以邻近单元有源区ACT的两个相对的端部的每一个来设置，并且与掩埋接触部BC部分地重叠。换言之，掩埋接触部BC可以形成为在相邻的字线WL之间和相邻的位线BL之间与单元有源区ACT和单元元件分离膜105重叠。
字线WL可以形成为掩埋在衬底100中的结构。字线WL可以在直接接触部DC之间或在掩埋接触部BC之间与单元有源区ACT交叉地延伸。如图所示，两条字线WL可以延伸经过一个单元有源区ACT。因为单元有源区ACT沿第三方向D3延伸，所以字线WL的延伸方向相对于单元有源区ACT的延伸方向可以具有小于90度的角度。
直接接触部DC和掩埋接触部BC可以以对称方式布置。因此，直接接触部DC和掩埋接触部BC可以沿第一方向D1和第二方向D2成直线或基本上线性地布置。与直接接触部DC和掩埋接触部BC不同，着陆焊盘LP可以以在位线BL延伸的第二方向D2上以Z字形方式布置。此外，在字线WL延伸的第一方向D1上，着陆焊盘LP可以与每条位线BL的侧表面的相同部分重叠。例如，第一行中的每个着陆焊盘LP可以与对应的位线BL的左侧表面重叠，而第二行中的每个着陆焊盘LP可以与对应的位线BL的右侧表面重叠。
参考图3至图5，根据一些实施方式的半导体器件可以包括多个单元栅结构110、多个位线结构140ST、多个存储接触部120、信息存储部190和外围栅结构240ST。
衬底100可以包括单元区域20、单元区域隔离膜22和外围区域24。衬底100可以是硅衬底或绝缘体上硅(SOI)。备选地，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。然而，本公开不限于此。
多个单元栅结构110、多个位线结构140ST、多个存储接触部120和信息存储部190可以设置在单元区域20中。外围栅结构240ST可以设置在外围区域24中。
单元元件分离膜105可以在衬底100和单元区域20中形成。单元元件分离膜105可以具有元件分隔能力优良的STI(浅沟槽隔离)结构。单元元件分离膜105可以限定单元区域20内的单元有源区ACT。由单元元件分离膜105限定的单元有源区ACT可以具有如图2所示的包括短轴和长轴的细长的岛形状。单元有源区ACT可以具有对角延伸形状，以相对于与单元元件分离膜105水平地齐平的字线WL的延伸方向而具有小于90度的角度。此外，单元有源区ACT可以具有对角延伸形状，以相对于在单元元件分离膜105上形成的位线BL的延伸方向具有小于90度的角度。
单元区域隔离膜22可以具有STI结构。单元区域20可以由单元区域隔离膜22限定。
单元元件分离膜105和单元区域隔离膜22中的每一个可以包括例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。然而，本公开不限于此。在图4和图5中，示出了单元元件分离膜105和单元区域隔离膜22中的每一个形成为单个绝缘膜。然而，这仅是为了便于说明示出的，并且本公开不限于此。根据单元元件分离膜105和单元区域隔离膜22中的每一个的宽度，单元元件分离膜105和单元区域隔离膜22中的每一个可以形成为单个绝缘膜或多个绝缘膜的堆叠。
在图4和图5中，将单元元件分离膜105的顶面(例如上表面或顶表面)、衬底100的顶面和单元区域隔离膜22的顶面示出为彼此水平地齐平。然而，这仅是为了便于说明示出的，并且本公开不限于此。
单元栅结构110可以形成在衬底100和单元元件分离膜105中。单元栅结构110可以沿单元元件分离膜105和由单元元件分离膜105限定的单元有源区ACT形成。单元栅结构110可以包括在衬底100与单元元件分离膜105中形成的单元栅沟槽115、单元栅绝缘膜111、单元栅电极112、单元栅封盖图案113和单元栅封盖导电膜114。就此而言，单元栅电极112可以充当字线WL。与图4和图5所示不同，单元栅结构110可以不包括单元栅封盖导电膜114。
单元栅绝缘膜111可以沿单元栅沟槽115的侧壁和底面(例如下表面和底表面)延伸。单元栅绝缘膜111可以沿单元栅沟槽115的至少一部分的轮廓延伸。单元栅绝缘膜111可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铌酸锌铅及其组合。
单元栅电极112可以在单元栅绝缘膜111上形成。单元栅电极112可以填充单元栅沟槽115的一部分。单元栅封盖导电膜114可以沿单元栅电极112的顶面延伸。
单元栅电极112可以包括金属、金属合金、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、A1、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及其组合中的至少一种。然而，本公开不限于此。单元栅封盖导电膜114可以包括例如多晶硅或多晶硅锗。然而，本公开不限于此。
单元栅封盖图案113可以设置在单元栅电极112和单元栅封盖导电膜114上。单元栅封盖图案113可以填充单元栅沟槽115中除单元栅电极112和单元栅封盖导电膜114之外的其余部分。将单元栅绝缘膜111示出为沿单元栅封盖图案113的侧壁延伸。然而，本公开不限于此。单元栅封盖图案113可以包括例如氮化硅SiN、氮氧化硅SiON、氧化硅SiO2、碳氮化硅SiCN、碳氮氧化硅SiOCN及其组合中的至少一种。
虽然未示出，但是可以在单元栅结构110的至少一侧形成掺杂区。掺杂区可以充当晶体管的源/漏区。
位线结构140ST可以包括单元导线140和单元线封盖膜144。单元导线140可以在包括单元栅结构110的衬底100上以及在衬底100中形成的单元元件分离膜105上形成。单元导线140可以与单元元件分离膜105以及由单元元件分离膜105限定的单元有源区ACT相交。单元导线140可以形成为与单元栅结构110相交。就此而言，单元导线140可以充当位线BL。
单元导线140可以实现为多膜。单元导线140可以包括例如第一单元导电膜141、第二单元导电膜142和第三单元导电膜143。第一单元导电膜至第三单元导电膜141、142和143可以在衬底100和单元元件分离膜105上顺序地堆叠。虽然将单元导线140示出为由三个膜组成，但是本公开不限于此。
第一单元导电膜至第三单元导电膜141、142和143中的每一个可以包括例如掺杂有杂质的半导体材料、导电硅化物、导电金属氮化物、金属和金属合金中的至少一种。例如，第一单元导电膜141可以包括掺杂半导体材料，第二单元导电膜142可以包括导电硅化物和导电金属氮化物中的至少一种，并且第三单元导电膜143可以包括金属和金属合金中的至少一种。然而，本公开不限于此。
位线接触部146可以形成在单元导线140与衬底100之间。即，单元导线140可以形成在位线接触部146上。例如，位线接触部146可以形成在单元导线140与具有细长岛形状的单元有源区ACT的中央部分的相交点处。位线接触部146可以形成在位线连接区与单元导线140之间。
位线接触部146可以将单元导线140与衬底100彼此电连接。就此而言，位线接触部146可以充当直接接触部DC。位线接触部146可以包括例如掺杂有杂质的半导体材料、导电硅化物、导电金属氮化物和金属中的至少一种。
在单元导线140与位线接触部146的顶面重叠的区域中，单元导线140可以包括第二单元导电膜142和第三单元导电膜143。在单元导线140与位线接触部146的顶面不重叠的区域中，单元导线140可以包括第一单元导电膜至第三单元导电膜141、142和143。
在图4中，示出了在离单元区域隔离膜22最近的单元导线140与衬底100之间未设置位线接触部146。然而，本公开不限于此。备选地，位线接触部146可以设置在离单元区域隔离膜22最近的单元导线140与衬底100之间。
单元线封盖膜144可以设置在单元导线140上。单元线封盖膜144可以在第二方向D2上沿单元导线140的顶面延伸。就此而言，单元线封盖膜144可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。在根据一些实施方式的半导体存储器件中，单元线封盖膜144可以包括例如氮化硅膜。单元线封盖膜144示出为单膜，但不限于此。单元线封盖膜144可以是多膜。然而，当构成多膜的膜由相同材料制成时，单元线封盖膜144可以作为单膜。
单元绝缘膜130可以形成在衬底100和单元元件分离膜105上。更具体地，单元绝缘膜130可以形成在衬底100和单元元件分离膜105的顶面的未形成位线接触部146的部分上。单元绝缘膜130可以形成在衬底100与单元导线140之间以及在单元元件分离膜105与单元导线140之间。
单元绝缘膜130可以是单膜。然而，如图所示，单元绝缘膜130可以实现为包括第一单元绝缘膜131和第二单元绝缘膜132的多膜。例如，第一单元绝缘膜131可以包括氧化硅膜，而第二单元绝缘膜132可以包括氮化硅膜。然而，本公开不限于此。在另一示例中，单元绝缘膜130可以实现为包括氧化硅膜、氮化硅膜和氮氧化硅膜的三重膜。然而，本公开不限于此。
与所示出的不同，还可以在单元绝缘膜130与单元区域隔离膜22之间设置包括例如氧化硅膜的单元缓冲膜。
位线结构140ST可以在第二方向D2上以细长的形式延伸。位线结构140ST可以包括设置在单元区域隔离膜22上的远端。之后描述的单元间隔物部分281可以设置在位线结构140ST的远端的侧表面上。单元间隔物部分281可以设置在位线结构140ST的远端的竖直侧表面上。
在根据一些实施方式的半导体器件中，单元绝缘膜130的侧表面可以与位线结构140ST的侧表面基本竖直地齐平。
基于单元绝缘膜130的顶面，位线结构140ST可以包括具有第一竖直尺寸h1的第一部分和具有第二竖直尺寸h2的第二部分。第二部分可以包括位线结构140ST的远端。例如，第二竖直尺寸h2可以小于第一竖直尺寸h1。第二部分的顶面140ST_2_US可以低于第一部分的顶面140ST_1_US。因此，位线结构140ST的顶面可以具有台阶。在位线结构140ST与单元区域隔离膜22重叠的区域中，位线结构140ST的顶面可以具有台阶。备选地，与所示出的不同，在位线结构140ST不与单元区域隔离膜22重叠的区域中，位线结构140ST的顶面可以具有台阶。
此外，位线结构140ST还可以包括具有距单元绝缘膜130的顶面的第三竖直尺寸(例如h3，未示出)的第三部分。第一部分可以设置在第二部分与第三部分之间。第三部分可以与之后描述的焊盘分离绝缘膜180重叠。例如，第三竖直尺寸可以小于第一竖直尺寸h1。然而，本公开不限于此。例如，第三竖直尺寸可以与第二竖直尺寸h2不同。备选地，与附图所示不同，第三竖直尺寸可以与第二竖直尺寸h2基本相同。
围栏图案170可以设置在衬底100和单元元件分离膜105上。围栏图案170可以形成为与在衬底100和单元元件分离膜105上形成的单元栅结构110重叠。围栏图案170可以设置在沿第二方向D2延伸的位线结构140ST之间。围栏图案170可以包括例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
存储接触部120可以设置在沿第一方向D1彼此相邻的单元导线140之间。存储接触部120可以设置在沿第二方向D2彼此相邻的围栏图案170之间。存储接触部120可以在相邻的单元导线140之间与衬底100的一部分和单元元件分离膜105的一部分重叠。存储接触部120可以连接到单元有源区ACT的存储连接区。就此而言，存储接触部120可以充当掩埋接触部BC。
存储接触部120可以包括例如掺杂有杂质的半导体材料、导电硅化物、导电金属氮化物和金属中的至少一种。
存储焊盘160可以在存储接触部120上形成。存储焊盘160可以电连接到存储接触部120。就此而言，存储焊盘160可以充当着陆焊盘LP。
存储焊盘160可以与位线结构140ST的顶面的一部分重叠。存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电硅化物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
焊盘分离绝缘膜180可以在存储焊盘160和位线结构140ST上形成。例如，焊盘分离绝缘膜180可以设置在单元线封盖膜144上。焊盘分离绝缘膜180可以限定形成多个隔离区的存储焊盘160的区域。此外，焊盘分离绝缘膜180可以不覆盖存储焊盘160的顶面。
焊盘分离绝缘膜180可以包括绝缘材料，并且可以使多个存储焊盘160彼此电隔离。例如，焊盘分离绝缘膜180可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和碳氮化硅膜中的至少一种。
外围栅结构240ST可以设置在衬底100上并且设置在外围区域24中。外围栅结构240ST可以设置在由外围元件分离膜限定的外围有源区上。此外，将外围栅结构240ST的一部分示出为与单元区域隔离膜22重叠。然而，本公开不限于此。
外围栅结构240ST可以包括在衬底100上顺序地堆叠的外围栅绝缘膜230、外围栅导电膜240和外围封盖膜244。外围间隔物245可以设置在外围栅结构240ST的侧壁或侧表面上。
外围栅导电膜240可以包括在外围栅绝缘膜230上顺序地堆叠的第一外围导电膜至第三外围导电膜241、242和243。在一个示例中，可以不在外围栅导电膜240与外围栅绝缘膜230之间设置附加的导电膜。在另一示例中，与所示出的不同，诸如功函数导电膜之类的附加的导电膜可以设置在外围栅导电膜240与外围栅绝缘膜230之间。
第一外围导电膜至第三外围导电膜241、242和243可以分别包括与第一单元导电膜至第三单元导电膜141、142和143的材料相同的材料。外围栅绝缘膜230可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料。外围封盖膜244可以包括例如氮化硅、氮氧化硅和氧化硅中的至少一种。
外围间隔物245可以包括例如氮化硅、氮氧化硅、氧化硅、碳氮化硅、碳氮氧化硅及其组合中的至少一种。示出了外围间隔物245实现为为单膜；然而，这仅是为了便于说明示出的，并且本公开不限于此。在另一示例中，外围间隔物245可以实现为多膜。在根据一些实施方式的半导体器件中，设置在外围栅结构240ST的侧表面上的外围间隔物245可以包括与设置在位线结构140ST的侧表面上的单元间隔物部分281的材料不同的材料。例如，外围间隔物245可以包括氧化硅，而单元间隔物部分281可以包括氮化硅。
第一蚀刻停止膜251可以沿位线结构140ST的第一部分的顶面140ST_1_US延伸。第一蚀刻停止膜251可以不沿位线结构140ST的第二部分的顶面140ST_2_US延伸。第一蚀刻停止膜251可以沿位线结构140ST的侧表面和单元绝缘膜130的侧表面延伸。第一蚀刻停止膜251可以沿位线结构140ST的远端的竖直侧表面和单元绝缘膜130的远端的竖直侧表面延伸。第一蚀刻停止膜251可以沿外围栅绝缘膜230的侧表面、外围栅导电膜240的侧表面以及外围封盖膜244的侧表面和顶面延伸。
第二蚀刻停止膜252可以沿设置在位线结构140ST的第一部分的顶面140ST_1_US上的第一蚀刻停止膜251延伸。第二蚀刻停止膜252可以不沿位线结构140ST的第二部分的顶面140ST_2_US延伸。第二蚀刻停止膜252可以沿单元间隔物部分281的侧表面281_S和之后描述的单元区限定膜(例如单元区域隔离膜222)的顶面22_US延伸。第二蚀刻停止膜252可以沿外围间隔物245和外围栅结构240ST的轮廓延伸。
第一蚀刻停止膜251和第二蚀刻停止膜252中的每一个可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
插入绝缘膜290可以设置在第二蚀刻停止膜252上并且在位线结构140ST与外围栅结构240ST之间。插入绝缘膜290可以填充在单元区域隔离膜22上设置并由第二蚀刻停止膜252限定的空间的至少一部分。插入绝缘膜290可以填充在位线结构140ST与外围栅结构240ST之间设置并且由第二蚀刻停止膜252和之后描述的层间绝缘膜280限定的空间。
插入绝缘膜290可以包括与层间绝缘膜280的材料不同的材料。插入绝缘膜290可以包括例如基于氧化物的绝缘材料。
层间绝缘膜280可以覆盖第二蚀刻停止膜252、位线结构140ST、插入绝缘膜290和外围栅结构240ST。此外，层间绝缘膜280可以填充在位线结构140ST的远端上设置的第一蚀刻停止膜251与第二蚀刻停止膜252之间的空间。
层间绝缘膜280可以包括单元间隔物部分281和层间绝缘膜部分282。
单元间隔物部分281可以设置在单元区域隔离膜22上。单元间隔物部分281可以设置在位线结构140ST的远端的竖直侧表面上。单元间隔物部分281可以填充由设置在竖直位线结构140ST的远端的侧表面上的第一蚀刻停止膜251和第二蚀刻停止膜252限定的空间。
层间绝缘膜部分282可以覆盖第二蚀刻停止膜252、位线结构140ST、插入绝缘膜290和外围栅结构240ST。层间绝缘膜部分282可以设置在第二蚀刻停止膜252上并且在位线结构140ST与外围栅结构240ST之间。
层间绝缘膜部分282可以填充由第二蚀刻停止膜252限定的空间的至少一部分并且设置在单元区域隔离膜22上。层间绝缘膜部分282可以直接接触第二蚀刻停止膜252的侧壁。层间绝缘膜部分282可以设置在单元间隔物部分281的侧表面281_S上的第二蚀刻停止膜252上。层间绝缘膜部分282可以设置在邻近单元间隔物部分281的第二蚀刻停止膜252上。即，插入绝缘膜290和层间绝缘膜部分282可以在第二蚀刻停止膜252上并且在位线结构140ST与外围栅结构240ST之间顺序地堆叠。单元间隔物部分281可以设置在第一蚀刻停止膜251与第二蚀刻停止膜252之间。层间绝缘膜部分282可以经由第二蚀刻停止膜252与单元间隔物部分281分离。层间绝缘膜部分282可以设置在单元间隔物部分281与外围间隔物245之间。
层间绝缘膜部分282可以直接接触插入绝缘膜290。层间绝缘膜部分282与插入绝缘膜290接触的侧表面282_S可以沿层间绝缘膜部分282与插入绝缘膜290之间的界面而弯曲。层间绝缘膜部分282与插入绝缘膜290接触的侧表面282_S可以朝着插入绝缘膜290凸起，即，层间绝缘膜部分282的侧表面282_S可以具有朝着插入绝缘膜290突出的凸起形状。
如图所示，层间绝缘膜部分282的侧表面282_S可以与第二蚀刻停止膜252的邻近单元间隔物部分281的底角交会。备选地，与所示出的不同，层间绝缘膜部分282的侧表面282_S可以沿第二蚀刻停止膜252的底面的邻近单元间隔物部分281的至少一部分形成。
层间绝缘膜280可以包括例如基于氮化物的绝缘材料。单元间隔物部分281和层间绝缘膜部分282可以包括相同的材料。例如，单元间隔物部分281和层间绝缘膜部分282中的每一个可以包括氮化硅。
参考图1至图3，层间绝缘膜部分282和插入绝缘膜290可以设置在位线BL的远端上。层间绝缘膜部分282和插入绝缘膜290可以在与位线BL的延伸方向相同的方向上延伸。例如，层间绝缘膜部分282和插入绝缘膜290可以沿第二方向D2延伸。掩埋接触部BC可以沿第一方向D1和第二方向D2以直线或基本上线性地布置。着陆焊盘LP可以在第二方向D2上以Z字形方式布置。掩埋接触部BC可以在相邻的层间绝缘膜部分282之间以及相邻的插入绝缘膜290之间形成。着陆焊盘LP可以在层间绝缘膜部分282和插入绝缘膜290中的每一个延伸的第二方向D2上以Z字形方式布置。
当层间绝缘膜280包括氧化硅时，层间绝缘膜280可能对干蚀刻工艺的耐受性较低，因此可以随着接触部形成而被蚀刻掉。例如，当层间绝缘膜280包括氧化硅时，层间绝缘膜280的至少一部分可以随着图3所示的掩埋接触BC部的形成而被蚀刻掉。因此，彼此分隔的接触部可能彼此电连接，从而半导体器件的可靠性可能降低。
然而，在根据一些实施方式的半导体器件中，包括氮化硅的层间绝缘膜280可以设置在在位线结构140ST的远端上设置的第二蚀刻停止膜252上。因此，层间绝缘膜280对于干蚀刻工艺耐受，使得层间绝缘膜280可以在形成图3所示的掩埋接触部BC期间不被蚀刻。因此，可以改善半导体器件的可靠性。
在图4和图5中，外围配线265可以设置在层间绝缘膜部分282上。外围配线265可以穿过单元线封盖膜144，并且可以连接到单元导线140。此外，虽然未示出，但是外围配线265可以连接到单元栅电极112。外围配线分离图案270可以将外围配线265分成两个部分。
外围配线265可以包括与存储焊盘160的材料相同的材料。外围配线分离图案270可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和碳氮化硅膜中的至少一种。
第三蚀刻停止膜292可以设置在焊盘分离绝缘膜180和存储焊盘160上。第三蚀刻停止膜292可以延伸到外围区域24以及单元区域20。第三蚀刻停止膜292可以设置在外围配线265和外围配线分离图案270上。第三蚀刻停止膜292可以包括氮化硅膜、碳氮化硅膜、氮化硅硼膜(SiBN)、氮氧化硅膜和碳氧化硅膜中的至少一种。
信息存储部190可以设置在存储焊盘160上。信息存储部190可以电连接到存储焊盘160。信息存储部190的一部分可以设置在第三蚀刻停止膜292中。信息存储部190可以包括例如电容器。然而，本公开不限于此。信息存储部190包括下电极191、电容器介电膜192和上电极193。
下电极191可以设置在存储焊盘160上。将下电极191示出为具有柱状。然而，本公开不限于此。在另一示例中，下电极191可以具有圆柱状。电容器介电膜192在下电极191上形成。电容器介电膜192可以沿下电极191的轮廓形成。上电极193在电容器介电膜192上形成。上电极193可以覆盖下电极191的外壁。
在一个示例中，电容器介电膜192可以仅具有与上电极193竖直地重叠的部分。在另一示例中，如图所示，电容器介电膜192可以包括与上电极193竖直地重叠的第一部分和不与上电极193竖直地重叠的第二部分。
下电极191和上电极193中的每一个可以包括例如掺杂半导体材料、导电金属氮化物(例如氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如钌、铱、钛、钽等)或导电金属氧化物(例如氧化铱或氧化铌等)。然而，本公开不限于此。
电容器介电膜192可以包括例如氧化硅、氮化硅、氮氧化硅、高介电常数材料及其组合中的一种。然而，本公开不限于此。在根据一些实施方式的半导体器件中，电容器介电膜192可以包括其中氧化锆膜、氧化铝膜、氧化锆膜顺序地堆叠的堆叠结构。在根据一些实施方式的半导体器件中，电容器介电膜192可以包括含铪(Hf)的介电膜。在根据一些实施方式的半导体器件中，电容器介电膜192可以具有铁电材料膜和顺电材料膜的堆叠结构。
外围层间绝缘膜293可以设置在第三蚀刻停止膜292上。外围层间绝缘膜293可以覆盖上电极193的侧壁。外围层间绝缘膜293可以包括例如绝缘材料。
图6至图8是用于说明根据一些实施方式的半导体器件的图。为了便于说明，以下描述基于与使用图1至图5的那些描述的不同之粗。
作为参考，图6至图8是沿图1的线A-A截取的截面图。
参考图6，在根据一些实施方式的半导体器件中，单元绝缘膜130的远端可以从位线结构140ST的远端突出。单元绝缘膜130的侧表面130_S可以超出位线结构140ST的侧表面140ST_S并且朝着外围栅结构240ST突出。
第一蚀刻停止膜251可以沿单元绝缘膜130的从位线结构140ST的远端突出的顶面和单元绝缘膜130的侧表面130S延伸。单元间隔物部分281可以覆盖从位线结构140ST的远端突出的单元绝缘膜130。
参考图7，在根据一些实施方式的半导体器件中，位线结构的远端可以从单元绝缘膜130的远端突出。位线结构的侧表面140ST_S可以从单元绝缘膜130的侧表面130_S突出。
第一蚀刻停止膜251可以沿位线结构140ST的侧表面140ST_S延伸。
参考图8，在根据一些实施方式的半导体器件中，第二蚀刻停止膜252的至少一部分可以凹陷进单元区域隔离膜22。第二蚀刻停止膜252的底面或下表面252_BS可以设置在单元区限定膜或单元区域隔离膜22的顶面或上表面22_US以下。
第二蚀刻停止膜252的底面252_BS可以包括朝着单元区域隔离膜22凸起的凸起部和朝着单元区域隔离膜22凹入的凹入部中的至少一种。
如图所示，层间绝缘膜部分282可以沿第二蚀刻停止膜252的底面252_BS的邻近单元间隔物部分281的至少一部分形成。备选地，与所示出的不同，层间绝缘膜部分282可以在第二蚀刻停止膜252的底面252_BS的邻近单元间隔物部分281的拐角处与单元间隔物部分281交会。
图9至图13是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图。在关于制造方法的描述中简要描述或省略了与使用图1至图8的那些描述重复的描述。
参考图9，可以提供包括单元区域20、外围区域24和单元区域隔离膜22的衬底100。
随后，可以在单元区域20上形成单元绝缘膜130。单元绝缘膜130可以显露衬底100的外围区域24。
随后，可以在衬底100上并且在单元区域20中形成单元导电膜结构140p_ST。单元导电膜结构140p_ST可以形成在单元绝缘膜130上。单元导电膜结构140p_ST可以包括在单元绝缘膜130上顺序地堆叠的预备单元导电膜140p和预备单元封盖膜144p。此外，在单元导电膜结构140p_ST和衬底100之间可以形成预备位线接触部146p。预备位线接触部146p可以将单元导电膜结构140p_ST与衬底100彼此连接。
可以在在衬底100上并且在外围区域24中形成外围栅绝缘膜230、外围栅导电膜240和外围封盖膜244。外围栅绝缘膜230、外围栅导电膜240和外围封盖膜244可以与单元导电膜结构140p_ST的形成同时形成。
随后，可以沿单元导电膜结构140p_ST的顶面、单元导电膜结构140p_ST的侧表面、外围栅绝缘膜230、外围栅导电膜240和外围封盖膜244中的每一个的侧表面、以及外围封盖膜244的顶面来形成第一蚀刻停止膜251。第一蚀刻停止膜251可以显露单元区限定膜或单元区域隔离膜22的顶面22_US的至少一部分。
随后，可以在单元导电膜结构140p_ST的侧表面上形成牺牲间隔物281p。可以在外围栅结构240ST的侧表面上形成外围间隔物245。
随后，可以沿第一蚀刻停止膜251的侧壁、牺牲间隔物281p的侧壁或侧表面281_S、单元区限定膜22的顶面22_US和外围间隔物245的侧壁形成第二蚀刻停止膜252。预备单元封盖膜144p、第一蚀刻停止膜251和第二蚀刻停止膜252中的每一个可以包括例如氮化硅。牺牲间隔物281p可以包括例如氧化硅。
随后，可以在第二蚀刻停止膜252上形成预插入绝缘膜290p。预插入绝缘膜290p可以填充单元导电膜结构140p_ST与外围栅结构240ST之间的空间，并且可以设置在第二蚀刻停止膜252上。预插入绝缘膜290p可以包括例如氧化硅。
参考图10，可以在第二蚀刻停止膜252上形成包括第一开口OP1的掩模图案300。第一开口OP1可以显露在单元导电膜结构140p_ST和牺牲间隔物281p上的第二蚀刻停止膜252的顶面的一部分，并且显露预插入绝缘膜290p的顶面的一部分。
参考图11，可以将掩模图案300用作蚀刻掩模来执行蚀刻工艺，以显露牺牲间隔物281p的顶面。例如，可以执行干蚀刻工艺。因此，可以形成第一沟槽t1。第一沟槽t1可以至少部分地显露预备单元封盖膜144p、单元导电膜结构140p_ST的侧表面上的第一蚀刻停止膜251、牺牲间隔物281p的顶面、牺牲间隔物281p的侧表面上的第二蚀刻停止膜252和预插入绝缘膜290p。此外，由于第一沟槽t1，可以在单元导电膜结构140p_ST的顶面上形成台阶。即，可以形成具有距单元绝缘膜130的顶面的第一竖直尺寸h1的第一部分和具有距单元绝缘膜130的顶面的第二竖直尺寸h2的第二部分。
参考图11和图12，可以将掩模图案300用作蚀刻掩模来执行蚀刻工艺。例如，可以执行湿蚀刻工艺。例如，可以使用氢氟酸(HF)水溶液执行湿蚀刻工艺。因此，去除预插入绝缘膜290p的一部分以形成第二沟槽t2，并且可以形成插入绝缘膜290。此外，可以去除牺牲间隔物281p，以形成第三沟槽t3。
第二沟槽t2可以显露插入绝缘膜290的一部分。第二沟槽t2可以朝着插入绝缘膜290凹陷。第二沟槽t2的底面可以朝着插入绝缘膜290凸起。这可以是由于湿蚀刻工艺导致的。
第三沟槽t3可以至少显露单元区域隔离膜22的顶面在被布置在单元导电膜结构140p_ST的远端上的第一蚀刻停止膜251与第二蚀刻停止膜252之间的一部分。
参考图12和图13，可以去除掩模图案300。可以形成层间绝缘膜280。层间绝缘膜280可以覆盖第二蚀刻停止膜252以及第一沟槽至第三沟槽t1、t2和t3。层间绝缘膜280可以填充第一沟槽至第三沟槽t1、t2和t3。因此，可以形成填充第三沟槽t3的单元间隔物部分281、以及填充第一沟槽t1和第二沟槽t2并且覆盖第二蚀刻停止膜252和单元导电膜结构140p_ST的层间绝缘膜部分282。
层间绝缘膜部分的顶面282_US可以朝着衬底100凸起。这可以是由于第一沟槽至第三沟槽t1、t2和t3导致的。备选地，与所示出的不同，可以使用平坦化工艺将层间绝缘膜部分的顶面282_US平坦化。
随后，参考图13、图14和图15，可以将单元区域20中的单元导电膜结构140p_ST、层间绝缘膜280和第二蚀刻停止膜252图案化，从而可以形成在第二方向D2上延伸的位线结构140ST。在形成位线结构140ST时，可以形成位线接触部146。
随后，可以在单元栅结构110上形成围栏图案170和存储接触部120。随后，可以形成存储焊盘160、外围配线265和外围配线分离图案270。随后，可以形成第三蚀刻停止膜292。此外，可以形成信息存储部190。
图14是用于说明根据一些实施方式的半导体器件的图。为了便于说明，以下描述基于与使用图1至图5的那些描述的差异。
参考图14，在根据一些实施方式的半导体器件中，可以在与图1至图5的单元间隔物部分281相对应的位置处形成单元间隔物283。单元间隔物283可以与层间绝缘膜280分离。单元间隔物283可以经由第二蚀刻停止膜252与层间绝缘膜280分隔开。第二蚀刻停止膜252可以沿位线结构140ST的顶面和单元间隔物283的侧表面283_S连续地形成。单元间隔物283的侧表面283_S可以直接地完全接触第二蚀刻停止膜252。
单元间隔物283可以包括与层间绝缘膜280的材料不同的材料。例如，单元间隔物283可以包括基于氧化物的绝缘材料。
层间绝缘膜280可以包括层间绝缘膜部分282。位线结构140ST的顶面与层间绝缘膜280重叠的一部分可以没有台阶。
图15是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图。简要描述或省略了与使用图9至图13的那些描述重复的描述。
作为参考，图15可以是图10的工艺之后的图。图15中的单元间隔物283可以与图9中的牺牲间隔物281p相对应。
参考图10和图15，可以将掩模图案300用作蚀刻掩模来执行蚀刻工艺。例如，可以执行湿蚀刻工艺。例如，可以使用氢氟酸(HF)水溶液执行湿蚀刻工艺。因此，可以去除预插入绝缘膜290p的一部分以形成第四沟槽t4，并且可以形成插入绝缘膜290。
第四沟槽t4可以显露插入绝缘膜290的一部分。第四沟槽t4可以朝着插入绝缘膜290凹陷。第四沟槽t4的底面可以朝着插入绝缘膜290凸起。这可以是由于湿蚀刻工艺导致的。
随后，参考图14，可以去除掩模图案300。可以形成层间绝缘膜280。
图16是用于说明根据一些实施方式的半导体器件的图。为了便于说明，以下描述集中在与使用图14的那些描述的不同之处。
参考图16，在根据一些实施方式的半导体器件中，插入绝缘膜290和层间绝缘膜280可以顺序地堆叠在第二蚀刻停止膜252在位线结构140ST与外围栅结构240ST之间的部分上。插入绝缘膜290和层间绝缘膜280可以填充在第二蚀刻停止膜252上并且在位线结构140ST与外围栅结构240ST之间限定的空间。
层间绝缘膜280的底面(在该底面处，层间绝缘膜280与插入绝缘膜290彼此接触)可以朝着衬底100凸起。
图17和图18是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图。简要描述或省略了与使用图9至图13的那些描述重复的描述。
作为参考，图17可以是图9的工艺之后的图。图17中的单元间隔物283可以与图10中的牺牲间隔物281p相对应。
参考图17，可以在第二蚀刻停止膜252上形成包括第二开口OP2的掩模图案300。第二开口OP2可以显露在单元导电膜结构140p_ST和单元间隔物283上的第二蚀刻停止膜252的顶面的一部分、以及预插入绝缘膜290p的整个顶面。第二开口OP2可以显露第二蚀刻停止膜252在外围栅结构240ST上的至少一部分。然而，本公开不限于此。第二开口OP2可以不显露外围栅结构240ST上的第二蚀刻停止膜252。
参考图18，可以将掩模图案300用作蚀刻掩模来执行蚀刻工艺。例如，可以执行湿蚀刻工艺。例如，可以使用氢氟酸(HF)水溶液执行湿蚀刻工艺。因此，预插入绝缘膜290p的顶面可以凹陷，以形成第五沟槽t5，并且可以形成插入绝缘膜290。
第五沟槽t5可以显露插入绝缘膜290的整个顶面。第五沟槽t5可以朝着插入绝缘膜290凹陷。第五沟槽t5的底面可以朝着插入绝缘膜290凸起。这可以是由于湿蚀刻工艺导致的。
随后，参考图16，可以去除掩模图案300，并且可以形成层间绝缘膜280。
图19是用于说明根据一些实施方式的半导体器件的图。为了便于说明，以下描述基于与使用图16的描述的不同之处。
参考图19，根据一些实施方式的半导体器件可以不包括插入绝缘膜(图16中的290)。层间绝缘膜280可以覆盖整个第二蚀刻停止膜252。因此，层间绝缘膜280可以填充在第二蚀刻停止膜252上并且在位线结构140ST与外围栅结构240ST之间限定的空间。
图20是用于说明根据一些实施方式的半导体器件制造方法的中间结构的图。简要描述或省略了与使用图9至图13的那些描述重复的描述。
作为参考，图20可以是图17的工艺之后的图。
参考图17和图20，可以将掩模图案300用作蚀刻掩模来执行蚀刻工艺。例如，可以执行干蚀刻工艺。因此，可以去除预插入绝缘膜290p，以形成第六沟槽t6。第六沟槽t6可以由第二蚀刻停止膜252限定并且在单元区域隔离膜22上。
虽然已经参考附图详细描述了本公开的实施例，但是本公开无需被限制在这些实施例。本公开可以在不背离本公开的技术思想的范围之内以各种修改方式实现。因此，本公开中公开的实施例不旨在限制本公开的技术思想，而是旨在描述本公开。本公开的技术思想的范围不受实施例限制。因此，应理解的是，如上所述的实施例在所有方面都是说明性的而不是限制。本公开的保护范围应当根据权利要求来解释，并且在本公开的范围内的所有技术思想应当被解释为被包括在本公开的范围中。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元区域；
单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；
位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构具有设置在所述单元区域隔离膜上的远端；
单元间隔物，在所述位线结构的所述远端的竖直侧表面上；
蚀刻停止膜，沿所述单元间隔物的侧表面和所述单元区域隔离膜的顶面延伸；以及
层间绝缘膜，在所述蚀刻停止膜上，并且在所述单元间隔物的所述侧表面上，其中，所述层间绝缘膜包括氮化硅。
2.根据权利要求1所述的半导体器件，还包括：
插入绝缘膜，在所述单元区域隔离膜上，并且在所述层间绝缘膜的侧表面上，其中，所述插入绝缘膜包括与所述层间绝缘膜的材料不同的材料。
3.根据权利要求2所述的半导体器件，其中，所述插入绝缘膜包括氧化硅。
4.根据权利要求2所述的半导体器件，其中，所述衬底还包括沿着所述单元区域的外围的外围区，并且所述半导体器件还包括在所述衬底上并且在所述外围区中的外围栅结构，
其中，所述层间绝缘膜沿所述插入绝缘膜的顶面和所述外围栅结构的顶面延伸，
其中，所述插入绝缘膜在所述外围栅结构与所述层间绝缘膜之间。
5.根据权利要求1所述的半导体器件，其中，所述位线结构包括第一部分和包括所述远端的第二部分，
其中，相对于所述衬底，所述第二部分的顶面比所述第一部分的顶面低。
6.根据权利要求1所述的半导体器件，其中，所述单元间隔物包括氮化硅。
7.根据权利要求1所述的半导体器件，其中，所述单元间隔物包括与所述层间绝缘膜的材料不同的材料。
8.根据权利要求1所述的半导体器件，还包括：
单元绝缘膜，在所述衬底与所述位线结构之间，并且被设置在所述单元区域中，
其中，所述单元绝缘膜的远端从所述位线结构的所述远端突出。
9.根据权利要求1所述的半导体器件，还包括：
单元绝缘膜，在所述衬底与所述位线结构之间，并且被设置在所述单元区域中，
其中，所述位线结构的所述远端从所述单元绝缘膜的远端突出。
10.根据权利要求1所述的半导体器件，其中，所述衬底还包括沿着所述单元区域的外围并且通过所述单元区域隔离膜与所述单元区域分离的外围区，并且所述半导体器件还包括：
外围栅结构，在所述衬底上并且在所述外围区中；以及
所述单元区域隔离膜上的外围间隔物，其中，所述外围间隔物在所述单元间隔物与所述外围栅结构之间。
11.根据权利要求10所述的半导体器件，还包括：
插入绝缘膜，在所述单元区域隔离膜与所述层间绝缘膜之间，
其中，所述插入绝缘膜包括与氮化硅不同的材料，并且
其中，所述层间绝缘膜的底面与所述插入绝缘膜接触并且朝着所述插入绝缘膜凸起。
12.一种半导体器件，包括：
衬底，包括单元区域和沿着所述单元区域的外围的外围区；
单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；
位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构具有设置在所述单元区域隔离膜上的远端；
外围栅结构，在所述衬底上并且在所述外围区中；
层间绝缘膜，在所述单元区域隔离膜上并且在所述位线结构的远端上；以及
所述单元区域隔离膜上的插入绝缘膜，其中，所述插入绝缘膜在所述层间绝缘膜与所述外围栅结构之间，
其中，所述层间绝缘膜的与所述插入绝缘膜接触的侧表面朝着所述插入绝缘膜凸起。
13.根据权利要求12所述的半导体器件，其中，所述层间绝缘膜包括与所述插入绝缘膜的材料不同的材料。
14.根据权利要求12所述的半导体器件，还包括：
单元间隔物，在所述位线结构的所述远端的竖直侧表面上；以及
蚀刻停止膜，沿所述单元间隔物的侧表面、所述单元区域隔离膜的顶面和所述外围栅结构的至少一部分延伸；
其中，所述插入绝缘膜在所述蚀刻停止膜与所述层间绝缘膜之间。
15.根据权利要求14所述的半导体器件，其中，所述层间绝缘膜和所述单元间隔物中的每一个包括氮化硅。
16.根据权利要求14所述的半导体器件，其中，所述单元间隔物包括与所述层间绝缘膜的材料不同的材料。
17.一种半导体器件，包括：
衬底，包括单元区域和沿着所述单元区域的外围的外围区；
单元区域隔离膜，在所述衬底中并且沿所述单元区域的外边缘延伸；
栅电极，其至少一部分在所述衬底中并且在所述单元区域中，其中，所述栅电极在第一方向上延伸；
位线结构，在所述衬底上并且在所述单元区域中，其中，所述位线结构在与所述第一方向相交的第二方向上延伸，其中，所述位线结构具有在所述单元区域隔离膜上的远端；
单元间隔物，在所述位线结构的侧表面上；
外围栅结构，在所述外围区中并且在所述衬底上，其中，所述外围栅结构在所述第二方向上与所述位线结构分隔开；
蚀刻停止膜，沿所述单元间隔物的侧表面、所述单元区域隔离膜的顶面和所述外围栅结构的外面延伸；以及
层间绝缘膜，在所述蚀刻停止膜上并且在所述单元间隔物的所述侧表面上，其中，所述层间绝缘膜延伸到所述单元间隔物与所述外围栅结构之间的空间的至少一部分中，其中，所述层间绝缘膜包括氮化硅。
18.根据权利要求17所述的半导体器件，还包括：
插入绝缘膜，通过所述层间绝缘膜与所述单元间隔物分离，其中，所述插入绝缘膜在所述层间绝缘膜与所述外围栅结构之间，
其中，所述层间绝缘膜沿所述插入绝缘膜的顶面和所述外围栅结构的顶面延伸。
19.根据权利要求17所述的半导体器件，其中，所述层间绝缘膜填充所述单元间隔物与所述外围栅结构之间在所述单元区域隔离膜上的空间。
20.根据权利要求17所述的半导体器件，其中，相对于所述衬底，所述蚀刻停止膜的底面比所述单元区域隔离膜的顶面低。
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