CN115643755A - 半导体器件 - Google Patents

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CN115643755A CN202210812817.3A CN202210812817A CN115643755A CN 115643755 A CN115643755 A CN 115643755A CN 202210812817 A CN202210812817 A CN 202210812817A CN 115643755 A CN115643755 A CN 115643755A
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崔峻荣
洪润基
金台勋
吕晟溱
韩相然
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Abstract

提供了一种半导体器件。该半导体器件包括：衬底，包括单元区和核心区；边界元件分隔膜，设置在衬底内部并将单元区和核心区分开；以及位线，设置在单元区和边界元件分隔膜上并沿第一方向延伸，其中边界元件分隔膜包括第一区域和第二区域，以边界元件分隔膜的下侧为基准，边界元件分隔膜的第一区域的上侧的高度与边界元件分隔膜的第二区域的上侧的高度不同，位线设置在边界元件分隔膜的第一区域和第二区域上方。

Description

半导体器件
技术领域
本发明涉及一种半导体器件。
背景技术
随着半导体元件变得高度集成，单独的电路图案被进一步小型化以在小区域中集成更多的半导体元件。结果，最近半导体元件的设计规则急剧下降。
在高度地按比例缩小的半导体元件中，形成多条布线和插设在多条布线之间的多个掩埋接触(BC)的工艺变得越来越复杂和困难。因此，可能需要适当的结构配置和精细调整的工艺来确保制造的半导体元件具有可靠的结构。
发明内容
本发明的实施方式提供了一种能够提高可靠性和性能的半导体器件。
根据本发明的一实施方式，提供了一种半导体器件，包括：衬底，包括单元区和核心区；边界元件分隔膜，设置在衬底内部并将单元区和核心区分开；以及位于单元区和边界元件分隔膜上并沿第一方向延伸的位线，其中边界元件分隔膜包括第一区域和第二区域，以边界元件分隔膜的底侧为基准，边界元件分隔膜的第一区域的上侧的高度与边界元件分隔膜的第二区域的上侧的高度不同，并且位线设置在边界元件分隔膜的第一区域和边界元件分隔膜的第二区域上方。
根据本发明的一实施方式，提供了一种半导体器件，包括：衬底，包括单元区和核心区；边界元件分隔膜，设置在衬底内部并将单元区和核心区分开；分隔区域覆盖膜，设置在边界元件分隔膜上；以及位线，设置在单元区和边界元件分隔膜上并沿第一方向延伸，其中边界元件分隔膜包括第一区域和第二区域，分隔区域覆盖膜设置在边界元件分隔膜的第二区域上，并且不设置在边界元件分隔膜的第一区域上，边界元件分隔膜的第一区域的上侧设置在与分隔区域覆盖膜的上侧的平面相同的平面上，并且位线设置在边界元件分隔膜的第一区域和边界元件分隔膜的第二区域上方。
根据本发明的一实施方式，提供了一种半导体器件，包括：衬底，包括单元区和核心区；边界元件分隔膜，设置在衬底内部，将单元区和核心区分隔开，并且包括第一区域和第二区域；位线结构，设置在单元区和边界元件分隔膜上，并且包括沿第一方向延伸的位线和设置在位线上的位线覆盖膜；栅电极，设置在单元区的衬底内部并与位线交叉；以及缓冲层，设置在边界元件分隔膜上并沿第一方向延伸，其中位线设置在边界元件分隔膜的第一区域和边界元件分隔膜的第二区域上方，缓冲层在边界元件分隔膜的第一区域上设置在边界元件分隔膜和位线之间，并且不设置在边界元件分隔膜的第二区域上，并且位线的下侧在第一区域中与缓冲层的上侧接触并在第二区域中与边界元件分隔膜的上侧接触。
然而，本发明的实施方式不限于本文所阐述的实施方式。通过参考下面给出的本发明的详细描述，本发明的上述和其它方面对于本发明所属领域的普通技术人员将变得更加清楚。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明的实施方式，其中：
图1和图2是用于说明根据本发明的一实施方式的半导体器件的布局图；
图3是沿图2的I-I截取的剖视图；
图4是沿图2的II-II截取的剖视图以说明根据本发明的一实施方式的半导体器件；
图5A和图5B是各自沿图2的II-II截取的剖视图，以说明根据本发明的一实施方式的半导体器件；
图6A和图6B是各自沿图2的II-II截取的剖视图，以说明根据本发明的一实施方式的半导体器件；
图7至图13是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图；
图14至图18是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图；以及
图19至图24是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图。
由于图1-24中的附图旨在用于说明目的，附图中的元件不必按比例绘制。例如，为了清晰起见，一些元件可能被放大或夸大。
具体实施方式
在下文中，将参照附图详细描述本发明的实施方式。图中相同的部件用相同的附图标记表示，并且将不再提供对其的重复描述。
在根据本发明的一实施方式的半导体器件的附图中，虽然动态随机存取存储器(DRAM)器件被示为示例，但是本发明不限于此。例如，半导体器件可以是静态RAM(SRAM)器件、相变RAM(PRAM)器件、磁性RAM(MRAM)器件或铁电RAM(FRAM)器件。或者，半导体器件可以是逻辑半导体器件，诸如例如中央处理单元(CPU)、微处理单元(MPU)、图形处理单元(GPU)或应用处理器(AP)。
在下文中，将参照图1至图3描述根据本发明的一实施方式的半导体器件。
图1和图2是用于说明根据本发明的一实施方式的半导体器件的布局图。图3是沿图2的I-I截取的剖视图。
参照图1，根据本发明的一实施方式的半导体器件包括单元区CELL、核心区CORE和边界区INTERFACE。例如，半导体器件的衬底包括单元区CELL、核心区CORE和边界区INTERFACE。
半导体单元可以设置在单元区CELL中，同时形成阵列。例如，当要形成的半导体器件是半导体存储器件时，半导体存储单元可以设置在单元区CELL中，同时形成阵列。
核心区CORE可以设置在单元区CELL周围，或者可以设置在与单元区CELL不同的单独区域中。一些控制元件和虚设元件可以形成在核心区CORE中。因此，控制形成在单元区CELL中的半导体单元所需的电路可以设置在核心区CORE中。
边界区INTERFACE可以设置在单元区CELL和核心区CORE之间。例如，边界区INTERFACE可以被设置为在单元区CELL和核心区CORE之间与单元区CELL和核心区CORE相邻。例如，如图1所示，边界区INTERFACE可以设置在单元区CELL和核心区CORE之间，并且设置在单元区CELL的周围。因此，边界区INTERFACE可以围绕单元区CELL。此外，核心区CORE可以围绕边界区INTERFACE和单元区CELL。
边界元件分隔膜(图4的110a)可以设置在边界区INTERFACE中。边界元件分隔膜110a可以设置在衬底100的内部。因此，边界元件分隔膜110a可以将单元区CELL和核心区CORE分开。
作为参考，图2是详细示出图1的区域R的图。
参照图2，根据本发明的一实施方式的半导体器件可以包括多个有源区ACT。有源区ACT可以由形成在衬底(图3的100)内部的单元元件分隔膜(图4的110)限定。
随着半导体器件设计规则的减小，有源区ACT可以以对角线或斜线的条形的形式设置，如图所示。例如，在第一方向X和第二方向Y延伸的平面上，多个条可以在除了第一方向X和第二方向Y之外的任意方向上彼此平行地延伸。
多个栅电极可以设置在有源区ACT上并且在第一方向X上延伸跨过有源区ACT。多个栅电极可以延伸为彼此平行。多个栅电极例如可以是多条字线WL。
字线WL可以在第二方向Y上以相等的间隔设置，并且被掩埋在衬底100中。字线WL的宽度和字线WL之间的间隔可以根据设计规则来确定。
在与字线WL正交的第二方向Y上延伸的多条位线BL可以设置在字线WL上。因此，位线BL可以倾斜地与有源区ACT交叉并且可以垂直地与字线WL交叉。位线BL可以设置在单元区CELL和边界元件分隔膜(图4的110a)上。多条位线BL可以延伸为彼此平行。
位线BL可以以相等的间隔设置。位线BL的宽度或位线BL之间的间隔可以根据设计规则来确定。
根据本发明的一实施方式的半导体器件可以包括形成在有源区ACT上的各种接触布置。各种接触布置可以包括例如直接接触DC、掩埋接触BC、着落焊盘LP等。
这里，直接接触DC可以表示将有源区ACT电连接到位线BL的接触。掩埋接触BC可以表示将有源区ACT连接到电容器的下电极(图3的191)的接触。
考虑到布置结构，掩埋接触BC和单元有源区ACT之间的接触面积可以很小。因此，可以引入导电着落焊盘LP以增加与有源区ACT的接触面积并增加与电容器的下电极(图3的191)的接触面积。多个掩埋接触BC可以各自形成在多条位线BL当中的两条相邻位线BL之间以及多条字线WL当中的两条相邻字线WL之间。多个掩埋接触BC可以在第一方向X和第二方向Y上排列成矩阵。
着落焊盘LP可以设置在有源区ACT和掩埋接触BC之间，并且可以设置在掩埋接触BC和电容器的下电极(图3的191)之间。在根据本发明的一实施方式的半导体器件中，着落焊盘LP可以设置在掩埋接触BC和电容器的下电极之间。通过引入着落焊盘LP来增加接触面积，可以降低有源区ACT和电容器的下电极之间的接触电阻。
在根据本发明的一实施方式的半导体器件中，直接接触DC可以设置在有源区ACT的中心部分中。由于直接接触DC可以电连接到位线BL，有源区ACT的中心部分可以通过直接接触DC电连接到位线BL。掩埋接触BC可以设置在有源区ACT的两个端部。
由于掩埋接触BC设置在有源区ACT的两个端部，因此可以将着落焊盘LP设置为与有源区ACT的两个端部相邻并且与掩埋接触BC部分重叠。
或者，掩埋接触BC可以形成为与位于相邻字线WL之间和相邻位线BL之间的有源区ACT和单元元件分隔膜(图3和图4的110)重叠。
字线WL可以形成为衬底100内部的掩埋结构。字线WL可以在直接接触DC和掩埋接触BC之间跨过有源区ACT设置。
如图所示，单个有源区ACT可以与两条字线WL相交。由于有源区ACT被倾斜地设置，所以字线WL可以与有源区ACT具有小于90度的角度。
掩埋接触BC可以对称设置。因此，掩埋接触BC可以沿着第一方向X和第二方向Y设置在一条直线上。
与掩埋接触BC不同，着落焊盘LP可以在位线BL沿其延伸的第二方向Y上以Z字形方式设置。此外，着落焊盘LP可以被设置为在字线WL沿其延伸的第一方向X上与每条位线BL的相同侧表面部分重叠。
当在第一方向X上延伸的第一行着落焊盘LP布置于在第一方向X上延伸的第二行着落焊盘LP的旁边时，第一行着落焊盘LP中的每个可以与相应位线BL的左侧重叠，并且第二行着落焊盘LP中的每个可以与相应位线BL的右侧重叠。
直接接触DC、掩埋接触BC和着落焊盘LP可以各自包括导电材料，并且可以各自是由一种类型的导电材料构成的单层，或者由各种类型的导电材料的组合构成的多层。直接接触DC、掩埋接触BC和着落焊盘LP可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
参照图3，根据本发明的一实施方式的半导体器件可以包括单元元件分隔膜110、多个栅极结构130、存储接触120和信息存储单元190。
衬底100可以是体硅(Si)或SOI(绝缘体上硅)。相比之下，衬底100可以是硅(Si)衬底或者可以包括但不限于硅锗(SiGe)、SGOI(绝缘体上硅锗)、锑化铟(InSb)、碲化铅(PbTe)化合物、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)、磷化镓(GaP)或锑化镓(GaSb)。此外，半导体衬底100可以包括一个或更多个半导体层或结构，并且可以包括半导体器件的有源或可操作部分。在下文中，衬底100将被描述为硅(Si)衬底。
单元元件分隔膜110可以形成在衬底100的内部。单元元件分隔膜110可以具有拥有优良元件分离特性的STI(浅沟槽隔离)结构。在本发明的一实施方式中，可以通过经由各向异性蚀刻工艺去除衬底100的上部来形成浅隔离沟槽，然后可以提供绝缘膜来填充浅隔离沟槽以形成单元元件分隔膜110。单元元件分隔膜110可以在衬底100内部限定有源区ACT。
由单元元件分隔膜110限定的有源区ACT可以具有包括短轴和长轴的长岛形状，如图1所示。有源区ACT可以具有斜线形状以相对于形成在单元元件分隔膜110内的字线WL具有小于90度的角度。此外，有源区ACT可以具有斜线形状以相对于形成在单元元件分隔膜110上的位线BL具有小于90度的角度。也就是，有源区ACT可以在相对于第一方向X和第二方向Y具有预定角度的方向上延伸。
单元元件分隔膜110可以包括但不限于例如硅氧化物(SiO2)膜、硅氮化物(Si3N4)膜和硅氮氧化物(SiON)膜中的至少一种。在根据本发明的一实施方式的半导体器件中，单元元件分隔膜110将被描述为包括硅氧化物(SiO2)膜。
在图3中，虽然单元元件分隔膜110被描述为由单个绝缘膜形成，但这仅是为了便于说明，本发明不限于此。例如，单元元件分隔膜110可以是包括两种绝缘层的双层，或者包括至少三种绝缘层的组合的多层。例如，单元元件分隔膜110可以包括两种不同类型的绝缘层，诸如硅氧化物(SiO2)层和硅氮化物(Si3N4)层。
在图3中，单元元件分隔膜110的上侧和衬底100的上侧被示为设置在同一平面上，这仅是为了便于说明，本发明不限于此。
栅极结构130可以形成在衬底100和单元元件分隔膜110的内部。栅极结构130可以跨过单元元件分隔膜110和由单元元件分隔膜110限定的有源区ACT形成。也就是，单个栅极结构130可以形成在衬底100和位于栅极结构130沿其延伸的方向上的单元元件分隔膜110的内部。
在图3中，相邻的第一栅极结构130_1和第二栅极结构130_2中的一个可以形成在单元元件分隔膜110内部，另一个可以形成在衬底100内部。例如，如图3所示，第一栅极结构130_1形成在衬底100内部，第二栅极结构130_2形成在单元元件分隔膜110内部。然而，在另一位置，第一栅极结构130_1可以形成在单元元件分隔膜110内部，第二栅极结构130_2可以形成在衬底100内部。
栅极结构130可以包括形成在衬底100和单元元件分隔膜110内部的栅沟槽135、栅极绝缘膜131、栅电极132、第一栅极覆盖图案133和第二栅极覆盖图案134。
栅极结构130可以与单元导电线220交叉，并且可以设置在单元区CELL的衬底100内部。栅极结构130可以沿着第一方向X延伸。这里，栅电极132可以对应于字线WL。单元导电线220可以对应于位线BL。
栅极绝缘膜131可以沿着栅沟槽135的侧壁和底侧延伸。栅极绝缘膜131可以沿着栅沟槽135的至少一部分的轮廓延伸。
栅极绝缘膜131可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或具有比硅氧化物(SiO2)的介电常数更高的介电常数的高介电常数材料。例如，栅极绝缘膜131可以由例如铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O5)或钛氧化物(TiO2)形成。
栅电极132可以形成在栅极绝缘膜131上，并且可以填充栅沟槽135的一部分。栅电极132可以与单元导电线220交叉。
栅电极132可以包括例如导电金属氧化物、导电金属氮氧化物等，并且还可以包括金属性材料的氧化形式。
第一栅极覆盖图案133可以形成在栅电极132上。第二栅极覆盖图案134可以形成在第一栅极覆盖图案133上。第一栅极覆盖图案133和第二栅极覆盖图案134可以填充其中形成有栅电极132的剩余的栅沟槽135。第一栅极覆盖图案133可以沿着栅电极132的顶表面延伸。在本发明的一实施方式中，第一栅极覆盖图案133的端部可以与栅电极132的端部对齐。
第一栅极覆盖图案133可以包括例如硅氮化物(Si3N4)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。
第二栅极覆盖图案134可以包括例如硅氮化物(Si3N4)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。
虽然图4至图6B示出了第二栅极覆盖图案134的上侧、单元元件分隔膜110的上侧和衬底100的上侧设置在同一平面上，这只是为了说明的方便，本发明不限于此。
尽管栅极绝缘膜131被示出为沿着第一栅极覆盖图案133的侧壁和第二栅极覆盖图案134的侧壁延伸，但是本发明不限于此。例如，栅极绝缘膜131沿着栅电极132的侧壁延伸，但可以不沿着第一栅极覆盖图案133的侧壁和第二栅极覆盖图案134的侧壁延伸。例如，栅极绝缘膜131的顶表面可以被第一栅极覆盖图案133覆盖。
在图3中，形成在衬底100中的第一栅极结构130_1的最下部的位置可以不同于形成在单元元件分隔膜110中的第二栅极结构130_2的最下部的位置。例如，从第一层间绝缘膜170的下表面到第一栅极结构130_1的最下部的距离可以小于从第一层间绝缘膜170的下表面到第二栅极结构130_2的最下部的距离。
在形成栅沟槽135的过程中，由于衬底100的蚀刻速率和单元元件分隔膜110的蚀刻速率彼此不同，所以形成在衬底100中的第一栅极结构130_1的最下部的位置可以不同于形成在单元元件分隔膜110中的第二栅极结构130_2的最下部的位置。此外，通过使用不同的蚀刻工艺和/或单元元件分隔膜110包括不同的材料，第一栅极结构130_1在第二方向Y上的最大宽度可以不同于第二栅极结构130_2在第二方向Y上的最大宽度。
杂质掺杂区可以形成在栅极结构130的至少一侧上。杂质掺杂区可以是晶体管的源极/漏极区。
存储接触120可以形成在衬底100上，并且可以设置在第一栅极结构130_1和第二栅极结构130_2之间。存储接触120可以包括沿着第一层间绝缘膜170的侧壁延伸的部分。存储接触120可以对应于掩埋接触BC。
存储接触120可以填充存储接触凹槽125。存储接触凹槽125可以是形成在衬底100和单元元件分隔膜110内部的凹槽。
存储接触120可以包括下部121和上部122。存储接触120的下部121可以填充存储接触凹槽125。例如，存储接触的下部121可以形成在衬底100和单元元件分隔膜110内部。存储接触的上部122形成在存储接触的下部121上。存储接触的上部122可以沿着第一层间绝缘膜170的侧壁延伸。
存储接触120可以连接到源极/漏极区。存储接触120可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。例如，在本发明的一实施方式中，存储接触120可以包括掺杂多晶硅(p-Si)。
存储焊盘160可以形成在存储接触120上，并且可以电连接到存储接触120。这里，存储焊盘160可以对应于着落焊盘LP。
存储焊盘160可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。例如，在本发明的一实施方式中，存储焊盘160可以由包含金属(诸如例如钨(W))的材料形成。
第二层间绝缘膜180可以形成在存储焊盘160和第一层间绝缘膜170上。第二层间绝缘膜180可以限定存储焊盘160的形成多个隔离区的区域。此外，第二层间绝缘膜180可以被图案化以暴露存储焊盘160的上侧的一部分。
第二层间绝缘膜180可以包括绝缘材料以将多个存储焊盘160彼此电分离。例如，第二层间绝缘膜180可以包括但不限于硅氧化物(SiO2)膜、硅氮化物(Si3N4)膜、硅氮氧化物(SiON)膜或其组合。
蚀刻停止膜185可以设置在第二层间绝缘膜180的上侧和存储焊盘160的上侧。蚀刻停止膜185可以沿着第二层间绝缘膜180的上侧以及存储焊盘160的上侧延伸。
信息存储单元190可以形成在第二层间绝缘膜180上，并且可以电连接到存储焊盘160。因此，信息存储单元190可以通过存储焊盘160电连接到存储接触120。
信息存储单元190可以包括例如但不限于电容器。信息存储单元190包括下电极191、电容器绝缘膜192和上电极193。
下电极191可以具有例如圆柱形状。存储接触120和存储焊盘160可以用于将有源区ACT连接到信息存储单元190的下电极191。例如，多个存储焊盘160可以各自被布置为沿着与衬底100的上表面正交的方向(例如第三方向Z)与存储接触120部分地重叠，以便将有源区ACT连接到下电极191。
电容器绝缘膜192形成在下电极191上，并且可以沿着下电极191的上侧和部分侧表面形成。电容器绝缘膜192可以沿着蚀刻停止膜185的上侧形成。
上电极193形成在电容器绝缘膜192上。上电极193可以围绕下电极191的侧壁。
下电极191可以包括例如但不限于掺杂的半导体材料、导电金属氮化物(例如，钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN)等)、金属(例如，钌(Ru)、铱(Ir)、钛(Ti)或钽(Ta)等)、导电金属氧化物(例如，铱氧化物(IrO2)等)等。
电容器绝缘膜192可以包括例如但不限于硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrxTiyOz)、钡钛氧化物(BaTixOy)、锶钛氧化物(SrTixOy)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、铅钪钽氧化物(Pb(Sc,Ta)O3)、铌酸铅锌[Pb(Zn1/3Nb2/3)O3]或其组合。
上电极193可以包括例如掺杂的半导体材料、金属、导电金属氮化物和金属硅化物中的至少一种。
图4是沿图2的II-II截取的剖视图，用于说明根据本发明的一实施方式的半导体器件。
为了便于说明，将省略或简化参照图1至图3说明的内容的重复部分。
参照图4，根据本发明的一实施方式的半导体器件还可以包括缓冲层202、位线结构、位线接触210、单元层间绝缘膜295和插入层间绝缘膜291。
缓冲层202可以形成在衬底100、单元元件分隔膜110、栅极结构130和边界元件分隔膜110a上。在边界元件分隔膜110a上，缓冲层202可以沿着边界元件分隔膜110a的第一区域A1的上侧的轮廓和第二区域A2的上侧的轮廓延伸。
缓冲层202可以沿着衬底100的上侧、单元元件分隔膜110的上侧、栅极结构130的上侧和边界元件分隔膜110a的上侧在第二方向Y上延伸。缓冲层202可以与位线接触210的侧表面接触。缓冲层202可以设置在单元导电线220下方。
缓冲层202可以是如图所示的单个膜，但本发明不限于此。例如，缓冲层202可以是包括第一缓冲层和第二缓冲层的多个膜。例如，虽然第一缓冲层可以包括硅氧化物(SiO2)膜并且第二缓冲层可以包括硅氮化物(Si3N4)膜，但是本发明不限于此。
位线结构可以设置在缓冲层202上，并且可以在第二方向Y上延伸。位线结构可以与位线接触210接触。
位线结构可以包括单元导电线220、单元线覆盖膜230、单元线间隔物240和第二蚀刻停止膜250。
单元导电线220可以形成在衬底100的其上形成有栅极结构130的单元区CELL上以及在单元元件分隔膜110上。位线接触210可以设置在衬底100的单元区CELL上，并且可以电连接到单元导电线220。结果，设置在位线接触210下方的衬底100可以电连接到单元导电线220。单元导电线220可以设置在边界元件分隔膜110a的第一区域A1和第二区域A2上方。单元导电线220可以沿着第二方向Y延伸。
单元导电线220可以与单元元件分隔膜110和由单元元件分隔膜110限定的有源区ACT交叉。单元导电线220可以形成为与栅极结构130交叉。这里，单元导电线220可以对应于位线BL。换言之，位线BL可以设置在边界元件分隔膜110a的第一区域A1和边界元件分隔膜110a的第二区域A2上方。
单元导电线220可以是多个膜。单元导电线220可以包括例如第一单元导电膜221、第二单元导电膜222和第三单元导电膜223。第一至第三单元导电膜221、222和223可以顺序堆叠在衬底100和单元元件分隔膜110上。尽管单元导电线220被示为三层膜，但本发明不限于此。
第一至第三单元导电膜221、222和223中的每个可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种。例如，第一单元导电膜221可以包括掺杂的半导体材料，第二单元导电膜222可以包括导电硅化物化合物和导电金属氮化物中的至少一种，第三单元导电膜223可以包括金属和金属合金中的至少一种。例如，在本发明的一实施方式中，第一单元导电膜221可以包括掺杂多晶硅(p-Si)，第二单元导电膜222可以包括钛硅氮化物(TiSiN)，第三单元导电膜223可以包括钨(W)。然而，本发明不限于此。
单元线覆盖膜230可以设置在单元导电线220上。单元线覆盖膜230可以沿着单元导电线220的上侧在第二方向Y上延伸。由于单元导电线220可以对应于位线BL，所以单元线覆盖膜230也可以称为位线覆盖膜。
第一区域A1上的单元线覆盖膜230的上侧和第二区域A2上的单元线覆盖膜230的上侧可以设置在同一平面上。
单元线覆盖膜230可以包括例如硅氮化物(Si3N4)膜、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅氧碳氮化物(SiOCN)中的至少一种。在根据本发明的一实施方式的半导体存储器件中，单元线覆盖膜230可以包括例如硅氮化物(Si3N4)膜。
尽管单元线覆盖膜230被示为单个膜，但本发明不限于此。也就是，例如，单元线覆盖膜230可以是多个膜。然而，当构成多个膜的每个膜是相同的材料时，单元线覆盖膜230可以被视为单个膜。
单元线间隔物240可以设置在缓冲层202、单元导电线220和单元线覆盖膜230的侧壁上。单元线间隔物240可以从边界元件分隔膜110a的上侧在与第一方向X和第二方向Y交叉的第三方向Z上延伸。例如，单元线间隔物240可以设置在边界元件分隔膜110a的第二区域A2上方。
单元线间隔物240可以是如图所示的单个膜，但本发明不限于此。例如，单元线间隔物240可以是包括第一至第四单元线间隔物的多个膜。例如，第一至第四单元线间隔物可以各自包括但不限于硅氧化物(SiO2)膜、硅氮化物(Si3N4)膜、硅氮氧化物(SiON)膜、硅氧碳氮化物(SiOCN)膜、空气或其组合。
第二蚀刻停止膜250可以设置在衬底100上。第二蚀刻停止膜250可以沿着单元线覆盖膜230的轮廓和单元线间隔物240的轮廓形成。第二蚀刻停止膜250可以围绕单元线覆盖膜230和单元线间隔物240。此外，第二蚀刻停止膜250也可以沿着边界区INTERFACE和核心区CORE中未被单元线间隔物240和缓冲层202覆盖的边界元件分隔膜110a的顶表面的轮廓以及衬底100的顶表面的轮廓形成。
第二蚀刻停止膜250可以包括例如硅氮化物(Si3N4)膜、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅氧碳氮化物(SiOCN)中的至少一种。
位线接触210可以电连接单元导电线220和衬底100。这里，位线接触210可以对应于直接接触DC。
位线接触210的下部可以形成在衬底100内部。位线接触210的上侧可以设置在位线结构内部。例如，位线接触210的上侧可以与第二单元导电膜222接触。
在图4中，在与位线接触210的上侧重叠的区域中，单元导电线220可以包括第二单元导电膜222和第三单元导电膜223。在不与位线接触210的上侧重叠的区域中，单元导电线220可以包括第一至第三单元导电膜221、222和223。例如，第一单元导电膜221的上侧和位线接触210的上侧可以设置在同一平面上。
位线接触210可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
单元层间绝缘膜295可以形成在衬底100和边界元件分隔膜110a上，并且可以设置在边界区INTERFACE内。单元层间绝缘膜295的一部分也可以形成在核心区CORE中。单元层间绝缘膜295可以形成在位线结构的侧壁上。例如，单元层间绝缘膜295可以设置在第二蚀刻停止膜250上。
单元层间绝缘膜295可以包括例如基于氧化物的绝缘材料。例如，在本发明的一实施方式中，单元层间绝缘膜295可以包括硅氧化物(SiO2)。
插入层间绝缘膜291可以形成在衬底100上。插入层间绝缘膜291可以形成在位线结构和单元层间绝缘膜295上。插入层间绝缘膜291可以覆盖位线结构和单元层间绝缘膜295。
插入层间绝缘膜291可以包括例如基于氮化物的绝缘材料。
参照图4，在根据本发明的一实施方式的半导体器件中，边界元件分隔膜110a可以包括第一区域A1和第二区域A2。
第一区域A1可以是比第二区域A2更靠近单元区CELL的区域。边界元件分隔膜110a可以包括在第二区域A2内部的沟槽110T。
以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第一区域A1的上侧的高度H1可以不同于边界元件分隔膜110a的第二区域A2的上侧的高度H2。当以边界元件分隔膜110a的底侧为基准比较边界元件分隔膜110a的第一区域A1的上侧的高度H1和边界元件分隔膜110a的第二区域A2的上侧的高度H2时，高度H1和高度H2中的每个都是从边界元件分隔膜110a的底侧测量的。例如，以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第一区域A1的上侧的高度H1可以高于边界元件分隔膜110a的第二区域A2的上侧的高度H2。
边界元件分隔膜110a还可以包括第三区域A3。第三区域A3可以是比第二区域A2更靠近核心区CORE的区域。第二区域A2可以位于第一区域A1和第三区域A3之间。
以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第三区域A3的上侧的高度H3可以不同于边界元件分隔膜110a的第二区域A2的上侧的高度H2。例如，以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第三区域A3的上侧的高度H3可以高于边界元件分隔膜110a的第二区域A2的上侧的高度H2。在本发明的一实施方式中，边界元件分隔膜110a的第三区域A3的上侧的高度H3可以与边界元件分隔膜110a的第一区域A1的上侧的高度H1相同，但本发明不限于此。
边界元件分隔膜110a的第一区域A1中的单元线覆盖膜230的厚度D1可以小于边界元件分隔膜110a的第二区域A2中的单元线覆盖膜230的厚度D2。
图5A和图5B是各自沿图2的II-II截取的剖视图，以说明根据本发明的一实施方式的半导体器件。作为参考，将主要描述与参照图4描述的那些不同的点。
为了便于说明，将主要描述与参照图4描述的那些不同的点。
参照图5A，根据本发明的一实施方式的半导体器件还可以包括分隔区域覆盖膜300。
分隔区域覆盖膜300可以设置在边界元件分隔膜110a的第二区域A2上。分隔区域覆盖膜300可以不设置在边界元件分隔膜110a的第一区域A1上。例如，分隔区域覆盖膜300可以不延伸到边界元件分隔膜110a的第一区域A1。边界元件分隔膜110a的在第三方向Z上与分隔区域覆盖膜300重叠的区域可以定义为第二区域A2。分隔区域覆盖膜300可以包括例如硅氮化物(Si3N4)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。在本发明的一实施方式中，分隔区域覆盖膜300和第二栅极覆盖图案134可以由相同的材料形成。
分隔区域覆盖膜300可以设置在边界元件分隔膜110a的上侧和位线结构之间。例如，分隔区域覆盖膜300可以设置在边界元件分隔膜110a的上侧和缓冲层202之间。
以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第一区域A1的上侧的高度H1可以不同于边界元件分隔膜110a的第二区域A2的上侧的高度H2。例如，以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第一区域A1的上侧的高度H1可以高于边界元件分隔膜110a的第二区域A2的上侧的高度H2。例如，边界元件分隔膜110a的第一区域A1的上侧和第三区域A3的上侧的高度H1可以高于边界元件分隔膜110a的第二区域A2的上侧的高度H2。这里，边界元件分隔膜110a的第一区域A1的上侧和边界元件分隔膜110a的第三区域A3的上侧具有相同的高度H1。
以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第一区域A1的上侧的高度H1可以与边界元件分隔膜110a的第二区域A2上的分隔区域覆盖膜300的上侧的高度相同。例如，边界元件分隔膜110a的第一区域A1的上侧可以位于与边界元件分隔膜110a的第二区域A2上的分隔区域覆盖膜300的上侧的平面相同的平面上。
分隔区域覆盖膜300的上侧可以具有板形状，如图5B所示。然而，这仅仅是示例，本发明不限于此。例如，如图5A所示，分隔区域覆盖膜300的上侧可以具有朝向衬底100在第三方向Z上凹陷的槽。
在边界元件分隔膜110a上，缓冲层202可以沿着边界元件分隔膜110a的第一区域Al的上侧和第二区域A2上的分隔区域覆盖膜300的上侧的轮廓延伸。单元线间隔物240可以在第三方向Z上与分隔区域覆盖膜300重叠，但本发明不限于此。分隔区域覆盖膜300的一部分可以与第二蚀刻停止膜250直接接触，但本发明不限于此。
图6A和图6B是各自沿图2的II-II截取的剖视图，以说明根据本发明的一实施方式的半导体器件。作为参考，将主要描述与参照图4、图5A和图5B描述的那些不同的点。
参照图6A和图6B，在根据本发明的一实施方式的半导体器件中，边界元件分隔膜110a可以包括第四区域A4和第五区域A5。
第四区域A4可以是比第五区域A5更靠近单元区CELL的区域。
在根据本发明的一实施方式的半导体器件中，缓冲层202可以设置在边界元件分隔膜110a上，并且可以沿着第二方向Y延伸。
缓冲层202可以设置在边界元件分隔膜110a的第四区域A4上。在第四区域A4上，缓冲层202可以设置在边界元件分隔膜110a和单元导电线220之间。缓冲层202可以沿着第二方向Y从单元区CELL延伸到边界区INTERFACE。
缓冲层202可以不设置在边界元件分隔膜110a的第五区域A5上。缓冲层202可以不设置在第五区域A5中的边界元件分隔膜110a和单元导电线220之间。
边界元件分隔膜110a的第四区域A4中的单元线覆盖膜230的厚度D3可以小于边界元件分隔膜110a的第五区域A5中的单元线覆盖膜230的厚度D4。
单元导电线220可以设置在边界元件分隔膜110a的第四区域A4和边界元件分隔膜110a的第五区域A5上方。在第四区域A4中，单元导电线220的下侧可以与缓冲层202的上侧接触。在第五区域A5中，单元导电线220的下侧可以与边界元件分隔膜110a的上侧接触。
以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第四区域A4的上侧的高度H4可以不同于边界元件分隔膜110a的第五区域A5的上侧的高度H5。例如，以边界元件分隔膜110a的底侧为基准，边界元件分隔膜110a的第四区域A4的上侧的高度H4可以高于边界元件分隔膜110a的第五区域A5的上侧的高度H5。
边界元件分隔膜110a可以包括在第五区域A5内部的沟槽110T。如图6A所示，沟槽110T可以与边界元件分隔膜110a的侧壁接触。也就是，衬底100的核心区CORE可以紧邻边界元件分隔膜110a的第五区域A5。然而，这仅仅是示例，本发明不限于此。
如图6B所示，沟槽110T可以不与边界元件分隔膜110a的侧壁接触。也就是，衬底100的核心区CORE可以不紧邻边界元件分隔膜110a的第五区域A5。
边界元件分隔膜110a还可以包括第六区域A6。边界元件分隔膜110a的第五区域A5可以设置在边界元件分隔膜110a的第四区域A4和边界元件分隔膜110a的第六区域A6之间，并且边界元件分隔膜110a的第六区域A6的上侧的高度H4可以高于边界元件分隔膜110a的第五区域A5的上侧的高度H5。这里，边界元件分隔膜110a的第六区域A6的上侧和边界元件分隔膜110a的第四区域A4的上侧可以具有相同的高度H4，但本发明不限于此。
图7至图13是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图。
参照图7，可以在衬底100上形成栅极结构130的一部分、单元元件分隔膜110和边界元件分隔膜110a。为了便于说明，将省略或简化参照图4说明的内容的重复部分。
除了第二栅极覆盖图案(图4的134)之外，可以形成栅极结构130。第二栅极覆盖图案134可以通过以后的工艺形成。
可以在衬底100、单元元件分隔膜110和边界元件分隔膜110a上形成第一掩模310。第一掩模310也可以形成在栅极绝缘膜131上。
第一掩模310可以暴露第一栅极覆盖图案133。
第二掩模320可以形成在第一掩模310和第一栅极覆盖图案133上，并且可以填充由第一掩模310暴露的第一栅极覆盖图案133上的凹陷区域。
参照图8和图9，可以部分地蚀刻第二掩模320。被蚀刻的第二掩模320可以暴露设置在边界元件分隔膜110a上的第一掩模310的一部分。
可以使用第二掩模320作为蚀刻掩模来蚀刻第一掩模310的由第二掩模320暴露的部分。被蚀刻的第一掩模310a可以暴露边界元件分隔膜110a的一部分。然后可以去除第二掩模320。
参照图10和图11，可以在被蚀刻的第一掩模310a上形成绝缘图案330。绝缘图案330可以填充由被蚀刻的第一掩模310a暴露的第一栅极覆盖图案133上的凹陷区域和由被蚀刻的第一掩模310a暴露的边界元件分隔膜110a上的凹陷区域。
尽管图10示出了位于边界元件分隔膜110a上方的绝缘图案330的上侧具有槽，但是本发明不限于此。例如，绝缘图案330的上侧可以是平坦的。
之后，除了设置在第一栅极覆盖图案133上的部分之外，可以去除绝缘图案330。绝缘图案330的设置在第一栅极覆盖图案133上的部分可以对应于第二栅极覆盖图案134。
绝缘图案330的设置在第一栅极覆盖图案133上的部分的上侧可以设置在与衬底100的上侧、单元元件分隔膜110的上侧以及边界元件分隔膜110a的上侧相同的平面上。例如，第二栅极覆盖图案134的上侧、衬底100的上侧、单元元件分隔膜110的上侧和边界元件分隔膜110a的上侧可以设置在同一平面上。
参照图12和图13，可以蚀刻边界元件分隔膜110a的上侧的由被蚀刻的第一掩模310a暴露的部分。例如，可以蚀刻边界元件分隔膜110a的上侧的一部分以形成边界元件分隔膜沟槽(也可以称为“沟槽”)110T。
之后，可以将缓冲层202设置在边界元件分隔膜沟槽110T上。缓冲层202可以沿着边界元件分隔膜110a的上侧的轮廓延伸。因此，缓冲层202可以具有沿着边界元件分隔膜110a的上侧的弯曲形状。
单元导电线220可以设置在缓冲层202上，并且可以沿着缓冲层202的上侧的轮廓延伸。因此，由于缓冲层202具有弯曲形状，单元导电线220可以具有沿着缓冲层202的上侧的弯曲形状。例如，单元导电线220可以在边界元件分隔膜沟槽110T内部和/或上方的区域中向下弯曲到较低水平。然而，单元导电线220的形状仅为示例，本发明不限于此。例如，虽然单元导电线220的下侧具有沿着缓冲层202的上侧的弯曲形状，但是单元导电线220的上侧可以是平坦的。
图14至图18是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图。
为了便于说明，将主要描述与参照图7至图13描述的那些不同的点。
作为参考，图14可以是在图7和图8所示的第一掩模310的一部分被蚀刻之后的图。
参照图14，与图12相比，边界元件分隔膜110a的一部分可以在第一掩模310的一部分被蚀刻的位置处被蚀刻。此外，与图12相比，第二栅极覆盖图案134尚未形成。
边界元件分隔膜110a的上侧的一部分可以被蚀刻以形成边界元件分隔膜沟槽110T。
参照图15至图16B，可以在被蚀刻的第一掩模310a上形成绝缘图案330。绝缘图案330可以填充由被蚀刻的第一掩模310a暴露的第一栅极覆盖图案133上的凹陷区域和由被蚀刻的第一掩模310a暴露的边界元件分隔膜110a上的边界元件分隔膜沟槽110T。
之后，除了设置在第一栅极覆盖图案133上的部分和填充边界元件分隔膜沟槽110T的部分之外，可以去除绝缘图案330。
绝缘图案330的设置在第一栅极覆盖图案133上的部分可以对应于第二栅极覆盖图案134。绝缘图案330的填充边界元件分隔膜沟槽110T的部分可以对应于分隔区域覆盖膜300。因此，分隔区域覆盖膜300和第二栅极覆盖图案134可以由相同的材料形成。
第二栅极覆盖图案134的上侧可以设置在与衬底100的上侧和单元元件分隔膜110的上侧的平面相同的平面上。分隔区域覆盖膜300的上侧可以设置在与衬底100的上侧和单元元件分隔膜110的上侧的平面相同的平面上。
分隔区域覆盖膜300的上侧可以具有朝向衬底100在第三方向Z上凹陷的槽。然而，这仅仅是示例，并且本发明不限于此。例如，如图16B所示，分隔区域覆盖膜300的上侧可以是平坦的。
参照图17，可以去除被蚀刻的第一掩模310a。
参照图18，缓冲层202可以设置在边界元件分隔膜110a和分隔区域覆盖膜300上。缓冲层202可以沿着边界元件分隔膜110a的上侧以及分隔区域覆盖膜300的上侧的轮廓延伸。
单元导电线220可以设置在缓冲层202上。单元导电线220可以沿着缓冲层202的上侧的轮廓延伸。
图19至图24是用于说明根据本发明的一实施方式的制造半导体器件的方法的中间阶段图。
为了便于说明，将主要描述与参照图7至图18描述的那些不同的点。
作为参考，图19可以是示出在图7至图12的工艺中在不蚀刻边界元件分隔膜110a的一部分的情况下执行的中间步骤的图。
参照图19，缓冲层202可以形成在衬底100、栅极结构130、单元元件分隔膜110和边界元件分隔膜110a上，并且可以沿着第二方向Y延伸。
参照图20，第三掩模340可以设置在缓冲层202上。第三掩模340可以暴露边界区INTERFACE内部的边界元件分隔膜110a的一部分。
参照图21和图22，可以使用第三掩模340作为蚀刻掩模来蚀刻由第三掩模340暴露的缓冲层202。可以使用湿蚀刻方法来执行蚀刻工艺。被蚀刻的缓冲层202可以暴露边界区INTERFACE内部的边界元件分隔膜110a的一部分。
此时，边界元件分隔膜110a的一部分也可以被蚀刻。可以蚀刻边界元件分隔膜110a的上侧的由缓冲层202暴露的部分。可以进一步蚀刻缓冲层202下方的边界元件分隔膜110a的上侧的一部分。因此，被蚀刻的边界元件分隔膜110a的部分可以随后形成边界元件分隔膜沟槽110T。
因此，缓冲层202可以具有在第二方向Y上突出的悬垂部分，例如，在从边界元件分隔膜110a朝向核心区CORE的方向上突出。
之后，可以蚀刻缓冲层202的突出部分。
然而，缓冲层202的蚀刻方法仅仅是示例，本发明不限于此。
可以使用干蚀刻方法代替上述湿蚀刻工艺来执行缓冲层202的蚀刻工艺。在这种情况下，边界元件分隔膜110a的上侧的一部分可以不在缓冲层202下方被进一步蚀刻。也就是，缓冲层202可以不具有在第二方向Y上从边界元件分隔膜110a突出的悬垂部分。因此，在蚀刻缓冲层202之后，省略了图21所示形式的中间步骤，并且可以直接形成图22所示形式的中间步骤。
之后，可以执行形成位线结构的工艺。例如，如图23所示，可以在缓冲层202和边界元件分隔膜110a上形成第一单元导电膜221。
由于第一单元导电膜221沿着缓冲层202的上侧和边界元件分隔膜110a的上侧延伸，所以第一单元导电膜221可以具有弯曲的形状。
参照图24，第二单元导电膜222和第三单元导电膜223可以顺序地形成在第一单元导电膜221上。
第二单元导电膜222和第三单元导电膜223可以沿着第一单元导电膜221的上侧的轮廓延伸。因此，由于第一单元导电膜221具有弯曲形状，因此第二单元导电膜222和第三单元导电膜223也可以具有弯曲形状。也就是，单元导电线220可以具有弯曲的形状。例如，单元导电线220可以在边界元件分隔膜沟槽110T内部和/或上方的区域中向下弯曲到较低水平。
此外，单元线覆盖膜230可以形成在单元导电线220上。
单元导电线220和单元线覆盖膜230可以被部分地蚀刻。例如，可以部分地蚀刻第五区域A5上的单元导电线220和单元线覆盖膜230。
单元线间隔物240和第二蚀刻停止膜250可以形成在单元导电线220和单元线覆盖膜230被蚀刻的位置处。
单元线间隔物240可以形成在缓冲层202、单元导电线220和单元线覆盖膜230的侧壁上。第二蚀刻停止膜250可以沿着单元线覆盖膜230的轮廓和单元线间隔物240的轮廓形成。此外，第二蚀刻停止膜250也可以沿着边界区INTERFACE和核心区CORE中未被单元线间隔物240和第一单元导电膜221覆盖的边界元件分隔膜110a的顶表面和衬底100的顶表面的轮廓形成。
单元层间绝缘膜295可以形成在位线结构的侧壁上。例如，单元层间绝缘膜295可以设置在第二蚀刻停止膜250上。插入层间绝缘膜291可以形成在位线结构和单元层间绝缘膜295上。
在结束详细描述时，本领域的技术人员将理解，在不背离本发明的精神和范围的情况下，可以对这里阐述的特定实施方式进行许多变化和修改。因此，本发明的公开实施方式仅用于一般性和描述性意义，而不是为了限制的目的。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元区和核心区；
边界元件分隔膜，设置在所述衬底内部并将所述单元区和所述核心区分开；以及
位线，设置在所述单元区和所述边界元件分隔膜上并沿第一方向延伸，
其中所述边界元件分隔膜包括第一区域和第二区域，
以所述边界元件分隔膜的底侧为基准，所述边界元件分隔膜的所述第一区域的上侧的高度与所述边界元件分隔膜的所述第二区域的上侧的高度不同，以及
所述位线设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第二区域上方。
2.根据权利要求1所述的半导体器件，其中所述边界元件分隔膜的所述第一区域比所述边界元件分隔膜的所述第二区域更靠近所述单元区，以及
所述边界元件分隔膜的所述第一区域的所述上侧的所述高度高于所述边界元件分隔膜的所述第二区域的所述上侧的所述高度。
3.根据权利要求2所述的半导体器件，其中所述边界元件分隔膜还包括第三区域，
所述边界元件分隔膜的所述第二区域设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第三区域之间，以及
以所述边界元件分隔膜的所述底侧为基准，所述边界元件分隔膜的所述第三区域的上侧的高度高于所述边界元件分隔膜的所述第二区域的所述上侧的所述高度。
4.根据权利要求1所述的半导体器件，其中所述衬底的所述核心区与所述边界元件分隔膜的所述第二区域紧邻。
5.根据权利要求1所述的半导体器件，还包括：
分隔区域覆盖膜，设置在所述边界元件分隔膜的所述第二区域上，
其中所述分隔区域覆盖膜不延伸到所述边界元件分隔膜的所述第一区域。
6.根据权利要求1所述的半导体器件，还包括：
在所述位线上沿所述第一方向延伸的位线覆盖膜，
其中所述边界元件分隔膜的所述第一区域中的所述位线覆盖膜的厚度小于所述边界元件分隔膜的所述第二区域中的所述位线覆盖膜的厚度。
7.根据权利要求6所述的半导体器件，其中所述第一区域中的所述位线覆盖膜的上侧和所述第二区域中的所述位线覆盖膜的上侧设置在同一平面上。
8.根据权利要求1所述的半导体器件，还包括：
在所述位线下方沿所述第一方向延伸的缓冲层，
其中在所述边界元件分隔膜上，所述缓冲层沿着所述边界元件分隔膜的所述第一区域的所述上侧和所述第二区域的所述上侧的轮廓延伸。
9.一种半导体器件，包括：
衬底，包括单元区和核心区；
边界元件分隔膜，设置在所述衬底内部并将所述单元区和所述核心区分开；
分隔区域覆盖膜，设置在所述边界元件分隔膜上；以及
位线，设置在所述单元区和所述边界元件分隔膜上并沿第一方向延伸，
其中所述边界元件分隔膜包括第一区域和第二区域，
所述分隔区域覆盖膜设置在所述边界元件分隔膜的所述第二区域上，并且不设置在所述边界元件分隔膜的所述第一区域上，
所述边界元件分隔膜的所述第一区域的上侧设置在与所述分隔区域覆盖膜的上侧的平面相同的平面上，以及
所述位线设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第二区域上方。
10.根据权利要求9所述的半导体器件，其中所述边界元件分隔膜的所述第一区域比所述边界元件分隔膜的所述第二区域更靠近所述单元区。
11.根据权利要求9所述的半导体器件，其中所述边界元件分隔膜还包括第三区域，
所述边界元件分隔膜的所述第二区域设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第三区域之间，以及
所述边界元件分隔膜的所述第一区域的所述上侧和所述第三区域的上侧的高度高于所述边界元件分隔膜的所述第二区域的上侧的高度。
12.根据权利要求9所述的半导体器件，还包括：
在所述位线下方沿所述第一方向延伸的缓冲层，
其中在所述边界元件分隔膜上，所述缓冲层沿着所述边界元件分隔膜的所述第一区域的所述上侧和所述第二区域上的所述分隔区域覆盖膜的所述上侧的轮廓延伸。
13.根据权利要求9所述的半导体器件，还包括：
位线覆盖膜，在所述位线上沿所述第一方向延伸，并设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第二区域上方，
其中所述第一区域上的所述位线覆盖膜的上侧和所述第二区域上的所述位线覆盖膜的上侧位于同一平面上。
14.一种半导体器件，包括：
衬底，包括单元区和核心区；
边界元件分隔膜，设置在所述衬底内部，将所述单元区和所述核心区分开，并包括第一区域和第二区域；
位线结构，设置在所述单元区和所述边界元件分隔膜上，并且包括沿第一方向延伸的位线和设置在所述位线上的位线覆盖膜；
栅电极，设置在所述单元区的所述衬底内部并与所述位线交叉；以及
缓冲层，设置在所述边界元件分隔膜上并沿所述第一方向延伸，
其中所述位线设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第二区域上方，
所述缓冲层在所述边界元件分隔膜的所述第一区域上设置在所述边界元件分隔膜与所述位线之间，并且不设置在所述边界元件分隔膜的所述第二区域上，以及
所述位线的下侧在所述第一区域中与所述缓冲层的上侧接触，并且在所述第二区域中与所述边界元件分隔膜的上侧接触。
15.根据权利要求14所述的半导体器件，其中以所述边界元件分隔膜的底侧为基准，所述边界元件分隔膜的所述第一区域的上侧的高度与所述边界元件分隔膜的所述第二区域的上侧的高度不同。
16.根据权利要求14所述的半导体器件，其中所述位线覆盖膜在所述位线上沿着所述第一方向延伸，以及
所述边界元件分隔膜的所述第一区域中的所述位线覆盖膜的厚度小于所述边界元件分隔膜的所述第二区域中的所述位线覆盖膜的厚度。
17.根据权利要求16所述的半导体器件，其中所述第一区域中的所述位线覆盖膜的上侧和所述第二区域中的所述位线覆盖膜的上侧设置在同一平面上。
18.根据权利要求14所述的半导体器件，其中所述边界元件分隔膜的所述第一区域比所述边界元件分隔膜的所述第二区域更靠近所述单元区。
19.根据权利要求14所述的半导体器件，其中所述边界元件分隔膜还包括第三区域，
所述边界元件分隔膜的所述第二区域设置在所述边界元件分隔膜的所述第一区域和所述边界元件分隔膜的所述第三区域之间，以及
所述边界元件分隔膜的所述第三区域的上侧的高度高于所述边界元件分隔膜的所述第二区域的上侧的高度。
20.根据权利要求14所述的半导体器件，其中所述衬底的所述核心区与所述边界元件分隔膜的所述第二区域紧邻。
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