KR101882360B1 - 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 셀 영역과 주변회로 영역, 상기 셀 영역 및 상기 주변회로 영역 사이의 인터페이스 영역으로 구분되는 기판; 상기 기판의 상기 인터페이스 영역에 형성되며, 상기 셀 영역 전체를 둘러싸는 가드링; 상기 셀 영역에 형성되는 제1 게이트 구조물; 및 상기 주변회로 영역에 형성된 제2 게이트 구조물을 포함한다.

Description

매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device including buried gate structure and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 매립 게이트 구조물을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 높아지고 사이즈가 작아짐에 따라, 단채널 효과(short channel effect) 등이 발생하고 반도체 장치의 전기적 특성이 저하한다. 이에 따라 기존의 평면 게이트 구조를 갖는 반도체 장치 대신 기판 내에 매립된 게이트 구조물을 갖는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 영역과 주변회로 영역, 상기 셀 영역 및 상기 주변회로 영역 사이의 인터페이스 영역으로 구분되는 기판; 상기 기판의 상기 인터페이스 영역에 형성되며, 상기 셀 영역 전체를 둘러싸는 가드링; 상기 셀 영역에 형성되는 제1 게이트 구조물; 및 상기 주변회로 영역에 형성된 제2 게이트 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 가드링은 인접한 두 개의 소자 분리막들에 의해 한정될 수 있다.
예시적인 실시예들에 있어서, 상기 가드링의 상면은 상기 기판 상면과 동일한 레벨 상에 형성되며, 상기 가드링의 측벽은 상기 소자 분리막의 측벽에 접할 수 있다.
예시적인 실시예들에 있어서, 상기 인터페이스 영역은 소정의 폭을 가지며 상기 셀 영역을 둘러싸고, 상기 가드링은 상기 인터페이스 영역의 전체에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은, 상기 기판 내에 형성된 트렌치 내벽 상의 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되며, 그 상면이 상기 기판의 상면보다 낮은 레벨 상에 있는 제1 게이트 전극; 및 상기 제1 게이트 전극 상의 캡핑막을 포함하고, 상기 제2 게이트 구조물은, 상기 기판 상에 형성된 제2 게이트 절연막; 상기 제2 게이트 절연막 상의 제2 게이트 전극; 및 상기 제2 게이트 전극 상의 제3 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물에 인접한 불순물 영역에 전기적으로 연결되는 비트라인 콘택; 및 상기 비트라인 콘택에 전기적으로 연결되는 비트 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가드링의 폭은 상기 제2 게이트 전극의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 비트라인은 상기 제3 게이트 전극과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트라인은 상기 제3 게이트 전극과 실질적으로 동일한 두께로 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 영역과 주변회로 영역, 상기 셀 영역 및 상기 주변회로 영역 사이의 인터페이스 영역으로 구분되며, 상기 인터페이스 영역에 리세스가 형성된 기판; 상기 셀 영역에 형성된 복수의 제1 게이트 구조물들; 및 상기 주변회로 영역에 형성된 제2 게이트 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 인터페이스 영역에 형성되며, 그 상부에 상기 리세스가 형성된 소자 분리막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스는 상기 기판 상면으로부터 수직 방향으로 소정 깊이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 리세스의 폭은 상기 인터페이스 영역의 폭보다 작거나 실질적으로 같을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 구조물은 상기 기판 상에 순차적으로 형성된 게이트 절연막, 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스의 폭은 상기 제1 게이트 전극의 두께보다 크거나 실질적으로 같을 수 있다.
본 발명에 따른 반도체 장치는 셀 영역과 주변회로 영역 사이의 인터페이스 영역에 가드링을 구비한다. 상기 가드링에 의해 제2 게이트 전극을 패터닝하는 공정이 용이하다. 또한, 비트라인 콘택을 형성한 이후에 제2 게이트 구조물을 형성할 수 있으므로, 제2 게이트 전극층에 포함된 불순물의 디액티베이션을 방지할 수 있고, 이에 따라 제2 게이트 구조물을 포함하는 반도체 장치의 전기적 특성이 향상된다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 셀 영역 및 주변회로 영역의 일부분을 개략적으로 나타낸 예시적인 평면도이고, 도 2b는 도 2a의 A-A′선 및 B-B′선을 따라 자른 단면을 나타낸 단면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이고, 도 3b는 도 3a의 A-A, B-B 선을 따라 자른 단면도이다.
도 4a 내지 도 4q는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 셀 영역(I), 주변회로 영역(II) 및 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)을 포함한다. 셀 영역(I)에는 반도체 메모리 셀 어레이가 형성될 수 있다. 주변회로 영역(II)에는 셀 영역(I)에 형성된 메모리 셀 어레이들과 전기적으로 연결된 주변 회로들이 형성될 수 있다. 인터페이스 영역(III)은 소정의 폭으로 셀 영역(I) 주위에 형성될 수 있다. 도 1에는 셀 영역(I)이 가운데 배치되고 주변회로 영역(II)이 셀 영역(I)의 바깥쪽에 배열된 것으로 도시되어 있지만, 이러한 배치로 본 발명이 한정되는 것은 아니며, 셀 영역(I)과 주변회로 영역(II)은 임의의 적절한 배치를 가질 수 있다. 다른 실시예들에서, 주변회로 영역(II)은 셀 영역(I) 내에 배치될 수도 있다. 또한, 도 1에서 주변회로 영역(II)이라고 지칭하였지만, 주변회로 영역(II)은 코어 영역과 같이 셀 어레이가 형성되지 않는 영역을 포함할 수도 있다.
셀 영역(I)에 형성된 셀 어레이들의 트랜지스터들은 리세스 채널 어레이 트랜지스터(recessed channel array transistor)일 수 있다. 또한, 주변회로 영역(II)에는 평판형 트랜지스터가 형성될 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 장치(100)의 셀 영역(I) 및 주변회로 영역(II)의 일부분을 개략적으로 나타낸 예시적인 평면도이다.
도 2a를 참조하면, 기판(105)은 셀 영역(I), 주변회로 영역(II) 및 인터페이스 영역(III)으로 구분된다. 가드링(GR)은 기판(105)의 인터페이스 영역(III)에 형성되며, 셀 영역(I)을 둘러싸는 형상을 갖는다. 가드링(GR)은 셀 영역(I) 및 주변회로 영역(II)에 형성되는 소자의 설계에 따라 소정의 폭을 가지도록 형성될 수 있다. 가드링(GR)은 소자 분리막(도시되지 않음)에 의해 한정될 수 있다. 도 2에는 셀 영역(I)이 직사각형 형상으로 형성되고, 가드링(GR)이 인터페이스 영역(III)의 전체에서, 셀 영역(I)의 에지를 둘러싸는 형상으로 형성된 것이 도시되었으나, 이와는 달리, 가드링(GR)은 인터페이스 영역(III)의 일부분에 형성될 수도 있다.
셀 영역(I)에는 복수의 액티브 영역들(ACT), 복수의 게이트 라인들(GL) 및 복수의 비트라인들(BL)이 배치된다. 액티브 영역들(ACT) 중 게이트 라인(GL)이 형성되지 않은 영역은 소스 및 드레인 영역들일 수 있다. 상기 소스 영역들 상에는 커패시터(도시되지 않음)와 상기 소스 영역들을 전기적으로 연결하는 스토리지 노드 콘택(SNC)이 형성될 수 있다. 또한, 상기 드레인 영역들 상에는 상기 드레인 영역들과 비트라인(BL)을 전기적으로 연결하는 비트라인 콘택(BLC)가 형성될 수 있다.
액티브 영역들(ACT)은 상기 소자 분리막에 의해 한정될 수 있다. 도 2a에 도시된 바와 같이, 액티브 영역들(ACT)은 비트라인들(BL) 및 게이트 라인들(GL)의 연장 방향들에 대해 임의의 각도로 연장되도록 배치될 수 있다.
게이트 라인들(GL)은 액티브 영역들(ACT)을 가로지르도록 배치될 수 있다. 도 2a에 도시된 바와 같이, 하나의 액티브 영역(ACT)을 2개의 게이트 라인들(GL)이 가로지르도록 배치될 수 있다. 다른 실시예들에 있어서, 임의의 적절한 개수의 게이트 라인들(GL)이 하나의 액티브 영역(ACT)을 가로지르도록 배치될 수 있다. 상술된 바와 같이, 게이트 라인들(GL)의 양 옆의 액티브 영역들(ACT) 내에 소스 및 드레인 영역들이 배치될 수 있다. 예시적인 실시예들에 있어서, 하나의 액티브 영역들(ACT)을 가로지르는 2개의 게이트 라인들(GL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 2개의 게이트 라인들(GL)의 바깥쪽에는 2개의 소스 영역들이 형성될 수 있다. 소스 영역과 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로서, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다.
상기 드레인 영역들 상에는 비트라인 콘택들(BLC)이 형성될 수 있다. 비트라인 콘택들(BLC)은 상기 드레인 영역들을 비트라인들(BL)에 전기적으로 연결시킨다. 비트라인 콘택들(BLC)은 인접한 게이트 라인들(GL)과 전기적으로 분리되어야 한다. 예시적인 실시예들에 있어서, 하나의 액티브 영역(ACT)에 형성된 하나의 비트라인 콘택(BLC)는 인접한 게이트 라인들(GL)의 트랜지스터들에 의해 공유될 수 있다.
비트라인들(BL)은 비트라인 콘택들(BLC)와 전기적으로 연결되도록 배치된다. 도 2a에서는 비트라인들(BL)이 게이트 라인들(GL)과 실질적으로 수직하게 배열하는 것으로 도시되어 있지만, 이와는 달리, 비트라인들(BL)과 게이트 라인들(GL)은 임의의 적절한 각도로 연장되도록 배치될 수도 있다.
상기 소스 영역들 상에는 스토리지 노트 콘택들(SNC)이 형성될 수 있다. 상술된 바와 같이, 스토리지 노드 콘택들(SNC)을 통해 상기 소스 영역들은 도시되지 않은 저장영역들, 예컨대, 커패시터들에 전기적으로 연결될 수 있다.
도 2b는 도 2a의 A-A′선 및 B-B′선을 따라 자른 단면을 나타낸 단면도이다.
도 2a와 함께 도 2b를 참조하면, 셀 영역(I)에는 제1 게이트 구조물(120)이 형성되고, 주변회로 영역(II)에는 제2 게이트 구조물(150)이 형성된다. 제1 게이트 구조물(120)은 기판(105) 내에 매립된 게이트 전극을 가지는 매립형 게이트 구조물일 수 있고, 제2 게이트 구조물(150)은 기판(105) 상부에 형성된 평판형 게이트 구조물일 수 있다.
셀 영역(I) 및 주변회로 영역(II)에 액티브 영역 및 가드링(106)을 한정하는 소자 분리막(110)이 기판(105)에 제공된다. 도 2b에는 예시적으로 2개의 제1 게이트 구조물들(120)이 셀 영역(I)의 상기 액티브 영역에 형성된 것이 도시되었다. 2개의 제1 게이트 구조물들(120)은 그 사이에 형성된 하나의 드레인 영역(108)을 공유할 수 있다. 각각의 제1 게이트 구조물들(120) 바깥쪽에 2개의 소스 영역(107)들이 형성될 수 있다.
제1 게이트 구조물(120)은 제1 게이트 절연막(122), 제1 게이트 전극(124) 및 캡핑막(126)을 포함할 수 있고, 기판(105)의 상면으로부터 소정의 깊이를 갖는 트렌치(117) 내부에 형성될 수 있다. 제1 게이트 절연막(122)은 트렌치(117)의 내벽 상에 형성되고, 제1 게이트 전극(124)은 제1 게이트 절연막(122) 상에 형성되며, 트렌치(117) 하부를 채울 수 있다. 캡핑막(126)은 제1 게이트 전극(124) 상에 형성되며, 트렌치(117) 상부를 채울 수 있다.
인접한 트렌치들(117) 사이의 기판(105) 상부에는 드레인 영역(108)이 형성될 수 있고, 트렌치들(117) 바깥쪽의 기판(105) 상부에는 소스 영역(107)이 형성될 수 있다. 소스 영역(107) 및 드레인 영역(108)의 하부 경계는 제1 게이트 전극(124)의 상부 표면보다 낮게 형성될 수 있다.
셀 영역(I)의 기판(105) 및 소자 분리막(110) 상에는 제1 버퍼막(132), 식각 정지막(134) 및 제1 층간 절연막(136)이 순차적으로 형성될 수 있다. 비트라인 콘택(140)는 제1 층간 절연막(136)을 관통하여 드레인 영역(108)에 전기적으로 연결되도록 형성될 수 있다. 비트라인(166)은 제1 층간 절연막(136) 상에서 형성되며, 비트라인 콘택(140)와 전기적으로 연결될 수 있다. 한편, 비트라인(166) 상면에는 하드 마스크(168)가 더 형성될 수 있다.
가드링(106)은 인접한 두 개의 소자 분리막들(110)에 의해 한정되며, 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)에 형성된다. 가드링(106)의 상면은 기판(105) 상면과 동일 평면 상에 위치하며, 가드링(106)의 측벽은 소자 분리막(106)의 측벽과 접촉할 수 있다. 가드링(106)은 소정의 폭(W1)을 가지며 셀 영역(I) 전체를 둘러싼다. 예시적인 실시예들에 따르면, 가드링(106)의 폭(W1)은 제2 게이트 구조물(150)의 제2 게이트 전극(154)의 두께(T1)보다 크거나 같게 형성될 수 있다.
주변회로 영역(II)의 액티브 영역에는 제2 게이트 구조물(150)이 형성된다. 제2 게이트 구조물(150)은 기판(105) 상에 순차적으로 적층된 제2 게이트 절연막(152), 제2 게이트 전극(154), 제3 게이트 전극(156) 및 하드 마스크(158)를 포함한다. 제2 게이트 구조물(150)의 측벽 상에 스페이서(162)가 더 형성될 수 있다.
제2 게이트 전극(154)은 도핑된 폴리실리콘, 금속, 금속 질화물 등의 도전성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(154)의 두께(T1)는 가드링(106)의 폭(W1)보다 작게 형성될 수 있다.
제3 게이트 전극(156)은 도핑된 폴리실리콘, 금속, 금속 질화물 등의 도전성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 게이트 전극(156)은 제2 게이트 전극(154)과 동일한 물질을 포함할 수 있다. 이와는 달리, 제3 게이트 전극(156)은 제2 게이트 전극(154)과 상이한 물질을 포함할 수 있다. 예를 들면, 제2 게이트 전극(154)은 도핑된 폴리실리콘층으로 형성되고, 제3 게이트 전극(156)은 텅스텐 등의 금속 질화물로 형성될 수 있다.
제2 게이트 절연막(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물 등의 고유전물질(high-k dielectric material) 등을 포함할 수 있다. 하드 마스크(158)는 실리콘 질화물을 포함할 수 있고, 스페이서(162)는 실리콘 질화물을 포함할 수 있다.
기판(105) 상에 제1 층간 절연막(136), 비트라인(166), 하드 마스크층(168) 및 제2 게이트 구조물(150)을 덮는 제2 층간 절연막(170)이 형성될 수 있다. 스토리지 노드 콘택(172)은 제1 및 제2 층간 절연막들(136, 170)을 관통하여 소스 영역(107)에 전기적으로 연결되도록 형성될 수 있다. 스토리지 노드 콘택(172) 상에는 저장 영역들(174), 예를 들면 커패시터들이 제공될 수 있다.
본 발명에 따른 반도체 장치(100)는 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)에 가드링(106)을 구비한다. 가드링(106)에 의해 제2 게이트 전극(154)을 패터닝하는 공정이 용이하다.
도 3a는 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 평면도이고, 도 3b는 도 3a의 A-A, B-B 선을 따라 자른 단면도이다. 상기 반도체 장치(100a)는 가드링 대신 리세스(RC, 106a)를 포함하는 것을 제외하면, 도 2a 및 도 2b를 참조로 설명한 반도체 장치(100)와 유사하다.
도 3a 및 도 3b를 참조하면, 기판(105)은 셀 영역(I), 주변회로 영역(II) 및 인터페이스 영역(III)으로 구분된다. 한편, 액티브 영역을 한정하는 소자 분리막(110)이 기판(105)에 제공된다. 셀 영역(I)에는 제1 게이트 구조물(120)이 형성되고, 주변회로 영역(II)에는 제2 게이트 구조물(150)이 형성된다. 인터페이스 영역(III)에는 소자 분리막(110)이 형성되며, 소자 분리막(110) 상부에 리세스(RC, 106a)가 형성된다.
제1 게이트 구조물(120)은 제1 게이트 절연막(122), 제1 게이트 전극(124) 및 제1 캡핑막(126)을 포함할 수 있고, 기판(105)의 상면으로부터 소정의 깊이를 갖는 트렌치(117) 내부에 형성될 수 있다. 인접한 트렌치들(117) 사이의 기판(105) 상부에는 드레인 영역(108)이 형성될 수 있고, 트렌치들(117) 바깥쪽의 기판(105) 상부에는 소스 영역(107)이 형성될 수 있다. 소스 영역(107) 및 드레인 영역(108)의 하부 경계는 제1 게이트 전극(124)의 상부 표면보다 낮게 형성될 수 있다.
셀 영역(I)의 기판(105) 및 소자 분리막(110) 상에는 제1 층간 절연막(136)이 형성될 수 있다. 비트라인 콘택(140)는 제1 층간 절연막(136)을 관통하여 드레인 영역(108)에 전기적으로 연결되도록 형성될 수 있다. 비트라인(166)은 제1 층간 절연막(136) 상에서 형성되며, 비트라인 콘택(140)와 전기적으로 연결될 수 있다. 한편, 비트라인(166) 상면에는 하드 마스크(168)가 더 형성될 수 있다.
인터페이스 영역(III)에는 상부에 리세스(106a)를 구비하는 소자 분리막(110)이 형성된다. 도 3a에 도시된 바와 같이, 리세스(106a)는 소정의 폭(W3)을 가지며 셀 영역(I)을 둘러싸도록 형성된다. 리세스(106a)의 폭(W3)은 제2 게이트 구조물(150)의 제2 게이트 전극(152)의 두께(T1)와 동일하거나 더 크게 형성될 수 있다.
주변회로 영역(II)의 기판(105) 상에 제2 게이트 구조물(150)이 형성된다. 제2 게이트 구조물(150)은 기판(105) 상에 순차적으로 적층된 제2 게이트 절연막(152), 제2 게이트 전극(154), 제3 게이트 전극(156) 및 하드 마스크(158)를 포함한다. 제2 게이트 구조물(150)의 측벽 상에 스페이서(162)가 더 형성될 수 있다.
기판(105) 상에 제1 층간 절연막(136), 비트라인(166), 하드 마스크층(168) 및 제2 게이트 구조물(150)을 덮는 제2 층간 절연막(170)이 형성될 수 있다. 스토리지 노드 콘택(172)은 제1 및 제2 층간 절연막들(136, 170)을 관통하여 소스 영역(107)에 전기적으로 연결되도록 형성될 수 있다. 스토리지 노드 콘택(172) 상에는 저장 영역들(174), 예를 들면 커패시터들이 제공될 수 있다.
도 4a 내지 도 4q는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4q에는 도 2a의 B-B′ 선을 따라 자른 단면에 대응하는 단면들을 도시하였다.
도 4a를 참조하면, 액티브 영역 및 가드링(106)을 한정하는 소자 분리막(110)이 기판(105) 상에 형성될 수 있다. 기판(105)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(Silicon On Insulator) 기판 등을 포함할 수 있다. 소자 분리막(110)은 STI (shallow trench isolation) 공정을 사용하여 형성될 수 있다.
셀 영역(I) 내의 상기 액티브 영역은 매립형 게이트 구조물 및 메모리 소자가 형성되는 메모리 셀 형성 영역이며, 주변회로 영역(II) 내의 상기 액티브 영역은 트랜지스터 등의 주변회로가 형성되는 영역이다.
가드링(106)은 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)에 형성될 수 있다. 가드링(106)은 후속 공정에서 주변회로 영역(II)에 제2 게이트 전극층(154a, 도 4n 참조)을 형성하는 과정에서 소자 분리막(110)의 과식각을 방지할 수 있다. 이에 따라, 가드링(106)의 폭(W1)은 제2 게이트 전극층(154a)의 두께(T1, 도 4n 참조)보다 크게 형성될 수 있다.
도 4b를 참조하면, 기판(105) 및 소자 분리막(110) 상에 하드 마스크(112)를 형성할 수 있다. 하드 마스크(112)는 기판(105) 상에 하드 마스크층(도시되지 않음) 및 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크층을 패터닝함으로써 형성될 수 있다. 하드 마스크(112)는 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 예를 들면, 하드 마스크(112)는 실리콘 산화물과 실리콘 질화물의 이중막으로 구성될 수 있다.
이후, 하드 마스크(112)를 식각 마스크로 사용하여 기판(105) 상부에 이방성 식각 공정을 수행함으로써 트렌치들(117)이 형성된다. 예시적인 실시예들에 있어서, 트렌치들(117)은 반응성 이온 식각(reactive ion etching, RIE) 공정 또는 플라즈마 식각 공정과 같은 이방성 식각 공정에 의해 형성될 수 있다. 한편, 이방성 식각 공정 이후에 등방성 식각 공정을 더 수행하여, 트렌치들(117)의 하부면이 라운드질 수도 있다.
도 4c를 참조하면, 트렌치들(117)의 내벽 및 하드 마스크(112) 상에 제1 게이트 절연막(122)이 형성된다. 제1 게이트 절연막(122)은 얇은 두께로 형성되어 트렌치들(117)의 내벽 상에 콘포말하게 형성될 수 있다. 제1 게이트 절연막(122)은 실리콘 산화물, 실리콘 질화물, 고유전물질 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연막(122)은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 플라즈마 강화 CVD(plasma enhanced CVD, PECVD) 공정, 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD) 공정, 스퍼터링 공정, 유기금속 화학기상 증착(metal organic CVD, MOCVD) 공정, 또는 원자층 적층(atomic layer deposition, ALD) 공정 등을 사용하여 형성될 수 있다.
제1 게이트 절연막(122) 상에 제1 게이트 전극층(124a)이 형성될 수 있다. 제1 게이트 전극층(124a)은 트렌치들(117)의 내부에도 매립될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극층(124a)은 금속, 금속 질화물, 도핑된 폴리실리콘 등일 수 있다. 만약, 제1 게이트 전극층(124a)이 확산되기 용이한 물질을 포함하는 경우에는, 확산 방지층(도시되지 않음)을 제1 게이트 절연막(122) 상에 형성한 이후, 제1 게이트 전극층(124a)을 상기 확산 방지층 상에 형성할 수도 있다. 제1 게이트 전극층(124a)은 CVD 공정, PECVD 공정, MOCVD 공정, ALD 공정 등을 사용하여 형성할 수 있다.
도 4d를 참조하면, 제1 게이트 전극층(124a, 도 4c 참조) 상부에 평탄화 공정을 수행하여 트렌치(117)의 하부를 채우는 제1 게이트 전극(124)을 형성한다. 예시적인 실시예들에 있어서, 제1 게이트 전극층(124a) 상부에 에치백(etch-back) 공정 및/또는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 수행하여 트렌치들(117)의 소정의 높이까지만 제1 게이트 전극층(124a)이 매립되게 할 수 있다. 이에 따라, 제1 게이트 전극(124)의 상면은 기판(105)의 상면보다 낮은 레벨 상에 있을 수 있다. 제1 게이트 전극(124)의 상면 높이는 후속 공정에서 불순물을 주입하여 형성되는 소스 및 드레인 영역들(107, 108, 도 2b 참조)의 깊이를 고려하여 결정될 수 있다. 도 4c에 도시된 바와 같이, 제1 게이트 전극층(124a)을 식각하는 과정에서 노출되는 제1 게이트 절연막(122)의 일부분들도 함께 제거될 수 있으며, 그에 따라 트렌치들(117)의 상부 측벽들이 노출될 수 있다.
도 4e를 참조하면, 하드 마스크(112)를 제거한 후, 제1 게이트 전극(124) 상에 트렌치(117) 상부를 채우는 캡핑막(126)을 형성할 수 있다. 캡핑막(126)은 트렌치(117) 상부를 채우는 절연막(도시되지 않음)을 형성한 후, 기판(105) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 형성될 수 있다. 이에 따라, 캡핑막(126)의 상면은 기판(105)의 상면과 동일한 레벨 상에 있도록 형성될 수 있다. 캡핑막(126)은 후속 공정에서 제1 게이트 전극(124) 및 기판(105)을 보호하는 기능을 할 수 있다. 예시적인 실시예들에 있어서, 캡핑막(126)은 실리콘 질화물 등을 사용하여 형성할 수 있다. 한편, 캡핑막(126)과 기판(105)이 직접 접촉하게 됨으로써 유발되는 과도한 스트레스를 방지하기 위해, 캡핑막(126)을 형성하기 전에, 버퍼막(도시되지 않음)을 노출된 트렌치들(117)의 상부 측벽에 증착할 수 있다. 이 경우, 상기 버퍼막은 ALD 공정 또는 열산화 공정에 의해 형성될 수도 있다.
이에 따라, 셀 영역(I)의 트렌치(117) 내부에 순차적으로 적층된 제1 게이트 절연막(122), 제1 게이트 전극(124) 및 캡핑막(126)이 제1 게이트 구조물(120)을 형성한다.
이후, 주변회로 영역(II) 및 인터페이스 영역(III)을 덮는 포토레지스트층(도시되지 않음)을 형성한 후, 셀 영역(I)의 기판(105) 상부에 불순물을 주입함으로써 트렌치들(117) 사이에 드레인 영역(108) 및 트렌치들(117)의 바깥쪽에 소스 영역(107, 도 2b 참조)을 형성할 수 있다. 상기 불순물은 인, 비소 등의 n형 불순물 또는 갈륨, 인듐 등의 p형 불순물일 수 있다. 상술한 바와 같이, 소스 및 드레인 영역(107, 108)들의 하부 경계가 트렌치들(117) 내의 제1 게이트 전극(124)의 상면보다 낮아지도록, 이온 주입 에너지가 선택될 수 있다.
도 4f를 참조하면, 기판(105)의 셀 영역(I), 주변회로 영역(II) 및 인터페이스 영역(III) 전체를 덮는 제1 버퍼막(132), 식각 정지막(134) 및 제1 층간 절연막(136)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제1 버퍼막(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 식각 정지막(134)은 실리콘 질화물, 실리콘 산화물 등을 사용하여 형성할 수 있다. 제1 층간 절연막(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(136)은 식각 정지막(134)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들면, 제1 버퍼막(132) 및 제1 층간 절연막(136)은 실리콘 산화물을 사용하여 형성하며, 식각 정지막(134)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 4g를 참조하면, 셀 영역(I)의 제1 층간 절연막(136), 식각 정지막(134) 및 제1 버퍼막(132)을 순차적으로 식각하여 드레인 영역(108)을 노출하는 콘택 홀(137)을 형성한다. 예시적인 실시예들에 있어서, 제1 층간 절연막(136) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 식각 정지막(134)이 노출될 때까지 제1 층간 절연막(136)을 패터닝한다. 이후, 노출된 식각 정지막(134) 및 제1 버퍼막(132)을 건식 식각 공정 또는 습식 식각 공정에 의해 제거할 수 있다.
이후, 콘택 홀(137)의 측벽 상에 콘택 스페이서(138)를 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택 스페이서(138)는 콘택 홀(137)에 의해 노출된 드레인 영역(108), 콘택 홀(137)의 측벽 및 제1 층간 절연막(136) 상에 스페이서막(도시되지 않음)을 형성한 후, 상기 스페이서막에 이방성 식각 공정을 수행함으로써 형성된다. 콘택 스페이서(138)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 콘택 스페이서(138)가 콘택 홀(137)의 측벽 상에 형성됨에 따라, 콘택 홀(137) 내부를 채우는 비트라인 콘택(140, 도 4h 참조)의 폭을 더 작게 형성할 수 있다.
도 4h를 참조하면, 콘택 홀(137) 내부를 채우는 비트라인 콘택(140)를 형성한다. 비트라인 콘택(140)는 드레인 영역(108)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 콘택 홀(137)을 채우는 도전층(도시되지 않음)을 제1 층간 절연막(136) 상에 형성한 후, 제1 층간 절연막(136) 상면이 노출될 때까지 상기 도전층 상부를 평탄화함으로써 비트라인 콘택(140)를 형성할 수 있다. 비트라인 콘택(140)는 도핑된 폴리실리콘, 금속, 금속 질화물 등을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 비트라인 콘택(140)는 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 이러한 경우, 상기 불순물을 활성화시키고 비트라인 콘택(140)의 전기 전도성을 향상시키기 위한 급속 열처리(rapid thermal annealing, RTA) 공정이 더 수행될 수 있다. 상기 급속 열처리 공정은 비트라인 콘택(140)를 형성한 이후에 수행될 수 있다. 이와는 달리, 비트라인 콘택(140)를 형성한 이후에 상기 급속 열처리 공정이 수행되지 않고, 후속 공정에서 주변회로 영역(II)의 제2 게이트 전극층(154a, 도 4l 참조)을 형성한 이후에 상기 급속 열처리 공정이 수행되어 제2 게이트 전극층(154a) 및 비트라인 콘택(140)의 불순물들을 동시에 활성화시킬 수도 있다.
다른 실시예들에 있어서, 비트라인 콘택(140)를 형성하기 이전에 콘택 홀(137)에 의해 노출된 드레인 영역(108) 상부에 오믹층(도시되지 않음)을 형성한 후, 상기 오믹층 및 콘택 홀(137)의 측벽 상에 비트라인 콘택(140)를 형성할 수도 있다. 예를 들면, 비트라인 콘택(140)가 금속 또는 금속 질화물 등의 도전성 물질을 포함하는 경우, 상기 오믹층을 형성하여 기판(105)과 상기 도전성 물질 사이의 전기 전도성을 향상시킬 수 있다. 상기 오믹층은 티타늄 실리사이드, 텅스텐 실리사이드 등의 금속 실리사이드를 사용하여 형성할 수 있다.
도 4i를 참조하면, 제1 층간 절연막(136) 및 비트라인 콘택(140) 상에 제2 버퍼막(142)을 형성한다. 예시적인 실시예들에 있어서, 제2 버퍼막(142)은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 제2 버퍼막(142)은 제2 게이트 절연막(152)을 형성하는 후속 공정에서 비트라인 콘택(140)의 산화를 방지하는 기능을 할 수 있다.
도 4j를 참조하면, 제2 버퍼막(142) 상에 셀 영역(I)을 커버하는 포토레지스트층(M1)을 형성하고, 포토레지스트층(M1)을 식각 마스크로 사용하여 제2 버퍼막(142), 제1 층간 절연막(136), 식각 정지막(134) 및 제1 버퍼막(132)을 순차적으로 식각한다. 이에 따라, 주변회로 영역(II)에 형성된 제2 버퍼막(142), 제1 층간 절연막(136), 식각 정지막(134) 및 제1 버퍼막(132)이 제거되고 기판(105) 상면이 노출된다. 도 4j에는 포토레지스트층(M1)이 가드링(106)과 수직으로 오버랩되지 않고, 이에 따라 가드링(106) 상부의 제1 버퍼막(132), 식각 정지막(134), 제1 층간 절연막(136) 및 제2 버퍼막(142)이 모두 제거된 것이 도시되었다. 그러나, 이와는 달리 포토레지스트층(M1)이 셀 영역(I)을 커버하며 가드링(106) 상부까지 연장되어 형성될 수 있고, 포토레지스트층(M1)이 가드링(106)과 수직으로 오버랩될 수 있다. 이 때, 가드링(106) 상부에 제1 버퍼막(132), 식각 정지막(134), 제1 층간 절연막(136) 및 제2 버퍼막(142)이 일부 잔류할 수도 있다.
예시적인 실시예들에 있어서, 식각 정지막(134) 상면이 노출될 때까지 제2 버퍼막(142) 및 제1 층간 절연막(136)을 순차적으로 제거한다. 이후, 건식 식각 공정 또는 인산을 이용한 스트립 공정을 사용하여 식각 정지막(134)을 제거하고, 이후 제1 버퍼막(132)을 제거할 수 있다.
이후, 포토레지스트층(M1)을 제거할 수 있다.
도 4k를 참조하면, 가드링(106) 및 주변회로 영역(II)의 기판(105) 상에 가드링 절연막(144) 및 절연막(152a)을 각각 형성한다.
가드링 절연막(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전 물질 또는 이들의 조합을 사용하여 형성할 수 있다. 가드링 절연막(144)은 CVD 공정, ALD 공정, PECVD 공정 등에 의해 형성될 수 있다.
절연막(152a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전 물질 또는 이들의 조합을 사용하여 형성할 수 있다. 절연막(152a)은 CVD 공정, ALD 공정, PECVD 공정 등에 의해 형성될 수 있다. 절연막(152a)은 실리콘 산화물의 단일막 구조를 가질 수 있고, 이와는 달리 실리콘 산화물 및 고유전 물질의 적층 구조를 가질 수도 있다.
한편, 가드링 절연막(144)과 절연막(152a)은 기판(105) 상에 절연막(도시되지 않음)을 형성한 후, 상기 절연막을 패터닝함에 의해 각각 형성될 수 있다. 이와는 달리, 가드링 절연막(144)을 먼저 형성한 후 절연막(152a)을 형성할 수도 있고, 절연막(152a)을 먼저 형성한 후 가드링 절연막(144)을 형성할 수도 있다.
도 4l을 참조하면, 기판(105)의 셀 영역(I), 주변회로 영역(II) 및 인터페이스 영역(III) 전체를 덮는 제2 게이트 전극층(154a)을 형성한다. 이에 따라, 제2 게이트 전극층(154a)은 가드링 절연막(144) 및 주변회로 영역(II)의 절연막(152a) 상에 형성될 수 있다. 또한, 제2 게이트 전극층(154a)은 셀 영역(I)에 순차적으로 적층된 제1 버퍼막(132), 식각 정지막(134), 제1 층간 절연막(136) 및 제2 버퍼막(142)을 포함하는 스택의 상면 및 측벽 상에 컨포멀하게 형성될 수 있다. 제2 게이트 전극층(154a)의 두께(T1)는 설계되는 소자의 종류에 따라 달라질 수 있다. 한편, 제2 게이트 전극층(154a)의 두께(T1)는 가드링(106)의 폭(W1)보다 작거나 같게 형성될 수 있다.
한편, 셀 영역(I)에서 제2 버퍼막(142)의 상면이 주변회로 영역(II)의 기판(105) 상면보다 높게 형성되므로, 인터페이스 영역(III)에서 제2 게이트 전극층(154a) 부분은 단차(step)를 가지며 형성될 수 있다. 인터페이스 영역(III)에서 제2 게이트 전극층(154a) 부분의 폭(W2)은 주변회로 영역(II) 상의 제2 게이트 전극층(154a)의 두께(T1)와 유사하게 형성될 수 있다. 따라서, 인터페이스 영역(III)에서 제2 게이트 전극층(154a)의 폭(W2)은 가드링(106)의 폭(W1)보다 작게 형성될 수 있다.
제2 게이트 전극층(154a)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있고, CVD 공정, ALD 공정 등에 의해 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 전극층(154a)은 폴리실리콘층을 형성하는 공정에서 불순물을 인시츄 도핑하는 방법으로 형성할 수 있다. 이와는 달리, 제2 게이트 전극층(154a)은 폴리실리콘층을 형성한 이후에 불순물을 상기 폴리실리콘층에 주입하는 공정을 더 수행하는 방법으로 형성할 수도 있다.
한편, 제2 게이트 전극층(154a)을 형성한 이후에 급속 열처리 공정을 수행하여 제2 게이트 전극층(154a)에 포함된 불순물을 활성화시킬 수 있다. 전술한 바와 같이, 비트라인 콘택(140)이 불순물이 도핑된 폴리실리콘을 포함하는 경우에, 비트라인 콘택(140)을 형성한 이후에 급속 열처리 공정을 수행하지 않고, 제2 게이트 전극층(154a)을 형성한 이후에 상기 급속 열처리 공정을 수행함으로써 비트라인 콘택(140) 및 제2 게이트 전극층(154a)에 포함된 불순물들을 동시에 활성화시킬 수 있다. 이에 따라, 급속 열처리 공정이 2회 이상 수행될 때 발생할 수 있는 불순물의 디액티베이션(deactivation)을 방지할 수 있고, 비트라인 콘택(140) 및 제2 게이트 전극층(154a)의 전기적 특성이 향상될 수 있다.
제2 게이트 전극층(154a) 상에 제3 버퍼막(160)을 형성한다. 제3 버퍼막(160)은 후속의 평탄화 공정에서 버퍼막으로 작용할 수 있다. 제3 버퍼막(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 버퍼막(160)은 제2 버퍼막(142)과 유사한 식각 특성을 갖는 재료를 사용하여 형성될 수 있다. 예를 들면, 제3 버퍼막(160)은 제2 버퍼막(142)과 실질적으로 동일한 재료를 사용하여 형성될 수 있고, 이에 따라 후속 공정에서 제2 버퍼막(142)과 제3 버퍼막(160)은 동시에 평탄화될 수 있다.
도 4m을 참조하면, 제3 버퍼막(160) 상부에 평탄화 공정을 수행하여 셀 영역(I)의 제2 게이트 전극층(154a)의 상면을 노출시킨다. 이에 따라, 주변회로 영역(II)의 제3 버퍼막(160)의 상부도 소정 두께만큼 제거될 수 있다.
예를 들면, 셀 영역(I)의 제2 게이트 전극층(154a) 상면이 노출될 때까지 제3 버퍼막(160) 상부에 CMP 공정 및/또는 에치백 공정을 수행할 수 있다. 이에 따라, 제3 버퍼막(160)은 주변회로 영역(II)에만 잔류하고, 제3 버퍼막(160)의 상면은 셀 영역(I)의 제2 게이트 전극층(154a)의 상면과 실질적으로 동일 평면 상에 있을 수 있다.
도 4n을 참조하면, 셀 영역(I) 및 인터페이스 영역(III)에 노출된 제2 게이트 전극층(154a) 부분을 제거한다. 예시적인 실시예들에 따르면, 노출된 제2 게이트 전극층(154a) 부분은 습식 식각 공정에 의해 선택적으로 제거될 수 있다. 상기 습식 식각 공정은 폴리실리콘을 선택적으로 식각할 수 있는 식각액을 사용하여 수행될 수 있다. 한편, 제2 버퍼막(142), 가드링 절연막(144) 및 제3 버퍼막(160)은 식각 정지막 역할을 할 수 있다. 이에 따라, 셀 영역(I)의 제2 버퍼막(142) 상면이 노출되고, 주변회로 영역(II)의 제3 버퍼막(160) 상면이 노출된다.
한편, 인터페이스 영역(III)에서 노출된 제2 게이트 전극층(154a)은 가드링 절연막(144)의 상면이 노출될 때까지 제거될 수 있다. 인터페이스 영역(III)에서 노출되는 제2 게이트 전극층(154a)의 폭(W2)은 가드링(106)의 폭(W1)보다 작을 수 있고, 가드링 절연막(144)이 가드링(106) 전면 상에 형성될 수 있다. 따라서, 가드링 절연막(144)은 식각 정지막 역할을 할 수 있고 가드링(106) 상부는 식각되지 않을 수 있다.
상기 평탄화 공정 및 상기 습식 식각 공정을 수행하는 경우, 주변회로 영역(II)을 한정하기 위한 추가적인 포토레지스트 공정을 수행할 필요가 없으므로 공정이 단순화될 수 있다.
도 4o를 참조하면, 제2 버퍼막(142, 도 4m 참조) 및 제3 버퍼막(160, 도 4m 참조)이 제거될 수 있다. 이 때, 인터페이스 영역(III)에서 노출된 가드링 절연막(144, 도 4m 참조) 역시 제거되고 가드링(106) 상면이 다시 노출될 수 있다. 상기 제거 공정은 건식 식각 공정 또는 습식 식각 공정 등에 의해 수행될 수 있다. 예를 들면, 제2 버퍼막(142), 제3 버퍼막(160) 및 가드링 절연막(144)이 실리콘 산화물을 포함하는 경우, 실리콘 산화물에 대한 식각 선택비를 갖는 식각액을 사용한 습식 식각 공정을 수행하여 제2 버퍼막(142), 제3 버퍼막(160) 및 가드링 절연막(144)을 제거할 수 있다. 이때, 인터페이스 영역(III)에서 가드링(106)이 식각 정지막 역할을 할 수 있다.
도 4p를 참조하면, 제1 층간 절연막(136), 가드링(106) 및 제2 게이트 전극층(154a) 상에 제3 게이트 전극층(156a) 및 하드 마스크층(158a)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제3 게이트 전극층(156a)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성할 수 있다. 제3 게이트 전극층(156a)은 단일막 구조를 가지거나 다중막 구조를 가지도록 형성될 수 있다. 또한, 제2 게이트 전극층(154a)이 폴리실리콘을 포함하고, 제3 게이트 전극층(156a)이 금속 또는 금속 질화물을 포함하는 경우, 제2 게이트 전극층(154a) 상에 오믹층(도시되지 않음)을 형성한 후, 상기 오믹층 상에 제3 게이트 전극층(156a)을 형성할 수도 있다. 예를 들면, 제3 게이트 전극층(156a)은 텅스텐 실리사이드층, 티타늄 질화물층, 텅스텐 실리사이드층 및 텅스텐층으로 구성되는 다중막 구조로 형성될 수 있다. 하드 마스크층(158a)은 실리콘 질화물 등을 사용하여 형성할 수 있다.
도 4q를 참조하면, 하드 마스크층(158a, 도 4p 참조) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하드 마스크층(158a), 제2 게이트 전극층(154a, 도 4p 참조) 및 제2 게이트 절연막(152a, 도 4p 참조)을 순차적으로 패터닝하여 제2 게이트 구조물(150)을 형성한다. 제2 게이트 구조물(150)은 기판(105)의 주변회로 영역(II)에 순차적으로 적층된 제2 게이트 절연막(152), 제2 게이트 전극(154), 제3 게이트 전극(156) 및 하드 마스크(158)를 포함할 수 있다
한편, 셀 영역(I)의 하드 마스크층(158a) 및 제3 게이트 전극층(156a) 또한 순차적으로 패터닝하여 비트라인 콘택(140)에 전기적으로 연결되는 비트라인(166) 및 하드 마스크(168)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(150)의 형성 공정과 비트라인(166) 형성 공정은 동시에 수행될 수 있다. 예를 들면, 폴리실리콘에 대한 선택적 식각 특성(etching selectivity)을 갖는 에천트를 사용하여 제3 게이트 전극층(156a)을 패터닝하는 경우, 셀 영역(I)에서는 비트라인(166)이 형성된 이후 제1 층간 절연막(136)의 상면이 노출될 수 있고, 주변회로 영역(II)에서는 제3 게이트 전극(156)이 형성된 이후 제2 게이트 전극층(154a)의 상면이 노출될 수 있다. 제2 게이트 전극층(154a)이 폴리실리콘을 포함하는 경우, 제2 게이트 전극층(154a)은 식각될 수 있고, 제1 층간 절연막(136)은 거의 식각되지 않을 수 있다. 이 때, 인터페이스 영역(III) 상의 제3 게이트 전극층(156a)부분도 함께 제거될 수 있다.
한편, 도 4q에서는 제2 게이트 구조물(150)과 비트라인(166)을 동시에 패터닝하는 방법에 대하여 설명하였지만, 이와는 달리 제2 게이트 구조물(150)과 비트라인(166)을 순차적으로 패터닝할 수도 있다. 또한, 이러한 경우 제3 게이트 전극(156)과 비트라인(166)은 상이한 재료를 사용하여 형성될 수도 있다.
이후, 제2 게이트 구조물(150)을 덮는 스페이서막(도시되지 않음)을 형성한 후, 상기 스페이서막에 이방성 식각 공정을 수행함으로써 제2 게이트 구조물(150)의 측벽 상에 스페이서(162)를 형성한다.
제2 게이트 구조물(150) 및 스페이서를 이온 주입 마스크로 사용하여 제2 게이트 구조물(150) 및 스페이서에 인접한 기판(105) 상부에 불순물 영역(109)을 형성한다. 제2 게이트 구조물(150) 및 불순물 영역(109)은 트랜지스터를 구성할 수 있다.
제2 게이트 구조물(150), 스페이서 및 제1 층간 절연막(136), 비트라인(166) 및 제2 마스크를 덮는 제2 층간 절연막(170)을 형성한다.
다시, 도 2b을 참조하면, 소스 영역들(107) 상에는 제1 및 제2 층간 절연막들(136, 170)을 관통하는 스토리지 노드 콘택들(172)이 형성될 수 있다. 스토리지 노드 콘택들(172) 상에 커패시터들과 같은 저장 영역들(174)이 형성될 수 있고, 스토리지 노드 콘택들(172)은 소스 영역들(107)과 저장 영역들(174)을 각각 전기적으로 연결할 수 있다. 도시되지는 않았으나, 저장 영역(174)이 커패시터로 형성되는 경우, 실린더 형상의 하부 전극(도시되지 않음), 상기 하부 전극을 둘러싸는 유전막(도시되지 않음) 및 상기 유전막을 덮는 상부 전극(도시되지 않음)이 형성될 수 있다. 한편, 저장 영역(174)은 이에 한정되지 않고 다양한 형상을 가질 수 있다.
전술한 공정들을 수행하여 상기 반도체 장치(100)가 완성된다.
본 발명에 따른 반도체 장치(100)의 제조 방법에서, 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)에 가드링(106)이 형성되고, 가드링(106)에 의해 제2 게이트 전극(154)을 패터닝하는 공정이 용이하게 수행될 수 있다. 또한, 셀 영역에 비트라인 콘택을 형성한 이후에 주변회로 영역에 제2 게이트 구조물을 형성한다. 제2 게이트 구조물을 형성하는 공정에서, 폴리실리콘을 포함하는 제2 게이트 전극층을 형성한 이후에 급속 열처리 공정을 동시에 수행할 수 있다. 따라서, 제2 게이트 전극층에 포함된 불순물의 디액티베이션을 방지할 수 있고, 이에 따라 제2 게이트 구조물을 포함하는 반도체 장치의 전기적 특성이 향상된다.
도 5a 내지 도 5 는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 3a 및 도 3b를 참조로 설명한 반도체 장치(100a)의 제조 방법에 대응된다. 상기 제조 방법은 가드링(106) 대신 소자 분리막(110) 상부의 리세스(106a)를 구비하는 것을 제외하면, 도 4a 내지 도 4p를 참조로 설명한 제조 방법과 유사하다.
도 5a를 참조하면, 기판(105)에 액티브 영역을 한정하는 소자 분리막(110)을 형성한다. 셀 영역(I)과 주변회로 영역(II) 사이의 인터페이스 영역(III)에 소자 분리막(110)이 형성된다. 인터페이스 영역(III)은 소정의 폭(W1)을 가지며 셀 영역(I) 주위를 둘러싸도록 형성될 수 있다(도 3a 참조).
도 5b를 참조하면, 우선, 도 4b 내지 도 4h를 참조로 설명한 공정들을 수행하여, 셀 영역(I)에 제1 게이트 구조물(120)을 형성하고, 기판(105)의 전체 영역(I, II, III) 상에 제1 버퍼막(132), 식각 정지막(134) 및 제1 층간 절연막(136)을 형성한다. 이후, 제1 층간 절연막(136), 식각 정지막(134) 및 제1 버퍼막(132)을 관통하는 비트라인 콘택(140)를 셀 영역(I)에 형성한다. 한편, 비트라인 콘택(140)의 측벽 상에 콘택 스페이서(138)가 더 형성될 수도 있다.
도 5c를 참조하면, 비트라인 콘택(140) 및 제1 층간 절연막(136)을 덮는 제2 버퍼막(142)을 형성한다. 셀 영역(I)을 커버하는 포토레지스트층(M1)을 형성하고, 주변회로 영역(II) 및 인터페이스 영역(III)의 제2 버퍼막(142), 제1 층간 절연막(136), 식각 정지막(134) 및 제1 버퍼막(132)을 순차적으로 제거한다.
도 5d를 참조하면, 주변회로 영역(II)의 기판(105) 상에 절연막(152a)을 형성하고, 기판(105)의 전체 영역(I, II, III)을 덮는 제2 게이트 전극층(154a)을 형성한다. 제2 게이트 전극층(154a)은 셀 영역(I)에 순차적으로 적층된 제1 버퍼막(132), 식각 정지막(134), 제1 층간 절연막(136) 및 제2 버퍼막(142)을 포함하는 스택의 상면 및 측벽 상에 소정의 폭(W2)을 가지며 컨포말하게 형성될 수 있다. 제2 게이트 전극층(154a)의 두께(T1)는 설계되는 소자의 종류에 따라 달라질 수 있다. 한편, 제2 게이트 전극층(154a)의 두께(T1)는 인터페이스 영역(III)의 폭(W1)보다 작거나 같게 형성될 수 있다.
한편, 셀 영역(I)에서 제2 버퍼막(142)의 상면이 주변회로 영역(II)의 기판(105) 상면보다 높게 형성되므로, 인터페이스 영역(III)에서 제2 게이트 전극층(154a) 부분은 단차를 가지며 형성될 수 있다. 인터페이스 영역(III)에서 제2 게이트 전극층(154a) 부분의 폭(W2)은 주변회로 영역(II) 상의 제2 게이트 전극층(154a)의 두께(T1)와 유사하게 형성될 수 있다. 따라서, 인터페이스 영역(III)에서 제2 게이트 전극층(154a)의 폭(W2)은 인터페이스 영역(III)의 폭(W1)보다 작게 형성될 수 있다.
이후, 제2 게이트 전극층(154a) 상에 제3 버퍼막(160)을 형성할 수 있다. 제3 버퍼막(160)은 후속의 평탄화 공정에서 버퍼막으로 작용할 수 있다.
도 5e를 참조하면, 제3 버퍼막(160) 상부에 평탄화 공정을 수행하여 셀 영역(I)의 제2 게이트 전극층(154a)의 상면을 노출시킨다. 이에 따라, 주변회로 영역(II)의 제3 버퍼막(160)의 상부도 소정 두께만큼 제거될 수 있다.
예를 들면, 셀 영역(I)의 제2 게이트 전극층(154a) 상면이 노출될 때까지 제3 버퍼막(160) 상부에 CMP 공정 및/또는 에치백 공정을 수행할 수 있다. 이에 따라, 제3 버퍼막(160)은 주변회로 영역(II)에만 잔류하고, 제3 버퍼막(160)의 상면은 셀 영역(I)의 제2 게이트 전극층(154a)의 상면과 동일 평면 상에 있을 수 있다.
도 5f를 참조하면, 셀 영역(I) 및 인터페이스 영역(III)에 노출된 제2 게이트 전극층(154a) 부분을 제거한다. 예시적인 실시예들에 따르면, 노출된 제2 게이트 전극층(154a) 부분은 습식 식각 공정에 의해 선택적으로 제거될 수 있다. 상기 습식 식각 공정은 폴리실리콘을 선택적으로 식각할 수 있는 식각액을 사용하여 수행될 수 있다. 한편, 제2 버퍼막(142), 소자 분리막(110) 및 제3 버퍼막(160)은 식각 정지막 역할을 할 수 있다. 이에 따라, 셀 영역(I)의 제2 버퍼막(142) 상면이 노출되고, 주변회로 영역(II)의 제3 버퍼막(160) 상면이 노출된다.
상기 평탄화 공정 및 상기 습식 식각 공정을 수행하는 경우, 주변회로 영역(II)을 한정하기 위한 추가적인 포토레지스트 공정을 수행할 필요가 없으므로 공정이 단순화될 수 있다.
도 5g를 참조하면, 제2 버퍼막(142) 및 제3 버퍼막(160)을 제거한다. 상기 제거 공정은 건식 식각 공정 또는 습식 식각 공정에 의해 수행될 수 있다. 이 때, 인터페이스 영역(III)에 노출된 소자 분리막(110) 상부도 함께 식각되어 리세스(106a)가 형성될 수 있다. 리세스(106a)의 폭(W3)은 인터페이스 영역(III) 상부의 제2 게이트 전극층(154a)의 폭(W2)과 같거나 더 크게 형성될 수 있다.
이후, 도 5h를 참조하면, 도 4p 내지 도 4q를 참조로 설명한 공정들을 수행하여, 기판(105)의 주변회로 영역(II)에 순차적으로 적층된 제2 게이트 절연막(152), 제2 게이트 전극(154), 제3 게이트 전극(156) 및 하드 마스크(158)를 포함하는 제2 게이트 구조물(150)을 형성한다. 또한, 셀 영역(I)의 제1 층간 절연막(136) 상에 비트라인 콘택(140)에 전기적으로 연결되는 비트라인(166) 및 하드 마스크(168)를 형성할 수 있다.
이후, 제2 게이트 구조물(150), 스페이서 및 제1 층간 절연막(136), 비트라인(166) 및 제2 마스크를 덮는 제2 층간 절연막(170)을 형성한다.
다시, 도 3b을 참조하면, 제1 및 제2 층간 절연막들(136, 170)을 관통하는 스토리지 노드 콘택들(172)이 형성될 수 있다. 스토리지 노드 콘택들(172) 상에 커패시터들과 같은 저장 영역들(174)이 형성될 수 있고, 스토리지 노드 콘택들(172)은 소스 영역들(107)과 저장 영역들(174)을 각각 전기적으로 연결할 수 있다.
전술한 공정들을 수행하여 상기 반도체 장치(100a)가 형성된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 100a: 반도체 장치 105: 기판
106: 가드링 106a: 리세스
107, 108: 소스 및 드레인 영역 109: 불순물 영역
110: 소자 분리막 112: 하드 마스크
117: 트렌치들 120: 제1 게이트 구조물
122: 제1 게이트 절연막 124: 제1 게이트 전극
124a: 제1 게이트 전극층 126: 캡핑막
132, 142, 160: 제1 버퍼막 134: 식각 정지막
136, 170: 층간 절연막 137: 콘택 홀
138: 스페이서 140: 비트라인 콘택
144: 가드링 절연막 150: 제2 게이트 구조물
152: 제2 게이트 절연막 154: 제2 게이트 전극
156: 제3 게이트 전극 158: 하드 마스크
162: 스페이서 166: 비트라인
168: 하드 마스크 172: 스토리지 노드 콘택
174: 저장 영역

Claims (10)

  1. 셀 영역과 주변회로 영역, 상기 셀 영역 및 상기 주변회로 영역 사이의 인터페이스 영역으로 구분되는 기판;
    상기 기판의 상기 인터페이스 영역에 형성되며, 상기 셀 영역 전체를 둘러싸는 가드링;
    상기 셀 영역에 형성되는 제1 게이트 구조물; 및
    상기 주변회로 영역에 형성된 제2 게이트 구조물을 포함하고,
    상기 가드링은 인접한 두 개의 소자 분리막들에 의해 한정되는 상기 기판의 일부분을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판의 상기 셀 영역 상에 형성되는 제1 층간 절연막; 및
    상기 가드링 및 상기 주변회로 영역 상에 형성되는 제2 층간 절연막을 더 포함하고,
    상기 가드링 상에는 상기 제1 층간 절연막이 배치되지 않는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 가드링의 상면은 상기 기판 상면과 동일한 레벨 상에 형성되며, 상기 가드링의 측벽은 상기 소자 분리막의 측벽에 접하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 인터페이스 영역은 소정의 폭을 가지며 상기 셀 영역을 둘러싸고, 상기 가드링은 상기 인터페이스 영역의 전체에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 게이트 구조물은,
    상기 기판 내에 형성된 트렌치 내벽 상의 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되며, 그 상면이 상기 기판의 상면보다 낮은 레벨 상에 있는 제1 게이트 전극; 및
    상기 제1 게이트 전극 상의 캡핑막을 포함하고,
    상기 제2 게이트 구조물은,
    상기 기판 상에 형성된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상의 제2 게이트 전극; 및
    상기 제2 게이트 전극 상의 제3 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 게이트 구조물에 인접한 불순물 영역에 전기적으로 연결되는 비트라인 콘택; 및
    상기 비트라인 콘택에 전기적으로 연결되는 비트 라인을 더 포함하는 반도체 장치.
  7. 제5항에 있어서, 상기 가드링의 폭은 상기 제2 게이트 전극의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 비트라인은 상기 제3 게이트 전극과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 비트 라인은 상기 제3 게이트 전극과 동일한 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
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