CN104051338B - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN104051338B
CN104051338B CN201310076840.1A CN201310076840A CN104051338B CN 104051338 B CN104051338 B CN 104051338B CN 201310076840 A CN201310076840 A CN 201310076840A CN 104051338 B CN104051338 B CN 104051338B
Authority
CN
China
Prior art keywords
layer
semiconductor layer
grid
semiconductor
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310076840.1A
Other languages
English (en)
Other versions
CN104051338A (zh
Inventor
李冠儒
赖二琨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CN201310076840.1A priority Critical patent/CN104051338B/zh
Publication of CN104051338A publication Critical patent/CN104051338A/zh
Application granted granted Critical
Publication of CN104051338B publication Critical patent/CN104051338B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体结构及其制造方法，该制造方法包括以下步骤：形成一第一栅结构于一第一区域中的一衬底上；衬底包括邻近的第一半导体层与第二半导体层；形成保护层覆盖第一栅结构；形成一隔离结构在第一半导体层的一侧壁与第二半导体层的一侧壁之间；形成一第二栅结构于保护层露出的邻近于第一区域的一第二区域中的第一半导体层上；形成一第三栅结构于保护层露出的第二半导体层上；在形成第二栅结构或第三栅结构之后，移除保护层。

Description

半导体结构及其制造方法
技术领域
本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种整合大大马士革工艺与自对准浅沟道隔离工艺的半导体结构的制造方法。
背景技术
随着半导体技术的进步，电子元件的微缩能力不断提高，使得电子产品能够在维持固定大小，甚至更小的体积之下，能够拥有更多的功能。而随着信息的处理量愈来愈高，对于大容量、小体积的存储器需求也日益殷切。
不同区域上的装置通常需要整合不同的工艺来制造。然而，施加至一预期区域的工艺容易影响到其他不预期的区域，使得不预期的区域上的装置结构受到影响。
发明内容
本发明是有关于一种半导体结构及其制造方法，能适当地将不同种类的工艺整合在一起，得到具有期望质量的产品。
根据本发明的一方面，提出一种半导体结构的制造方法，包括以下步骤：形成一第一栅结构于一第一区域中的一衬底上；衬底包括邻近的第一半导体层与第二半导体层；形成保护层覆盖第一栅结构；形成一隔离结构在第一半导体层的一侧壁与第二半导体层的一侧壁之间；形成一第二栅结构于保护层露出的邻近于第一区域的一第二区域中的第一半导体层上；形成一第三栅结构于保护层露出的第二半导体层上；在形成第二栅结构或第三栅结构之后，移除保护层。
根据本发明的一方面，提出一种半导体结构，包括一第一区域、一第二区域、一衬底、一第一栅结构与一第二栅结构；第二区域邻近于第一区域；第一栅结构设于第一区域中的衬底上；第一栅结构包括至少一层栅电极膜；第二栅结构设于第二区域中的衬底上；第二栅结构包括多个栅电极膜；第一栅结构的至少一层栅电极膜与第二栅结构的栅电极膜是具有不同的层数。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1至图34绘示根据一实施例中半导体结构的制造方法。
【符号说明】
102：第一区域；
104：第二区域；
106、116、118、120：介电层；
108：介电条纹；
110：导电条纹；
112：叠层结构；
114、114A、114B：半导体层；
122、124：牺牲层；
126：掩模层；
128：薄膜层；
130、132：抗反射层；
134：光刻胶层；
136：光刻胶图案；
138：薄膜图案；
140：材料薄膜；
142：材料间隙壁；
144：图案结构；
146：掩模图案；
148：牺牲图案；
150：材料层；
152：图案层；
154：导电层；
156：栅电极膜；
158：保护层；
160：光刻胶图案；
162、166、170、172：介电层；
164、168：掩模图案；
174、190：电极层；
176、178：掩模层；
180、182、192：掩模图案；
184：空隙；
186：绝缘材料；
188：隔离结构；
194：保护层；
196A、196B：栅介电膜；
198A、198B：栅电极膜；
200A、200B、202：间隙壁；
204A、204B：栅电极膜；
206A、206B：栅电极膜。
具体实施方式
图1至图34绘示根据一实施例中半导体结构的制造方法。
请参照图1，于一实施例中，举例来说，第一区域102是三维存储器阵列区域。邻近第一区域102的第二区域104是用于互补式金属氧化物半导体场效晶体管的外围区域。
请参照图1，在第一区域102中，衬底可包括介电层106。于一实施例中，介电层106包括氧化物。于其他实施例中，可使用其他合适的材料层例如半导体层来取代介电层106。半导体层可包括硅等。于介电层106上交互叠层介电条纹108与导电条纹110以形成叠层结构112。于一实施例中，介电条纹108包括氧化物。于一实施例中，导电条纹110包括多晶硅。
请参照图1，在第二区域104中，衬底可包括半导体层114。于一实施例中，半导体层114包括硅。介电层116形成在半导体层114上。于一实施例中，介电层116包括氧化物。
请参照图1，介电层118形成在叠层结构112、介电层106与半导体层114上的介电层116上。于一实施例中，介电层118包括介电抗反射涂层(dielectric anti-reflectivecoating；DARC)。举例来说，介电层118可包括氧化硅、氮化硅、氮氧化硅或类似的材料。介电层120设于叠层结构112的侧壁与半导体层114的侧壁之间。于一实施例中，介电层120包括氧化物。牺牲层122设于介电层118与介电层120上。于一实施例中，牺牲层122包括碳膜例如含碳氧化硅(SiOC)。牺牲层124设于牺牲层122上。于一实施例中，牺牲层124包括氧化物(cap oxide)，厚度可为300nm。掩模层126形成于牺牲层124上。于一实施例中，掩模层126包括多晶硅，厚度可为400nm。薄膜层128形成于掩模层126上。于一实施例中，薄膜层128包括美国应用材料取得的进阶图案化薄膜(advanced pattern film；APF)(商品名)，厚度可为800nm。抗反射层130设于薄膜层128上。于一实施例中，抗反射层130包括介电抗反射涂层(DARC)。举例来说，抗反射层130可包括氧化硅、氮化硅、氮氧化硅或类似的材料。于一实施例中，抗反射层130的厚度为180nm。抗反射层132设于抗反射层130上。于一实施例中，抗反射层132包括底抗反射层(bottom anti-reflective coating；BARC)。举例来说，抗反射层132可包括有机材料。于一实施例中，抗反射层132的厚度为300nm。光刻胶层134设于抗反射层132上。于一实施例中，光刻胶层134的厚度为1000nm。
请参照图2，对光刻胶层134进行图案化步骤，以形成光刻胶图案136于抗反射层132上。
请参照图3，以光刻胶图案136用作刻蚀掩模，进行刻蚀步骤来移除部分的薄膜层128以形成薄膜图案138于掩模层126上。薄膜图案138可包括刻蚀后的薄膜层128与留在其上方的抗反射层130。薄膜图案138具有开口露出掩模层126。
请参照图4，形成材料薄膜140于薄膜图案138上与薄膜图案138的开口露出的掩模层126上。于一实施例中，材料薄膜140包括氧化物。
请参照图5，可进行非等向性刻蚀，来移除部分的材料薄膜140，留下材料薄膜140位于薄膜图案138的侧壁上的部分以形成材料间隙壁142。此刻蚀步骤亦可移除薄膜图案138的抗反射层130。于一实施例中，此刻蚀步骤是实质上停止在掩模层126。
请参照图6，移除薄膜图案138。
请参照图7，在第一区域102中的掩模层126上形成图案结构144。于一实施例中，图案结构144包括光刻胶图案。
请参照图8，以材料间隙壁142与图案结构144用作刻蚀掩模，进行刻蚀步骤来移除部分的掩模层126以形成具有开口的掩模图案146于牺牲层124上。然后，移除材料间隙壁142与图案结构144。
请参照图9，以掩模图案146用作刻蚀掩模，进行刻蚀步骤来移除牺牲层124与部分的牺牲层122以形成具有开口的牺牲图案148。于一实施例中，在此刻蚀步骤之后，牺牲图案148会残留牺牲层124在刻蚀后的牺牲层122上(未显示)。
请参照图10，以材料层150填充牺牲图案148的开口。于一实施例中，材料层150包括氧化物。
请参照图11，移除材料层150的上部分以形成图案层152。其中图案层152是露出牺牲图案148。移除材料层150的方法可包括化学机械研磨方法、回刻蚀方法、或其他合适的方法。于一实施例中，此刻蚀步骤可停止在牺牲图案148上。
请参照图12，移除牺牲图案148，如此，留下的图案层152具有开口。
请参照图13，以导电层154填充图案层152的开口。于一实施例中，导电层154包括多晶硅。
请参照图14，移除导电层154的上部分，其中导电层154留在图案层152的开口中的部分是形成栅结构的栅电极膜156。栅结构的栅电极膜156是互相分开。于一实施例中，导电层154为单一材料薄膜，因此能得到单一材料薄膜的栅电极膜156。本揭露并不限于此，于其他实施例中，导电层154为多层材料薄膜，因此能得到多层材料薄膜的栅电极膜156，其中当多层材料薄膜分别是用不同条件参数形成时，材料薄膜之间可具有晶界(grainboundary)。于一实施例中，导电层154可以回刻蚀的方式移除。于另一实施例中，导电层154可以化学机械研磨方式移除。
在实施例中，位于叠层结构112上的栅结构(栅电极膜156)是以大马士革方法(damascene process)形成，亦即，是先形成尺寸特征细微图案层152，再将导电层154填入图案层152的开口而形成栅电极膜156(栅结构)。
请参照图15，形成保护层158在栅电极膜156与图案层152上，如此便能使第一区域102上的元件不受第二区域104工艺的影响，使栅电极膜156(栅结构)维持结构特征。于一实施例中，保护层158包括氧化物。
请参照图16，形成光刻胶图案160在保护层158上。以光刻胶图案160用作刻蚀掩模，进行刻蚀步骤来移除保护层158位于第二区域104中的部分与半导体层114上的介电层116、介电层118与图案层152，以露出半导体层114。于一实施例中，此刻蚀步骤实质上停止在半导体层114上。
请参照图17，形成介电层162在半导体层114上。于一实施例中，介电层162包括氧化物(SAC OX)。
请参照图18，形成掩模图案164在半导体层114、介电层120、介电层162与保护层158上。于一实施例中，掩模图案164包括光刻胶材料。对掩模图案164的开口露出半导体层114进行掺杂以形成半导体层114A。然后移除掩模图案164。在其他实施例中，可形成另一掩模图案(未显示)露出半导体层114的其他区域，并对露出的半导体层114进行掺杂而形成半导体层114B。半导体层114A与半导体层114B可具有不同的掺杂质条件。于一实施例中，举例来说，半导体层114A与半导体层114B是分别具有N导电型与P导电型。
请参照图19，形成介电层166在介电层162、介电层120与保护层158上。于一实施例中，介电层166可包括氮化硅、氮氧化硅或类似的材料(PAD SIN)。介电层166可以沉积方式或其他合适的方式形成。
请参照图20，形成掩模图案168在介电层166上。于一实施例中，掩模图案168包括光刻胶材料。以掩模图案168用作刻蚀掩模，进行刻蚀步骤来移除部分的介电层162与介电层166。然后移除掩模图案168。
请参照图21，形成介电层170在半导体层114A上。于一实施例中，介电层170包括氧化物。
请参照图22，在移除介电层162与介电层166之后，形成介电层172在半导体层114B上。于一实施例中，介电层172包括氧化物。
请参照图23，形成电极层174在介电层120、介电层170、介电层172与保护层158上。于一实施例中，电极层174包括多晶硅。
请参照图24，形成掩模层176在电极层174上。于一实施例中，掩模层176包括氧化物。形成掩模层178在掩模层176上。于一实施例中，掩模层178包括氮化硅、氮氧化硅或类似的材料。
请参照图25，形成掩模图案180在掩模层178上。于一实施例中，掩模图案180包括光刻胶材料。
请参照图26，以掩模图案180用作刻蚀掩模，进行刻蚀步骤来移除掩模图案180的开口露出的掩模层178，以形成掩模图案182。然后，移除掩模图案180。以掩模图案182用作刻蚀掩模，进行刻蚀步骤来移除掩模图案182的开口下方的电极层174、介电层170、介电层172、半导体层114A与半导体层114B，其中刻蚀后的电极层174、介电层170、介电层172、半导体层114A与半导体层114B之间是以一空隙184互相隔开。
请参照图27，以绝缘材料186填充空隙184。于一实施例中，绝缘材料186包括氧化物。
请参照图28，移除部分的绝缘材料186，留下空隙184中的部分是形成隔离结构188。隔离结构188是为浅沟道隔离(STI)。于实施例中，隔离结构188(STI)是以自对准的方式形成。在对第二区域104进行自对准STI工艺的过程中，第一区域102上由大马士革工艺形成的栅结构(栅电极膜156)是受到保护层158的保护，因此STI工艺并不会影响栅结构(栅电极膜156)的性质。因此，根据实施例的方法，是能够将大马士革工艺与STI艺整合在一起，并能让使用不同方法制得的元件具有良好的特征，而能得到良好的电性与效能的装置，提高产品的良率与效能。然后，移除掩模图案182。
请参照图29，形成电极层190于电极层174与隔离结构188上。于一实施例中，电极层190包括多晶硅。
请参照图30，形成掩模图案192覆盖第二区域104中的电极层190。于一实施例中，掩模图案192包括光刻胶材料。对电极层190未被掩模图案192覆盖的部分进行刻蚀步骤，留下图案层152与保护层158的侧壁上的电极层174、电极层190。此刻蚀步骤可实质上停止在露出的介电层120与保护层158。
请参照图31，移除掩模图案192。移除栅电极膜156上方的保护层158、电极层174的上部分与电极层190的上部分。可以化学机械研磨的方式进行此移除步骤，以使移除步骤之后的元件具有实质上齐平的上表面。
请参照图32，形成保护层194在第一区域102上的介电层120、图案层152、栅电极膜156、电极层174与电极层190上，如此便能使第一区域102的元件不受第二区域104工艺的影响，使栅电极膜156(栅结构)、电极层174与电极层190维持结构特征。于一实施例中，保护层194包括光刻胶材料。
请参照图33，移除电极层190、电极层174、介电层170与介电层172未被保护层194遮蔽的部分，以形成第一区域102上的栅结构的栅介电膜196A与栅电极膜198A，与第二区域104上的栅结构的栅介电膜196B与栅电极膜198B。栅电极膜198A包括栅电极膜204A与栅电极膜206A。栅电极膜198B包括栅电极膜204B与栅电极膜206B。于一实施例中，用以形成栅电极膜204A与栅电极膜204B的电极层174(图23至图32)的工艺条件是不同于用以形成栅电极膜206A与栅电极膜206B的电极层190(图29至图32)，因此栅电极膜204A与栅电极膜206A之间是具有晶界，且栅电极膜204B与栅电极膜206B之间是具有晶界。于实施例中，由于第一区域102上的栅电极膜156的工艺与第二区域104上的栅电极膜198A、栅电极膜198B的工艺是分开进行，因此栅电极膜156与栅电极膜198A、栅电极膜198B可具有不同的结构特征，例如具有不同的薄膜层数，或其他的条件。因此，根据实施例的制造方法，能够依据实际需求弹性地形成丰富的电路设计。然后移除保护层194。
请参照图34，在栅介电膜196A与栅电极膜198B的侧壁上形成间隙壁200A。在栅介电膜196B与栅电极膜198B的侧壁上形成间隙壁200B。在电极层190的侧壁上形成间隙壁202。
于一实施例中，配置在叠层结构112上的栅结构(栅电极膜156)是用作三维叠层存储器的字线。隔离结构188的上表面是高过半导体层114A与半导体层114B的上表面。栅介电膜196A的厚度大于栅介电膜196B。举例来说，栅介电膜196A为高压氧化层(HV GOX)。栅介电膜196B为低压氧化层(LV GOX)。
于实施例中，三维叠层存储器单元包括浮动栅极存储器(floating gatememory)、电荷捕捉存储器、或其他非易失性存储器(non-volatile memory)。实施例的概念并不限于高密度存储单元的装置，而也能应用至其他半导体电路装置，其需要整合大马士革工艺(damascene process)与自对准STI工艺，或其他不同种类的工艺。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构的制造方法，包括：
形成一第一栅结构于一第一区域中的一衬底上，其中该衬底包括邻近的一第一半导体层与一第二半导体层；
形成一保护层覆盖该第一栅结构；
形成一隔离结构在该第一半导体层的一侧壁与该第二半导体层的一侧壁之间；
形成一第二栅结构于该保护层露出的邻近于该第一区域的一第二区域中的该第一半导体层上；
形成一第三栅结构于该保护层露出的该第二半导体层上；
在形成该第二栅结构或该第三栅结构之后，移除该保护层。
2.根据权利要求1所述的半导体结构的制造方法，其中该第一半导体层、该第二半导体层与该隔离结构的形成方法包括：
形成一第一掩模图案于一第三半导体层上；
以该第一掩模图案用作刻蚀掩模，进行一刻蚀步骤来移除部分的该第三半导体层以形成以一空隙互相隔开的该第一半导体层与该第二半导体层；以及
以一绝缘材料填充该空隙以形成该隔离结构
该第二栅结构与该第三栅结构的形成方法包括：
形成一介电层于该第一半导体层与该第二半导体层上；
形成一电极层于该介电层上；
形成一第二掩模图案于该电极层上；以及
以该第二掩模图案用作刻蚀掩模，进行一刻蚀步骤来移除部分的该介电层与该电极层，以形成互相分开的多个栅介电膜与多个栅电极膜，其中位于该第一半导体层与该第二半导体层上的这些栅介电膜与这些栅电极膜是分别形成该第二栅结构与该第三栅结构。
3.根据权利要求2所述的半导体结构的制造方法，其中该第一栅结构为互相分开的多个该第一栅结构，这些第一栅结构的形成方法包括：
形成一牺牲层于该衬底上；
形成一掩模层于该牺牲层上；
形成一薄膜层于该掩模层上；
形成一光刻胶图案于该薄膜层上；以及
以该光刻胶图案用作刻蚀掩模，进行一刻蚀步骤来移除部分的该薄膜层以形成一薄膜图案，该薄膜图案具有多个开口露出该掩模层；
形成一材料薄膜于该薄膜图案上与该薄膜图案的这些开口露出的该掩模层上；
移除部分的该材料薄膜，留下该材料薄膜位于该薄膜图案的侧壁上的部分以形成多个材料间隙壁；
移除该薄膜图案；
以这些材料间隙壁用作刻蚀掩模，进行一刻蚀步骤来移除部分的该掩模层以形成一第三掩模图案，该第三掩模图案具有多个开口；以及
以该第三掩模图案用作刻蚀掩模，进行一刻蚀步骤来移除部分的该牺牲层以形成一牺牲图案，该牺牲图案具有多个开口；以及
以一材料层填充该牺牲图案的这些开口，以形成一图案层，该图案层具有多个开口；以及
以一导电层填充该图案层的这些开口，以形成这些第一栅结构。
4.一种半导体结构，包括：
一第一区域；
一第二区域，邻近于该第一区域；
一衬底；
一第一栅结构，设于该第一区域中的该衬底上，其中该第一栅结构包括至少一层栅电极膜；
一第二栅结构，设于该第二区域中的该衬底上，其中该第二栅结构包括多个栅电极膜，该第一栅结构的该至少一层栅电极膜与该第二栅结构的这些栅电极膜是具有不同的层数；
一第一半导体层，其中该第二栅结构设于该第一半导体层上；
一第二半导体层；
一第三栅结构，设于该第二半导体层上，其中该第二栅结构与该第三栅结构各包括一栅介电膜与配置在该栅介电膜上的一栅电极膜，该第二栅结构与该第三栅结构的这些栅介电膜或这些栅电极膜是具有不同的厚度；以及
一隔离结构，设于该第一半导体层的一侧壁与该第二半导体层的一侧壁之间。
5.根据权利要求4所述的半导体结构，其中该第二栅结构的这些栅电极膜之间具有一晶界。
6.根据权利要求4所述的半导体结构，其中该第一区域是三维存储器阵列区域，该第二区域是用于互补式金属氧化物半导体场效晶体管的外围区域。
7.根据权利要求4所述的半导体结构，其中该隔离结构为浅沟道隔离，该隔离结构的一上表面是高过该第一半导体层与该第二半导体层的一上表面。
8.根据权利要求4所述的半导体结构，更包括：
一叠层结构，其中该叠层结构是由多个介电条纹与多个导电条纹交互叠层形成，其中该第一栅结构是设于该叠层结构上；
一半导体层，其中该第二栅结构是设于该半导体层上；以及
一介电层，设于该叠层结构的一侧壁与该半导体层的一侧壁之间。
9.根据权利要求4所述的半导体结构，其中该第一栅结构是用作三维叠层存储器的字线。
CN201310076840.1A 2013-03-12 2013-03-12 半导体结构及其制造方法 Active CN104051338B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310076840.1A CN104051338B (zh) 2013-03-12 2013-03-12 半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310076840.1A CN104051338B (zh) 2013-03-12 2013-03-12 半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN104051338A CN104051338A (zh) 2014-09-17
CN104051338B true CN104051338B (zh) 2016-12-28

Family

ID=51504009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310076840.1A Active CN104051338B (zh) 2013-03-12 2013-03-12 半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN104051338B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631692B (zh) * 2017-01-20 2018-08-01 旺宏電子股份有限公司 記憶裝置及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106185787B (zh) * 2015-04-30 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
KR20230013753A (ko) 2021-07-20 2023-01-27 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
CN101393895A (zh) * 2007-09-14 2009-03-25 奇梦达股份公司 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
JP4920310B2 (ja) * 2006-05-30 2012-04-18 株式会社東芝 半導体装置およびその製造方法
US7910488B2 (en) * 2007-07-12 2011-03-22 Applied Materials, Inc. Alternative method for advanced CMOS logic gate etch applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
CN101393895A (zh) * 2007-09-14 2009-03-25 奇梦达股份公司 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631692B (zh) * 2017-01-20 2018-08-01 旺宏電子股份有限公司 記憶裝置及其製造方法

Also Published As

Publication number Publication date
CN104051338A (zh) 2014-09-17

Similar Documents

Publication Publication Date Title
US20120286345A1 (en) Non-volatile memory device and method for fabricating the same
CN109244075A (zh) 3d存储器件的制造方法
JP2008047590A (ja) 半導体装置およびその製造方法
CN108091562B (zh) Sonos存储器的ono刻蚀方法
US20200279930A1 (en) Flash memory cell structure with step-shaped floating gate
US9184096B2 (en) Semiconductor structure and manufacturing method for the same
JP5330440B2 (ja) 半導体装置の製造方法
CN104051338B (zh) 半导体结构及其制造方法
CN105990359B (zh) 分离栅式闪存器件及制备方法
CN109244076A (zh) 3d存储器件
TWI515825B (zh) 半導體結構及其製造方法
US8629514B2 (en) Methods and structures for customized STI structures in semiconductor devices
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
US10068773B2 (en) Contact formation for split gate flash memory
TWI566337B (zh) 半導體元件及其製造方法
CN106158862B (zh) 半导体元件及其制作方法
TWI539520B (zh) 記憶體元件及其形成方法與半導體元件的形成方法
CN103165616A (zh) 半导体器件及其制造方法
US20120292684A1 (en) Non-volatile memory device and method for fabricating the same
US9123579B2 (en) 3D memory process and structures
CN208873722U (zh) 3d存储器件
US9048328B2 (en) Semiconductor device having plural memory cells with cavities formed therein, and method of manufacturing the same
US20120153374A1 (en) Semiconductor device and method of manufacturing the same
JP2013065775A (ja) 半導体装置および半導体装置の製造方法
US9397183B2 (en) Semiconductor memory device with ONO stack

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant