CN106158862B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该半导体元件包括一基材、多个存储单元、一逻辑晶体管栅极以及一高压晶体管栅极。其中，基材至少具有一存储器区、一高压区和一逻辑区。这些存储单元位于存储器区上。逻辑晶体管栅极位于逻辑区上。高压晶体管栅极具有第一部分和第二部分，彼此电性接触且相互堆叠于高压区上。高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种具有存储器单元、逻辑单元和高压单元的半导体元件及其制作方法。
背景技术
非挥发性存储器(Non-Volatile Memory，NVM)元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来存储数据的存储器元件之一。由于非挥发性存储器可与一般互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)元件的制作工艺相容，因此常被应用来制作嵌入式存储器(embeddedmemory)元件，将非挥发性存储器单元，例如闪存存储单元，与逻辑单元，例如金属氧化半导体晶体管，以及其他集成电路单元，例如高压晶体管，整合在同一个半导体基材之上。
传统嵌入式存储器元件的制作方式，为了节省制作工艺成本，一般采用相同的蚀刻光掩模来蚀刻多晶硅层，用于在基材上形成形逻辑单元和高压单元的栅极，并且用另一个蚀刻光掩模来定义非挥发性存储器单元的字符线。然而，由于用来形成非挥发性存储器单元的字符线的光掩模穿透率(Transmission Rate，RT)相对较小，导致蚀刻速率较难以控制，一般仅能以蚀刻时间来判定蚀刻终点；容易因制作工艺裕度(process window)不足，而产生多晶硅层过蚀(over etch)或残留(residue)的问题。
另外，由于逻辑单元和高压单元的栅极使用同一个蚀刻光掩模来形成；导致高压单元的栅极厚度与逻辑单元的栅极厚度相同，导致高压单元的临界电压(BreakdownVoltage,BVdss)不易达到操作标准值，而需要更多的离子掺杂制作工艺，例如斜向离子注入(tilt ion implantation)或形成掺杂保护环(guard ring)，来提高高压单元的临界电压，相对也压缩了半导体元件的制作工艺裕度。
因此有需要提供一种更先进的半导体元件及其制作方法，以改善现有技术所面临的问题。
发明内容
为解决上述问题，本发明提供一种半导体元件，此半导体元件包括一基材、多个存储单元、一逻辑晶体管栅极以及一高压晶体管栅极。其中，基材至少具有一存储器区、一高压区和一逻辑区。这些存储单元位于存储器区上。逻辑晶体管栅极位于逻辑区上。高压晶体管栅极具有第一部分和第二部分，彼此电性接触且相互堆叠于高压区上。高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。
本发明的另提供一种半导体元件的制作方法，包括下述步骤：首先，提供一基材，使基材至少具有一存储器区、一高压区、一逻辑区以及位于存储器区上的多个存储单元。接着，依序形成一第一导体层和一覆盖层，覆盖高压区、逻辑区以及存储器区。然后，移除位于存储器区和高压区上的一部分覆盖层。接着，形成一第二导体层覆盖存储器区和高压区上的一部分第一导体层以及剩余的覆盖层。再以剩余的覆盖层为停止层进行平坦化制作工艺。在移除剩余的覆盖层之后，再移除一部分第一导体层和一部分第二导体层，而在存储器区上定义出至少一条字符线与至少一个存储单元电连接；并在高压区上定义出至少一高压晶体管栅极。后续，在逻辑区上定义出至少一逻辑晶体管栅极；其中，高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。
根据上述，本发明的实施例是揭露一种半导体元件及其制作方法，其先提供具有存储器区、高压区、逻辑区的基材。其中，存储器区上具有多个存储单元。再于存储器区、高压区和逻辑区上形成堆叠的第一导体层和覆盖层。先移除位于存储器区和高压区上的一部分覆盖层，再于存储器区和逻辑区上形成与第一导体层接触的第二导体层。后续以同一光掩模蚀刻制作工艺来移除位于存储器区和逻辑区上的一部分第一导体层和第二导体层，用于在存储器区上定义出与存储单元电连接的字符线，同时在高压区上定义出高压晶体管栅极。再采用另一光掩模蚀刻制作工艺来移除位于逻辑区上的第一导体层，以定义出逻辑晶体管栅极。使高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。
由于，用来定义字符线和高压晶体管栅极的光掩模具有较大的穿透率，因此可采用终点侦测法(endpoint detection)来决定移除一部分第一导体层和第二导体层的蚀刻制作工艺的蚀刻终点。有别于现有以蚀刻时间作终点侦测的方式，可得到更佳的控制效果。加上，由于高压晶体管的栅极的厚度实质大于逻辑晶体管的栅极的厚度，可以使高压晶体管单元具有较高的临界电压，可节省后续用来为了提高高压晶体管单元的临界电压的离子掺杂制作工艺，增加半导体元件的制作工艺裕度。
附图说明
图1A至图1H为本发明的一实施例所绘示的一系列制作半导体元件的制作工艺结构剖面示意图。
符号说明
100：半导体元件 101：基材
102：存储器区 103：高压区
104：逻辑区 105：存储单元
105a：存储单元的硬掩模层 106：隔离结构
107：栅介电层 108：第一导体层
109：覆盖层 110：光致抗蚀剂
111：蚀刻制作工艺 112：第二导体层
113：平坦化制作工艺 114：光致抗蚀剂
115：回蚀制作工艺 116：蚀刻制作工艺
117：字符线 118：高压晶体管
118a：高压晶体管栅极
118a1：高压晶体管的栅极的第一部分
118a2：高压晶体管的栅极的第二部分
119：光掩模 120：光致抗蚀剂
121：逻辑晶体管 121a：逻辑晶体管栅极
122：管芯边界
HPWL：P型高压阱区 HNWL：N型高压阱区
PWL：P型掺杂阱区 NWL：N型掺杂阱区
H1：高压晶体管的栅极的厚度
H2：逻辑晶体管的栅极的厚度
H3：字符线的厚度
具体实施方式
本发明是提供一种半导体元件及其制作方法，可改善现有半导体元件制作工艺裕度不足的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一具有存储器单元、逻辑单元和高压单元的嵌入式存储器元件及其制作方法作为优选实施例，并配合所附的附图作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1H，图1A至图1D是根据本发明的一实施例所绘示的一系列制作半导体元件100的制作工艺结构剖面示意图。半导体元件100，例如嵌入式存储器元件的制作方法包括下述步骤：首先，提供一基材101，使基材101至少具有一存储器区102、一高压区103、一逻辑区104以及位于存储器区102上的多个存储单元105(如图1A所绘式)。
在本发明的一些实施例之中，基材101可以是一种硅基材，例如硅晶片。基材101上的存储器区102、高压区103、逻辑区104以及存储单元105则通过前段制作工艺(Front-End-Of-Line；FEOL)，在基材101上所定义而成。其中，存储器区102、高压区103、逻辑区104通过形成于基材101中的多个隔离结构106，如浅沟隔离结构(Sallow Trench Isolation，STI)来加以隔离。在本发明的一些实施例之中，存储单元105可以是形成于基材101上的非挥发性存储器单元，例如闪存存储器单元。
在本发明的一些实施例之中，高压区103和逻辑区104分别具有至少一个形成于基材101之中的掺杂阱区。例如，在本实施例之中，高压区103具有至少一个高掺杂浓度的P型高压阱区HPWL和一个高掺杂浓度的N型高压阱区HNWL。逻辑区104具有至少一个P型掺杂阱区PWL和一个N型掺杂阱区NWL。其中，位于高压区103之中的掺杂阱区，例如N型高压阱区HNWL和P型高压阱区HPWL，具有比位于逻辑区104之中的掺杂阱区，例如N型掺杂阱区NWL和P型掺杂阱区PWL，还要高的掺杂浓度。
另外，高压区103的P型高压阱区HPWL和N型高压阱区HNWL，以及逻辑区104的P型掺杂阱区PWL和N型掺杂阱区NWL上方还覆盖一层栅介电层107。在本发明的一些实施例之中，构成栅介电层107的材质，优选包括二氧化硅层、氮化硅、碳化硅、或其他合适的材料或上述材料的组合。
接着，采用沉积制作工艺，例如，化学气相沉积(Chemical Vapor Deposition，CVD)制作工艺或物理气相沉积(Physical Vapor Deposition，PVD)制作工艺，先于存储器区102、高压区103和逻辑区104上形成第一导体层108。之后再于第一导体层108上形成覆盖层109(如图1B所绘示)。
在本发明的一些实施例之中，第一导体层108可以是一种含硅导电层，例如多晶硅层。在另一些实施例之中，第一导体层108也可以是一种金属层。第一导体层108的厚度实质介于(angstrom)至之间。覆盖层109的厚度实质介于至之间；且构成覆盖层109的材质，优选包括硅氧化物层、氮化硅层、氮碳化硅、氮氧化硅、碳氧化硅或上述的任意组合。
然后，采用光致抗蚀剂110覆盖于逻辑区104上方，并进行一蚀刻制作工艺111，例如反应性离子蚀刻(Reactive Ion Etch，RIE)，用于移除一部分覆盖层109，将位于存储器区102和高压区103上方的一部分第一导体层108暴露于外(如图1C所绘示)。
接着，采用沉积制作工艺，例如，化学气相沉积或物理气相沉积制作工艺，在存储器区102、高压区103和逻辑区104上形成第二导体层112，以覆盖在位于存储器区102和高压区103上方的一部分第一导体层108之上，以及覆盖在位于逻辑区104上方被余留下来的一部分覆盖层109之上(如图1D所绘示)。构成第二导体层112的材质可以和构成第一导体层108的材质相同或不同。其中，第二导体层112可以是一种含硅导电层，例如多晶硅层，也可以是一种金属层。第二导体层112的厚度实质介于至之间。
另外，在本发明的一些实施例之中，位于存储器区102和高压区103上的一部分第一导体层108和一部分第二导体层112直接接触；且第一导体层108和一部分第二导体层112之间具有管芯边界122(grain boundary)。
后续，以剩余的覆盖层109为停止层，进行平坦化制作工艺113，例如化学机械研磨(Chemical-Mechanical Polishing,CMP)制作工艺，移除位于存储器区102和高压区103上方的一部分第二导体层112，并位于存储单元105的硬掩模层(hard mask)105a暴露于外(如图1E所绘示)。
之后，可选择性地采用光致抗蚀剂114覆盖于高压区103和逻辑区104上方，并进行一回蚀制作工艺115，用于移除位于存储器区102上的一部分第一导体层108和一部分第二导体层112(如图1F所绘示)。
在移除剩余的覆盖层109之后，进行至少一次蚀刻制作工艺来图案化位于存储器区102和高压区103上方的一部分第一导体层108和一部分第二导体层112，用于在存储器区102上定义出至少一条字符线117，并在高压区103上定义出至少一个高压晶体管栅极118a。
在本实施例之中，形成字符线117和高压晶体管栅极118a的蚀刻制作工艺116，是采用同一光掩模119所形成，覆盖于存储器区102、高压区103和逻辑区104上方的光致抗蚀剂120来加以实施，用于分别移除位于存储器区102和高压区103上方的一部分第一导体层108和一部分第二导体层112，而在存储器区102上定义出至少一条字符线117与存储单元105电连接；同时在高压区103的N型高压阱区HNWL和P型高压阱区HPWL上，分别定义出一个高压晶体管栅极118a(如图1G所绘示)。
由于，字符线117和高压晶体管栅极118a采用同一个蚀刻制作工艺116来加以定义。意即，二者使用同一个用光掩模119来进行蚀刻。相较于传统嵌入式存储器元件制作工艺中，单纯用来定义存储器单元的字符线所使用的蚀刻光掩模，本发明的实施例所使用的光掩模119具有较大的穿透率。因此，蚀刻制作工艺116中可采用终点侦测法，例如干涉仪终点侦测法(endpoint detection)，来决定蚀刻制作工艺116的蚀刻终点。相较于现有技术以用蚀刻时间作终点侦测的方式，可得到更佳的控制效果。
后续，再以另一个光掩模(未绘示)对位于逻辑区104上的第一导体层108进形图案化，以于逻辑区104上定义出至少一逻辑晶体管的栅极121a。并经过一系列后段制作工艺之后，完成半导体元件100的制备(如图1H所绘示)。其中，半导体元件100包括基材101、多个存储单元105、逻辑晶体管121以及高压晶体管118。其中，基材101至少具有存储器区102、高压区103和逻辑区104。这些存储单元105形成于存储器区102上；逻辑晶体管121形成于逻辑区104的基材101之上；高压晶体管118形成于高压区103的基材101之上。
其中，高压晶体管的栅极118a由一部分的第一导体层108和一部分的第二导体层112彼此接触且相互堆叠而成。高压晶体管的栅极118a可通过位于第一导体层108和第二导体层112之间的管芯边界122，区分为第一部分118a1和第二部分118a2。而逻辑晶体管的栅极121a则仅一部分的第一导体层108所构成。两相比较之下，高压晶体管栅极118a的厚度H1实质大于逻辑晶体管栅极121a的厚度H2。其中，高压晶体管栅极118a的厚度H1实质介于至之间；逻辑晶体管的栅极121a的厚度H2实质介于至之间。另外，与字符线117的厚度H3实质介于至之间。字符线117的厚度H3实质大于逻辑晶体管栅极121a的厚度H2。
由于高压晶体管的栅极118a与逻辑晶体管的栅极121a并非通过同一个光掩模蚀刻制作工艺来加以定义。且高压晶体管的栅极118a的厚度实质大于逻辑晶体管的栅极121a的厚度。因此，相较于统嵌入式存储器元件，高压晶体管118可以具有较高的临界电压，可减少后续用来提高高压晶体管118的临界电压的离子掺杂制作工艺，增加半导体元件100的制作工艺裕度。
根据上述，本发明的实施例是揭露一种半导体元件及其制作方法，其先提供具有存储器区、高压区、逻辑区的基材。其中，存储器区上具有多个存储单元。再于存储器区、高压区和逻辑区上形成堆叠的第一导体层和覆盖层。先移除位于存储器区和高压区上的一部分覆盖层，再于存储器区和逻辑区上形成与第一导体层接触的第二导体层。后续以同一光掩模蚀刻制作工艺来移除位于存储器区和高压区上的一部分第一导体层和第二导体层，用于在存储器区上定义出与存储单元电连接的字符线，同时在高压区上定义出高压晶体管栅极。再采用另一光掩模蚀刻制作工艺来移除位于逻辑区上的第一导体层，以定义出逻辑晶体管栅极。使高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。
由于，用来定义字符线和高压晶体管栅极的光掩模具有较大的穿透率，因此可采用终点侦测法来决定移除一部分第一导体层和第二导体层的蚀刻制作工艺的蚀刻终点。有别于现有以蚀刻时间作终点侦测的方式，可得到更佳的控制效果。加上，由于高压晶体管的栅极的厚度实质大于逻辑晶体管的栅极的厚度，可以使高压晶体管单元具有较高的临界电压，可节省后续用来为了提高高压晶体管单元的临界电压的离子掺杂制作工艺，增加半导体元件的制作工艺裕度。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种半导体元件，包括：
基材，至少具有存储器区、高压区和逻辑区；
多个存储单元，位于该存储器区上；
逻辑晶体管栅极，位于该逻辑区上；
高压晶体管栅极，具有第一部分和第二部分，彼此电性接触且相互堆叠于该高压区上；其中该高压晶体管栅极具有实质大于该逻辑晶体管栅极的一厚度。
2.如权利要求1所述的半导体元件，还包括字符线，位于该存储器区中，并与该些存储单元至少一者电连接，其中该字符线具有实质大于该逻辑晶体管栅极的一厚度。
3.如权利要求2所述的半导体元件，其中该字符线具有实质介于至之间的该厚度；逻辑晶体管栅极具有实质介于至之间的一厚度。
4.如权利要求1所述的半导体元件，其中该第一部分和该第二部分都包含多晶硅，且该第一部分和该第二部分之间具有一管芯边界。
5.如权利要求1所述的半导体元件，其中该高压晶体管栅极具有实质介于至之间的一厚度。
6.如权利要求1所述的半导体元件，还包括一栅介电层位于该逻辑晶体管栅极与该基材之间以及位于该高压晶体管栅极与该基材之间。
7.一种半导体元件的制作方法，包括:
提供一基材，使该基材至少具有存储器区、高压区、逻辑区以及位于该存储器区上的多个存储单元；
依序形成一第一导体层和一覆盖层，覆盖该高压区、该逻辑区以及该存储器区；
移除位于该存储器区和该高压区上的一部分该覆盖层；
形成一第二导体层覆盖该存储器区和该高压区上的一部分该第一导体层以及剩余的该覆盖层；
以剩余的该覆盖层为一停止层来进行一平坦化制作工艺；
移除剩余的该覆盖层；
移除一部分该第一导体层和一部分该第二导体层，而在该存储器区上定义出至少一字符线与该些存储单元至少一者电连接；并在该高压区上定义出至少一高压晶体管栅极；以及
在该逻辑区上定义出至少一逻辑晶体管栅极；其中该高压晶体管栅极具有实质大于该逻辑晶体管栅极的一厚度。
8.如权利要求7所述的半导体元件的制作方法，在移除剩余的该覆盖层之前，还包括进行一回蚀制作工艺，以移除位于该存储器区上的一部分该第一导体层和一部分该第二导体层。
9.如权利要求7所述的半导体元件的制作方法，其中该第一导体层具有实质介于至之间的一厚度；该覆盖层具有实质介于至1300之间的一厚度；以及该第二导体层具有实质介于至之间的一厚度。
10.如权利要求7所述的半导体元件的制作方法，其中该字符线和该高压晶体管栅极通过同一蚀刻制作工艺所形成。
11.如权利要求7所述的半导体元件的制作方法，其中移除一部分该第一导体层和一部分该第二导体层，以定义出该字符线和该高压晶体管栅极的步骤，是采用相同的一光掩模。
12.如权利要求11所述的半导体元件的制作方法，其中移除一部分该第一导体层和一部分该第二导体层的步骤，包括进行一蚀刻制作工艺，并采用一终点侦测法(endpointdetection)来控制该蚀刻制作工艺。
13.如权利要求7所述的半导体元件的制作方法，在形成该第一导体层和该覆盖层之前，还包括形成栅介电层，覆盖于该高压区和该逻辑区的该基材之上。
14.如权利要求7所述的半导体元件的制作方法，其中该字符线具有实质大于该逻辑晶体管栅极的一厚度。
15.如权利要求7所述的半导体元件的制作方法，其中该字符线具有实质介于至之间的一厚度；该逻辑晶体管栅极具有实质介于至之间的一厚度。
16.如权利要求7所述的半导体元件的制作方法，其中该第一导体层和该第二导体层都包含多晶硅，且该第一导体层和该第二导体层之间具有一管芯边界。
17.如权利要求7所述的半导体元件的制作方法，其中该高压晶体管栅极具有实质介于至之间的一厚度。
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