CN104716098B

CN104716098B - 闪存的制作方法

Info

Publication number: CN104716098B
Application number: CN201310683410.6A
Authority: CN
Inventors: 李天慧; 潘晶; 王琪; 宁先捷
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-12
Filing date: 2013-12-12
Publication date: 2018-05-25
Anticipated expiration: 2033-12-12
Also published as: CN104716098A

Abstract

本申请提供了一种闪存的制作方法。该制作方法包括：提供半导体基底，半导体基底划分为逻辑电路区、高压电路区和快闪存储区；在半导体基底上依次沉积衬垫氧化层、氮化硅层和缓冲氧化层；形成浅沟槽隔离并去除氮化硅层和缓冲氧化层，在半导体基底上形成浅沟槽隔离结构；在快闪存储区和高压电路区形成N阱区；在高压电路区形成P阱区；对快闪存储区欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入；在快闪存储区形成浮栅、在第一位置上形成选择栅极、在第二位置上形成控制栅极；以及形成逻辑电路区的晶体管结构和高压电路区的晶体管结构。解决了现有工艺难以满足小尺寸闪存器件制作需要的问题。

Description

闪存的制作方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种闪存的制作方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑电路、存储器和模拟电路，其中存储器在集成电路产品中占了相当大的比例，而且近年来快闪存储器（又称闪存）已经成为非挥发性存储器的主流，根据结构不同，闪存可分为或非闪存（NOR Flash）和与非闪存（NAND Flash），其中，或非闪存因为读取速度快而适合手机或主板等需要记录系统编码的应用。

目前，闪存的制作工艺在行业内还没有统一，各企业会根据功能要求设计不同闪存结构、并制定不同的制作工艺流程，其中，一种同时集成有逻辑区、存储区和高压电路区的快闪存储器的制作方法大致包括：

提供衬底，在衬底上形成低压栅极结构、高压栅极结构和存储栅极结构，并在高压栅极结构的周围形成内侧墙、在存储栅极结构的周围形成内侧墙，低压栅极结构为单层栅极结构，高压栅极结构和存储栅极结构为双层栅极结构；

然后，形成ONO介质层，具体为：形成氧化层，覆盖所述衬底、低压栅极结构、高压栅极结构、存储栅极结构以及内侧墙、内侧墙，在氧化层上形成氮化硅层，在氮化硅层上形成氧化硅层；

然后，对ONO介质层进行刻蚀，在低压栅极结构周围形成侧墙，在高压栅极结构的周围形成外侧墙，在存储栅极结构的周围形成外侧墙，内侧墙和外侧墙构成了高压栅极结构的侧墙，内侧墙和外侧墙构成了存储栅极结构的侧墙；

形成低压栅极结构、高压栅极结构和存储栅极结构的侧墙之后，可以对衬底进行离子注入形成低压晶体管的源极和漏极、高压晶体管的源极和漏极、存储晶体管的源极和漏极；

接着，形成层间介质层，覆盖衬底以及其上形成的结构；

然后，可以在层间介质层中形成接触插栓，接触插栓与低压晶体管的源极、漏极和栅极、高压晶体管的源极、漏极和栅极、存储晶体管的源极、漏极和栅极电连接。

由此可见，采用上述制作方法制作的闪存器件虽然集成度较高，但是，在制作小尺寸闪存器件时，难以灵活调整闪存器件各功能组件的性能参数，进而难以满足小尺寸闪存器件的性能要求，尤其在55nm或以下闪存的制作中这一问题尤为突出。

发明内容

本申请旨在提供一种闪存的制作方法，以解决现有闪存制作工艺难以满足小尺寸闪存器件制作需要的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种闪存的制作方法，制作方法包括：步骤S1，提供半导体基底，半导体基底划分为快闪存储区、高压电路区和逻辑电路区；步骤S2，在半导体基底上依次沉积衬垫氧化层、氮化硅层和缓冲氧化层；步骤S3，形成浅沟槽隔离并去除氮化硅层和缓冲氧化层，在半导体基底上形成浅沟槽隔离结构；步骤S4，在快闪存储区和高压电路区形成N阱区；步骤S5，在高压电路区形成P阱区；步骤S6，对快闪存储区欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入；步骤S7，在快闪存储区形成浮栅、在第一位置上形成选择栅极、在第二位置上形成控制栅极；以及步骤S8，形成逻辑电路区的晶体管结构和高压电路区的晶体管结构。

进一步地，上述步骤S6中，对快闪存储区的第一位置进行离子注入的过程包括：步骤S61，在完成步骤S5的半导体基底上形成图案化的第三光阻层，第三光阻层具有对应第一位置的开口；步骤S62，对第一位置进行第一离子注入；步骤S63，去除第三光阻层和衬垫氧化层；步骤S64，在半导体基底上生长高压氧化层；步骤S65，在高压氧化层和浅沟槽隔离结构上形成图案化的第四光阻层，第四光阻层具有对应第一位置的开口；步骤S66，对第一位置进行第二次离子注入；步骤S67，刻蚀去除快闪存储区的高压氧化层；步骤S68，去除第四光阻层。

进一步地，上述步骤S62对第一位置进行第一次离子注入时，离子注入所使用的离子为P和As，P的能量为50～60keV，P的剂量为8E12～1E13离子/cm²，As的能量为45～55keV，As的剂量为4E12～6E12离子/cm²；上述步骤S66对第一位置进行第二次离子注入时，离子注入所使用的离子为P和As，P的能量为60～140keV，P的剂量为5E11～2E12离子/cm²，As的能量160～180keV，As的剂量为3E12～5E12离子/cm²。

进一步地，上述控制栅极的阈值电压为2.1V。

进一步地，上述步骤S64中高压氧化层的生长方法为快速加热氧化工艺或高温炉管生长工艺。

进一步地，上述步骤S63在刻蚀去除衬垫氧化层之前还包括：对半导体基体的表面进行退火处理。

进一步地，上述步骤S66中，对第一位置进行第二次离子注入的同时对快闪存储区的第二位置进行离子注入。

进一步地，对快闪存储区的第二位置进行离子注入所使用的离子为P和As、P的能量为60～140keV，P的剂量为5E11～2E12离子/cm²，As的能量160～180keV，As的剂量为3E12～5E12离子/cm²。

进一步地，上述选择栅极的阈值电压为0.8V。

进一步地，上述步骤S7包括：步骤S71，在半导体基底的表面上形成多晶硅层；步骤S72，对多晶硅层进行平坦化形成快闪存储区的浮栅；步骤S73，形成快闪存储区的控制栅极和选择栅极；以及步骤S74，去除逻辑电路区和高压电路区的浮栅。

进一步地，上述步骤S7在形成多晶硅层之前还包括在快闪存储区的半导体基底上形成隧穿氧化层的过程。

进一步地，在上述步骤S71和上述步骤S72之间，上述步骤S7还包括：在多晶硅层上形成图案化的第五光阻层，第五光阻层具有对应快闪存储区的开口；对快闪存储区内的多晶硅层进行离子注入；去除第五光阻层。

进一步地，对上述快闪存储区内的多晶硅层进行离子注入时，离子注入所使用的离子为P，能量为10～20keV，P的剂量为1E15～3E15离子/cm²。

进一步地，上述步骤S3包括：步骤S31，依次刻蚀衬垫氧化层、氮化硅层和缓冲氧化层和半导体基底，得到浅沟槽；步骤S32，向浅沟槽内填充隔离介质，形成介质层；步骤S33，平坦化介质层至暴露出氮化硅层，形成浅沟槽隔离结构；步骤S34，刻蚀去除氮化硅层，并对浅沟槽隔离结构进行氧化修复。

进一步地，在上述步骤S31中，刻蚀为干法刻蚀，干法刻蚀采用选自HBr、Cl₂、O₂、N₂、NF₃、Ar、He和CF₄组成的组中的一种或多种作为刻蚀气体。

进一步地，上述浅沟槽的深宽比为1:4～1:6，刻蚀气体为HBr和O₂组成的混合气体；刻蚀的激发功率为20～1500W、偏置电压为10～800V，刻蚀气体的压力为2～200mT、总流量为30～2000sccm。

进一步地，上述步骤S32采用HARP工艺向上述浅沟槽内填充隔离介质。

进一步地，上述HARP工艺实施过程中，淀积温度为300～500℃，淀积气体包括TEOS、O₂和O₃，且TEOS和O₂体积比为1:3～1:25，TEOS和O₃体积比为1:1～1:30。

进一步地，上述步骤S32在向浅沟槽内填充隔离介质之前还包括在浅沟槽内壁上形成氧化层的过程。

应用本申请的技术方案，采用上述制作方法快闪存储区的栅极制作先于逻辑电路区的栅极制作，从而保证了对快闪存储区各栅极的精确定位和对应的阈值电压的精确调整，保证了所制作的闪存在集成度较高的前提下具有可靠的工作性能；进而在将快闪存储区嵌入逻辑电路区和高压电路区中时，不仅能够提高闪存器件的集成度，减少了复杂连线、缓解了信号延迟问题，而且保证了闪存的运行速度得以提高、可靠性得以增强的效果；而且，各步骤的操作可以利用已有设备进行，节约了工艺改进耗费的成本。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了本申请一种优选实施方式的闪存制作方法的流程图；

图2示出了划分逻辑电路区、高压电路区和快闪存储区的半导体基底的剖面结构示意图；

图3示出了图2所示结构的半导体基底上沉积衬垫氧化层、氮化硅层和缓冲氧化层后的剖面结构示意图；

图4示出了刻蚀图3所示结构的衬垫氧化层、氮化硅层、缓冲氧化层和半导体基底后形成浅沟槽后的剖面结构示意图；

图5示出了在图4所示结构的浅沟槽内填充隔离介质、并将隔离介质平坦化后形成浅沟槽隔离结构的剖面结构示意图；

图6示出了刻蚀去除图5所示结构的氮化硅层后的剖面结构示意图；

图7示出了在图6所示结构的快闪存储区和高压电路区形成N阱区的剖面结构示意图；

图8示出了在图7所示结构的高压电路区形成P阱区的剖面结构示意图；

图9示出了对图8所示结构的快闪存储区的第一位置进行离子注入的剖面结构示意图；

图10示出了去除图9所示结构的衬垫氧化层且形成高压氧化层后的剖面结构示意图；

图11示出了对图10所示结构的快闪存储区的第一位置和第二位置进行离子注入的剖面结构示意图；

图12示出了去除图11所示结构的高压氧化层且形成隧穿氧化层后的剖面结构示意图；

图13示出了在图12所示结构的半导体基底上形成多晶硅层后的剖面结构示意图；

图14示出了对图13所示结构中的快闪存储区的多晶硅层进行离子注入的的剖面结构示意图；以及

图15示出了对图14所示结构的多晶硅层进行平坦化形成浮栅后的剖面结构示意图。

附图标记：100、半导体基底；101、衬垫氧化层；102、氮化硅层；103、缓冲氧化层；104、浅沟槽；105、浅沟槽隔离结构；111、第一光阻层；112、第二光阻层；113、第三光阻层；114、第四光阻层；115、第五光阻层；106、高压氧化层；107、隧穿氧化层；108、多晶硅层；109、浮栅；Ⅰ、逻辑电路区；Ⅱ、高压电路区；Ⅲ、快闪存储区。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述作出相应解释。

为了解决如上描述的现有技术的闪存制作工艺难以满足更小尺寸闪存器件的制作，本申请考虑改变闪存的工艺步骤以解决上述问题，提出：先进行快闪存储区的制作，然后进行逻辑电路区的制作工艺，并且在快闪存储区制作过程中对控制栅极和选择栅极的阈值电压进行调整，进而得到小尺寸闪存器件。

为此，在本申请一种优选的实施方式中，提供了一种闪存的制作方法，并且图1中示出了该制作方法的流程。该制作方法包括：步骤S1，提供半导体基底100，半导体基底100划分为逻辑电路区Ⅰ、高压电路区Ⅱ和快闪存储区Ⅲ；步骤S2，在半导体基底100上依次沉积衬垫氧化层101、氮化硅层102和缓冲氧化层103；步骤S3，形成浅沟槽隔离并去除氮化硅层102和缓冲氧化层103，在半导体基底100上形成浅沟槽隔离结构105；步骤S4，在快闪存储区Ⅲ和高压电路区Ⅱ形成N阱区；步骤S5，在高压电路区Ⅱ形成P阱区；步骤S6，对快闪存储区Ⅲ欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入；步骤S7，在快闪存储区Ⅲ形成浮栅、在第一位置上形成选择栅极、在第二位置上形成控制栅极；步骤S8，形成逻辑电路区Ⅰ的晶体管结构和高压电路区Ⅱ的晶体管结构。

采用上述制作方法，快闪存储区Ⅲ的栅极制作先于逻辑电路区Ⅰ的栅极制作，从而保证了对快闪存储区Ⅲ各栅极的精确定位和对应的阈值电压的精确调整，保证了所制作的闪存在集成度较高的前提下具有可靠的工作性能；进而在将快闪存储区Ⅲ嵌入逻辑电路区Ⅰ和高压电路区Ⅱ中时，不仅能够提高闪存器件的集成度，减少了复杂连线、缓解了信号延迟问题，而且保证了闪存的运行速度得以提高、可靠性得以增强的效果；而且，各步骤的操作可以利用已有设备进行，节约了工艺改进耗费的成本。

为了使本领域技术人员更好地理解本申请，现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，实施步骤S1，在具有如图2所示的剖面结构的半导体基底100上根据闪存的结构特点将半导体基底100划分为快闪存储区Ⅲ、高压电路区Ⅱ和逻辑电路区Ⅰ。

然后，实施步骤S2，在图2所示的半导体基底100上依次沉积衬垫氧化层101、氮化硅层102和缓冲氧化层103，形成如图3所示的剖面结构。其中，衬垫氧化层101沉积在半导体基底100的表面上，衬垫氧化层101的材料优选氧化硅，形成衬垫氧化层101的方法优选热氧化或沉积，厚度优选氮化硅层102沉积在衬垫氧化层101的表面上，该氮化硅层102可以作为后续刻蚀和平坦化的停止层，形成氮化硅层102的方法优选化学气相沉积法，厚度优选缓冲氧化层103沉积在氮化硅层102的表面上，该缓冲氧化层103能够减小衬垫氧化层101、氮化硅层102对刻蚀工艺的反射影响，提高刻蚀工艺的精准度；形成该缓冲氧化层103的方法优选化学气相沉积法，该缓冲氧化层103的材料优选为氮氧化硅，能够有效减小该缓冲氧化层103与氮化硅层102之间的应力，从而更好地保护氮化硅层102在后续的刻蚀过程中受到损伤导致平坦化效果不佳，使得所得浅沟槽隔离结构105性能裂化。优选上述缓冲氧化层103的厚度在之间，为了优化其抗反射效果，进一步优选上述缓冲氧化层103的厚度在之间。

实施步骤S3，形成浅沟槽隔离并去除氮化硅层102和缓冲氧化层103，在半导体基底100上形成浅沟槽隔离结构105。具体操作步骤包括：

在得到图3所示的剖面结构之后，进行制作浅沟槽隔离结构105的过程得到如图6所示的剖面结构。在本申请一种优选的实施方式中，形成浅沟槽隔离结构105的过程包括：步骤S31依次刻蚀衬垫氧化层101、氮化硅层102、缓冲氧化层103和半导体基底100，得到浅沟槽104；步骤S32向浅沟槽104内填充隔离介质，形成介质层；步骤S33平坦化介质层至暴露出氮化硅层102，形成浅沟槽隔离结构105；步骤S34刻蚀去除氮化硅层102，并对浅沟槽隔离结构105进行氧化修复。

优选在进行步骤S31的刻蚀之前在缓冲氧化层103的表面形成光刻胶（图中未示出），采用具有与浅沟槽104位置对应的掩模板对光刻胶层进行曝光、显影，形成光刻胶图形，然后在光刻胶图形的保护下对衬垫氧化层101、氮化硅层102、缓冲氧化层103和半导体基底100依次进行刻蚀，形成图4中所示的浅沟槽104。其中，刻蚀优选各向异性的干法刻蚀，干法刻蚀采用目前常用的刻蚀气体进行刻蚀，优选采用选自HBr、Cl₂、O₂、N₂、NF₃、Ar、He和CF₄组成的组中的一种或多种作为刻蚀气体，并通过对刻蚀过程中激发功率、偏置电压、刻蚀气体压力、流量等参数的控制得到适用于小尺寸闪存的浅沟槽104。在制作本申请一种深宽比为1:4～1:6的浅沟槽104过程中，优选刻蚀气体采用HBr和O₂组成的混合气体；刻蚀的激发功率为20～1500W、偏置电压为10～800V，刻蚀气体的压力为2～200mT、总流量为30～2000sccm。在形成浅沟槽104之后可以采用灰化工艺去除光刻胶图形，也可以在完成填充之后去除光刻胶图形，优选前者。

在完成刻蚀形成浅沟槽104得到图4所示的剖面结构后，向浅沟槽104内填充隔离介质形成介质层。本申请可以采用高密度等离子体沉积或HARP工艺填充隔离介质，优选HARP工艺，因为HARP工艺在对深宽比较大的浅沟槽104进行填充时能够避免隔离介质间缝隙的产生，优化浅沟槽隔离结构105的隔离效果；针对上述深宽比在1:4～1:6的浅沟槽104，优选HARP工艺实施过程中，淀积温度为300～500℃，淀积气体包括TEOS、O₂和O₃，且TEOS和O₂体积比为1:3～1:25，TEOS和O₃体积比为1:1～1:30。同时，本申请优选氧化硅作为隔离介质。

此外，需要说明的是，本申请在半导体基底100上形成浅沟槽隔离结构105的过程中，优选在向浅沟槽104内填充隔离介质之前还包括在浅沟槽104内壁上形成氧化层的步骤，该氧化层能够提高后续填充的隔离介质的填充效果。该氧化层的形成方法优选热氧化工艺或沉积工艺，具体的工艺操作本领域技术人员可以参考现有技术进行，在此不再赘述。

在完成上述隔离介质填充之后，对所形成的介质层进行平坦化，形成具有图5所示的剖面的浅沟槽隔离结构105，上述平坦化工艺优选采用现有技术中常用的化学机械抛光工艺，具体的工艺操作本领域技术人员可以参考现有技术进行，在此不再赘述。

平坦化完成之后，刻蚀去除氮化硅层102形成具有如图6所示的剖面结构，上述刻蚀优选采用湿法刻蚀。由于刻蚀过程中可能会对衬垫氧化层101与浅沟槽隔离结构105之间的圆角造成损伤，优选对浅沟槽隔离结构105进行氧化以修复圆角。

在形成具有图6所示剖面结构的浅沟槽隔离结构105之后，实施步骤S4和S5，进行快闪存储区Ⅲ的功能器件的制作：在快闪存储区Ⅲ和高压电路区Ⅱ形成N阱区，在高压电路区Ⅱ形成P阱区。如图7所示，首先在第一光阻层111的保护下，进行高压电路区Ⅱ和快闪存储区Ⅲ的N阱区的制作，优选采用离子注入的方式实施。然后，如图8所示，在第二光阻层112的保护下，进行高压电路区Ⅱ的P阱区的注入，以形成高压电路区Ⅱ的NMOS结构。在此需要说明的是，上述阱区的制作是针对P型半导体基底100，所以所形成的N阱区也有防止漏电的作用；当半导体基底为N型时，本领域技术人员可以对阱区的类型做出相应的变化。上述阱区形成中各离子注入的具体工艺可以参考现有技术进行，在此不再赘述。

随后，实施步骤S6，对快闪存储区Ⅲ欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入以调整控制栅极的阈值电压。在一种优选的实施方式中，优选上述阈值电压的调整过程：步骤S61，在高压氧化层106和浅沟槽隔离结构105上形成图案化的第三光阻层113，第三光阻层113具有对应第一位置的开口；如图9所示，对快闪存储区Ⅲ欲设置控制栅极的位置进行第一次离子注入；刻蚀去除第三光阻层113；刻蚀去除衬垫氧化层101；在半导体基底100上生长高压氧化层106，得到具有如图10所示的剖面结构的器件。其中，图案化的第三光阻层113的形成过程与刻蚀形成浅沟槽过程中所应用的光刻胶层的形成过程相似，也是先沉积后经曝光、显影形成图案化的第三光阻层113。

上述过程中，利用第三光阻层113保护逻辑电路区Ⅰ和高压电路区Ⅱ，然后对快闪存储区Ⅲ欲设置控制栅极的位置进行离子注入以实现对控制栅极的阈值电压的初步调整。对快闪存储区Ⅲ欲设置控制栅极的第一位置进行离子注入时，优选离子注入所使用的离子为P和As，P的能量为50～60keV，P的剂量为8E12～1E13离子/cm²，As的能量为45～55keV，As的剂量为4E12～6E12离子/cm²。

在离子注入过程中衬垫氧化层101可能会遭到破坏，为了避免后续离子注入过程对高压电路区Ⅱ产生影响，优选刻蚀去除图9中所示出的衬垫氧化层101，然后在衬底上生长图10所示的高压氧化层106。在此需要说明的是，刻蚀去除的衬垫氧化层101可以是所有的衬垫氧化层101，也可以仅将位于高压电路区Ⅱ的衬垫氧化层101去除，如果是仅刻蚀去除高压电路区Ⅱ的衬垫氧化层101，则仅需要在高压电路区Ⅱ生长高压氧化层106。衬垫氧化层101采用本领域常用的刻蚀方法即可如湿法刻蚀，高压氧化层106优选采用快速加热氧化工艺或高温炉管生长工艺进行生长，其中快速加热氧化工艺优选采用本领域常用的两步升温进行，高温炉管生长氧化层工艺特点是得到的氧化层更加致密、均匀性好、缺陷和杂质少。为了使所生长的高压氧化层106对高压电路区Ⅱ形成理想的保护作用，优选高压氧化层106的厚度为在此需要说明的是，在半导体基底表面生长高压氧化层106的同时，浅沟槽隔离结构105的表面上也可能同时生长了一层很薄的氧化层，但图10中未示出。

此外，在离子注入过程中，高能掺杂物离子容易对靠近晶圆表面的硅晶体结构造成破坏，为了更好地满足闪存器件的性能需求，优选上述对快闪存储区Ⅲ的第一位置进行离子注入的过程在刻蚀去除衬垫氧化层101之前还包括：对半导体基体的表面进行退火处理，利用退火处理对受损的晶格进行修复，此处的退火工艺优选采用本领域常用的高温炉退火。

在完成快闪存储区Ⅲ控制栅极的第一次离子注入之后，可以对快闪存储区Ⅲ的控制栅极进行第二次阈值电压调整，优选的调整过程：步骤S65，在完成步骤S64的半导体基底上形成图案化的第四光阻层114，第四光阻层114具有对应第一位置的开口；如图11所示，对第一位置进行第二次离子注入；刻蚀去除快闪存储区Ⅲ的高压氧化层106；刻蚀去除第四光阻层114。利用两次离子注入完成对快闪存储区Ⅲ的控制栅极的阈值电压调整，两次离子注入的能量和剂量均不相同，对第一位置的不同区域进行调整，实现对控制栅极阈值电压的精确控制。优选上述对第一位置进行第二次离子注入时，离子注入所使用的离子为P和As，P的能量为60～140keV，P的剂量为5E11～2E12离子/cm²，As的能量160～180keV，As的剂量为3E12～5E12离子/cm²。

作为一种可选的实施方式，在本申请提供的制作方法的步骤S66中，对第一位置进行第二次离子注入的同时可以对快闪存储区Ⅲ的第二位置进行离子注入，也就是说快闪存储区Ⅲ的控制栅极的第二阈值电压调整过程和快闪存储区Ⅲ选择栅极的第一次阈值电压调整可以同时进行。这是因为通常选择栅极的阈值电压小于控制栅极的阈值电压，优选控制栅极的阈值电压为2.1V，选择栅极的阈值电压为0.8V。因此在对控制栅极的阈值电压进行调整之前进行预调整，然后再将对选择栅极的阈值电压调整过程与对控制栅极的阈值电压的第二次调整过程合并进行，一方面减少了制作流程，另一方面节约了掩模板的使用成本。

完成上述离子注入之后，实施步骤S7，形成快闪存储区Ⅲ的浮栅、选择栅极和控制栅极。具体实施过程可以包括：步骤S71，在半导体基底100的表面上形成多晶硅层108；步骤S72，对多晶硅层108进行平坦化形成快闪存储区Ⅲ的浮栅109；步骤S73，形成快闪存储区Ⅲ的控制栅极和选择栅极；以及步骤S74，以及去除逻辑电路区Ⅰ和高压电路区Ⅱ的浮栅109。

优选地，在形成多晶硅层108之前还可以包括在图11所示的快闪存储区Ⅲ的半导体基底100上形成隧穿氧化层107，得到具有如图12所示剖面结构的器件。所形成的隧穿氧化层107有利于阻止在进行离子注入时，离子有可能穿过浮栅109进入半导体基底100，进行影响半导体基底100的电压状态，对闪存形成造成不利影响。形成隧穿氧化层107的方法可以采用现有技术中常用的热炉管工艺或快速热氧化工艺，具体的工艺流程可参见本领域的常规操作，在此不再赘述。

然后，本申请在具有如图12所示半导体基底100的表面上或隧穿氧化层107的表面上形成多晶硅层108，得到具有如图13所示剖面结构的器件，多晶硅层108采用本领域常用的沉积方法形成。

图13中所示的多晶硅层108在经过平坦化后将形成如图15所示的浮栅109。但是，为了减小输入电压损失，使输入电压在理想状况下无损失地到达耗尽层。优选在进行平坦化之前，上述过程：在多晶硅层108上形成图案化的第五光阻层115，第五光阻层115具有对应快闪存储区Ⅲ的开口；如图14所示，对快闪存储区Ⅲ内的多晶硅层108进行离子注入；刻蚀去除第五光阻层115。其中，对快闪存储区Ⅲ内的多晶硅层108进行离子注入时，离子注入所使用的离子为P，能量为10～20keV，P的剂量为1E15～3E15离子/cm²。

在完成浮栅109的制作之后，采用现有技术中常用的控制栅极和选择栅极的形成方法，在具有图15所示剖面结构的器件上形成快闪存储区Ⅲ的控制栅极和选择栅极，比如：在已形成的浮栅表面淀积氧化硅/氮化硅/氧化硅组合层（ONO层），然后在选择栅极部分刻蚀去除氧化硅/氮化硅/氧化硅组合层，而在控制栅极保留该部分。这使得控制栅极通过这一组合层作为电容来“写”和“擦除”浮栅中的俘获电子。最后通过淀积多晶硅，光刻掩模层和刻蚀多晶硅形成控制栅极和选择栅极的图形。

最后，实施步骤S8，采用常规工艺进行快闪存储区Ⅲ其他功能器件的制作，然后进行逻辑电路区Ⅰ晶体管和高压电路区Ⅱ晶体管的制作，具体的制作工艺采用本领域的常规工艺即可，在此不再赘述。

通过以上步骤的详细说明，可以看出应用本申请的技术方案具有以下优势，

（1）采用上述制作方法快闪存储区的栅极制作先于逻辑电路区的栅极制作，从而保证了对快闪存储区各栅极的精确定位和对应的阈值电压的精确调整，保证了所制作的闪存在集成度较高的前提下具有可靠的工作性能；

（2）在将快闪存储区嵌入逻辑电路区和高压电路区中时，不仅能够提高闪存器件的集成度，减少了复杂连线、缓解了信号延迟问题，而且保证了闪存的运行速度得以提高、可靠性得以增强的效果；

（3）各步骤的操作可以利用已有设备进行，节约了工艺改进耗费的成本。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种闪存的制作方法，其特征在于，所述制作方法包括：

步骤S1，提供半导体基底(100)，所述半导体基底(100)划分为逻辑电路区(Ⅰ)、高压电路区(Ⅱ)和快闪存储区(Ⅲ)；

步骤S2，在所述半导体基底(100)上依次沉积衬垫氧化层(101)、氮化硅层(102)和缓冲氧化层(103)；

步骤S3，形成浅沟槽隔离并去除所述氮化硅层(102)和缓冲氧化层(103)，在半导体基底(100)上形成浅沟槽隔离结构(105)；

步骤S4，在所述快闪存储区(Ⅲ)和所述高压电路区(Ⅱ)形成N阱区；

步骤S5，在所述高压电路区(Ⅱ)形成P阱区；

步骤S6，对所述快闪存储区(Ⅲ)欲设置控制栅极的第一位置以及欲设置选择栅极的第二位置进行离子注入；

步骤S7，在所述快闪存储区(Ⅲ)形成浮栅(109)、在所述第一位置上形成控制栅极、在所述第二位置上形成选择栅极；以及

步骤S8，形成所述逻辑电路区(Ⅰ)的晶体管结构和所述高压电路区(Ⅱ)的晶体管结构。

2.根据权利要求1所述的制作方法，其特征在于，所述步骤S6中，对所述快闪存储区(Ⅲ)的第一位置进行离子注入的过程包括：

步骤S61，在完成所述步骤S5的半导体基底(100)上形成图案化的第三光阻层，所述第三光阻层(113)具有对应所述第一位置的开口；

步骤S62，对所述第一位置进行第一离子注入；

步骤S63，去除所述第三光阻层(113)和所述衬垫氧化层(101)；

步骤S64，在所述半导体基底(100)上生长高压氧化层(106)；

步骤S65，在所述高压氧化层(106)和所述浅沟槽隔离结构(105)上形成图案化的第四光阻层(114)，所述第四光阻层(114)具有对应所述第一位置的开口；

步骤S66，对所述第一位置进行第二次离子注入；

步骤S67，刻蚀去除所述快闪存储区(Ⅲ)的所述高压氧化层(106)；

步骤S68，去除所述第四光阻层(114)。

3.根据权利要求2所述的制作方法，其特征在于，

所述步骤S62对所述第一位置进行第一次离子注入时，所述离子注入所使用的离子为P和As，所述P的能量为50～60keV，所述P的剂量为8E12～1E13离子/cm²，所述As的能量为45～55keV，所述As的剂量为4E12～6E12离子/cm²；

所述步骤S66对所述第一位置进行第二次离子注入时，所述离子注入所使用的离子为P和As，所述P的能量为60～140keV，所述P的剂量为5E11～2E12离子/cm²，所述As的能量160～180keV，所述As的剂量为3E12～5E12离子/cm²。

4.根据权利要求2所述的制作方法，其特征在于，所述步骤S64中所述高压氧化层(106)的生长方法为快速加热氧化工艺或高温炉管生长工艺。

5.根据权利要求2所述的制作方法，其特征在于，所述步骤S63在刻蚀去除所述衬垫氧化层之前还包括：对所述半导体基体的表面进行退火处理。

6.根据权利要求2所述的制作方法，其特征在于，所述步骤S66中，对所述第一位置进行第二次离子注入的同时对所述快闪存储区(Ⅲ)的第二位置进行离子注入。

7.根据权利要求6所述的制作方法，其特征在于，对所述快闪存储区(Ⅲ)的第二位置进行离子注入所使用的离子为P和As、所述P的能量为60～140keV，所述P的剂量为5E11～2E12离子/cm²，所述As的能量160～180keV，所述As的剂量为3E12～5E12离子/cm²。

8.根据权利要求1所述的制作方法，其特征在于，所述步骤S7包括：

步骤S71，在所述半导体基底(100)的表面上形成多晶硅层(108)；

步骤S72，对所述多晶硅层(108)进行平坦化形成所述快闪存储区(Ⅲ)的浮栅(109)；

步骤S73，形成所述快闪存储区(Ⅲ)的所述控制栅极和所述选择栅极；以及

步骤S74，去除所述逻辑电路区(Ⅰ)和所述高压电路区(Ⅱ)的浮栅(109)。

9.根据权利要求8所述的制作方法，其特征在于，所述步骤S7在形成所述多晶硅层(108)之前还包括在所述快闪存储区(Ⅲ)的半导体基底(100)上形成隧穿氧化层(107)的过程。

10.根据权利要求8所述的制作方法，其特征在于，在所述步骤S71和所述步骤S72之间，所述步骤S7还包括：

在所述多晶硅层(108)上形成图案化的第五光阻层(115)，所述第五光阻层(115)具有对应所述快闪存储区(Ⅲ)的开口；

对所述快闪存储区(Ⅲ)内的所述多晶硅层(108)进行离子注入；

去除所述第五光阻层(115)。

11.根据权利要求10所述的制作方法，其特征在于，对所述快闪存储区(Ⅲ)内的所述多晶硅层(108)进行离子注入时，所述离子注入所使用的离子为P，能量为10～20keV，所述P的剂量为1E15～3E15离子/cm²。

12.根据权利要求1所述的制作方法，其特征在于，所述步骤S3包括：

步骤S31，依次刻蚀所述衬垫氧化层(101)、氮化硅层(102)和缓冲氧化层(103)和半导体基底(100)，得到浅沟槽(104)；

步骤S32，向所述浅沟槽(104)内填充隔离介质，形成介质层；

步骤S33，平坦化所述介质层至暴露出所述氮化硅层(102)，形成所述浅沟槽隔离结构(105)；以及

步骤S34，刻蚀去除所述氮化硅层(102)，并对所述浅沟槽隔离结构(105)进行氧化修复。

13.根据权利要求12所述的制作方法，其特征在于，在所述步骤S31中，所述刻蚀为干法刻蚀，所述干法刻蚀采用选自HBr、Cl₂、O₂、N₂、NF₃、Ar、He和CF₄组成的组中的一种或多种作为刻蚀气体。

14.根据权利要求13所述的制作方法，其特征在于，所述浅沟槽(104)的深宽比为1:4～1:6，所述刻蚀气体为HBr和O₂组成的混合气体；所述刻蚀的激发功率为20～1500W、偏置电压为10～800V，所述刻蚀气体的压力为2～200mT、总流量为30～2000sccm。

15.根据权利要求12所述的制作方法，其特征在于，所述步骤S32采用HARP工艺向所述浅沟槽(104)内填充隔离介质。

16.根据权利要求15所述的制作方法，其特征在于，所述HARP工艺实施过程中，淀积温度为300～500℃，淀积气体包括TEOS、O₂和O₃，且TEOS和O₂体积比为1:3～1:25，TEOS和O₃体积比为1:1～1:30。

17.根据权利要求12所述的制作方法，其特征在于，所述步骤S32在向所述浅沟槽(104)内填充隔离介质之前还包括在所述浅沟槽(104)内壁上形成氧化层的过程。