CN106356336A - 闪存的制作方法 - Google Patents
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Abstract
本发明提供了一种闪存的制作方法，所述快闪存储器利用倾斜角度重掺杂离子注入在隔离结构的顶部和侧壁形成较为均匀的离子损伤，在后续清洗步骤中浅沟槽隔离结构的顶部和侧壁具有均匀的刻蚀速率，解决了浅沟槽隔离结构的顶部的尖角缺陷问题。
Description
技术领域
本发明涉及半导体技术领域，特别涉及闪存的制作方法。
背景技术
闪存由于其具有高密度、低价格、电可编程、可擦除等优点已被广泛作为非易失性记忆体应用的最优选择。虽然最初对于闪存的开发和应用是用于单一的闪存产品，但是嵌入式闪存可以提供更多的优势。嵌入式闪存是将已有的闪存与现有的逻辑模块从物理或是电学进行结合，提供更多样的性能。在其中每个单元由两个晶体管-存储管和选择管组成的2T嵌入式闪存由于可以通过选择管将外部干扰(编程串扰，编程串扰，甚至擦除串扰)降低甚至摒除而得到广泛的使用。2T嵌入式闪存包括N型和P型存储管，其中P型存储管由于需要较高的阈值电压，通常会进行额外的离子注入来进行调节。
为了获得好的均匀性和可控性，通常使用重的掺杂离子注入(注入元素为：砷)进行垂直的注入来进实现。这步离子注入是在浅槽隔离(STI)填充后，存储管的隧穿氧化层生长以及浮栅极形成前进行。在进行中掺杂离子注入后，发现后续的清洗步骤中浅沟槽隔离结构(STI)的顶部形成尖角缺陷。
因此，需要一种对现有的闪存的制作方法进行改进，以解决浅沟槽隔离结构顶部的尖角缺陷。
发明内容
本发明解决的技术问题是提供了一种闪存的制作方法，所述快闪存储器利用倾斜角度重掺杂离子注入在隔离结构的顶部和侧壁形成较为均匀的离子损伤，在后续清洗步骤中浅沟槽隔离结构的顶部和侧壁具有均匀的刻蚀速率，解决了浅沟槽隔离结构的顶部的尖角缺陷问题。
为了解决上述问题，本发明提供一种闪存的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构；对所述半导体衬底进行重掺杂离子注入，所述重掺杂离子注入为倾斜离子注入。
可选地，所述浅沟槽隔离结构的上表面高出所述半导体衬底的上表面。
可选地，所述倾斜离子注入重的倾斜角度范围为2-40度。
可选地，所述倾斜离子注入的掺杂元素为砷。
可选地，所述浅沟槽隔离结构的上表面高出半导体衬底的上表面830-1500埃，所述倾斜离子注入的能量范围为30～80KeV，剂量范围为1E12-5E13。
可选地，所述重掺杂离子注入在浅沟槽隔离结构中的深度范围为240-550埃。
可选地，所述倾斜离子注入分为两次进行，两次离子注入的离子束分别在浅沟槽隔离结构的侧壁两侧进行，且两次离子注入的离子束的倾斜角度相同。
可选地，所述倾斜角度范围为20-40度。
可选地，所述两次离子注入的的剂量相等。
可选地，所述重掺杂离子注入在半导体衬底内的深度范围为260-580埃。
与现有技术相比，本发明有以下优点：
本发明通过倾斜注入，在隔离结构的顶部和侧壁形成较为均匀的离子损伤，在后续清洗步骤中浅沟槽隔离结构的顶部和侧壁具有均匀的刻蚀速率，解决了浅沟槽隔离结构的顶部的尖角缺陷问题。
附图说明
图1-图4是本发明一个实施例的快闪存储器的制作方法剖面结构示意图。
具体实施方式
现有技术在中掺杂离子注入后的刻蚀工艺中发现浅沟槽隔离结构的顶部出现尖角缺陷，造成尖角缺陷的原因是浅沟槽隔离结构的顶部和侧壁的损伤不同，该损伤是由于现有的重掺杂离子注入形成。具体而言，现有离子注入为垂直离子注入，离子束与半导体衬底的上表面垂直(即离子束与垂直于半导体衬底的直线的夹角为0度)，垂直离子注入在浅沟槽隔离结构的顶部形成离子损伤，而在浅沟槽隔离结构的侧壁形成的离子损伤较小，这使得在后续清洗步骤中，浅沟槽隔离结构的顶部与侧壁的刻蚀速率不同，最终在浅沟槽隔离结构的顶部形成尖角缺陷。
离子注入在浅沟槽隔离结构的顶部形成缺陷损伤，该缺陷损伤使得在后续的刻蚀工艺步骤中浅沟槽隔离结构的顶部和侧壁的刻蚀速率不同。
为了解决上述问题，本发明提供一种闪存的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构；对所述半导体衬底进行重掺杂离子注入，所述重掺杂离子注入为倾斜离子注入。
下面结合具体实施例对本发明的技术方案进行详细的说明。请参考图1-图4所示的本发明一个实施例的快闪存储器的制作方法剖面结构示意图。
如图1所示，作为本发明的一个实施例，浅沟槽隔离结构20的上表面高于半导体衬底10的上表面。浅沟槽隔离结构的制作方法与现有技术相同，在此不做赘述。
参考图2，进行第一次重掺杂离子注入，所述第一次重掺杂离子注入为倾斜离子注入。所述倾斜离子注入重的倾斜角度范围为20-40度。所述倾斜离子注入是指离子束与垂直于半导体衬底的直线之间具有夹角，且所述夹角大于0度。经过第一次重掺杂离子注入在浅沟槽隔离结构的顶部和朝向离子束的一侧的侧壁形成损伤。
作为一个实施例，所述倾斜离子注入的掺杂元素为砷。
所述浅沟槽隔离结构的上表面高出半导体衬底的上表面830-1500埃所述倾斜离子注入的能量范围为30-80KeV，剂量范围为1E12-5E13。
所述重掺杂离子注入在浅沟槽隔离结构中的深度范围为240-550埃。
参考图4，进行第二次重掺杂离子注入，所述第二次重掺杂离子注入为倾斜离子注入。所述倾斜离子注入重的倾斜角度范围为20-40度。所述倾斜离子注入是指离子束与垂直于半导体衬底的直线之间具有夹角，且所述夹角大于0度。经过第一次重掺杂离子注入在浅沟槽隔离结构的顶部和朝向离子束的一侧的侧壁形成损伤。所述两次离子注入的的剂量相等。
经过第一次离子注入和第二次离子注入，掺杂离子半导体衬底内的深度范围为260-580埃。
需要说明的是，本发明以两次重掺杂离子注入为例，对倾斜角度离子注入进行说明。在其他的实施例中，倾斜角度离子注入也可以在一次离子注入中完成，此时为了实现浅沟槽隔离结构两侧的损伤程度相同，应当在离子注入过程中旋转半导体衬底，以在半导体衬底的侧壁造成均匀的损伤。
在其他的实施例中，重掺杂离子注入也可以分4次、6次甚至8次等偶数次进行，但是应当保证在浅沟槽结构的两侧的侧壁的倾斜角角度相同、离子掺杂元素相同、剂量相同，以保证在浅沟槽隔离结构的两侧的侧壁形成的损伤相同。
综上，本发明通过倾斜注入，在隔离结构的顶部和侧壁形成较为均匀的离子损伤，在后续清洗步骤中浅沟槽隔离结构的顶部和侧壁具有均匀的刻蚀速率，解决了浅沟槽隔离结构的顶部的尖角缺陷问题。
因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种闪存的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构；对所述半导体衬底进行重掺杂离子注入，其特征在于，所述重掺杂离子注入为倾斜离子注入。
2.如权利要求1所述的闪存的制作方法，其特征在于，所述浅沟槽隔离结构的上表面高出所述半导体衬底的上表面。
3.如权利要求1所述的闪存的制作方法，其特征在于，所述倾斜离子注入重的倾斜角度范围为20-40度。
4.如权利要求1所述的闪存的制作方法，其特征在于，所述倾斜离子注入的掺杂元素为砷。
5.如权利要求1或4所述的闪存的制作方法，其特征在于，所述浅沟槽隔离结构的上表面高出半导体衬底的上表面830-1500埃，所述倾斜离子注入的能量范围为30-80KeV，剂量范围为1E12-5E13。
6.如权利要求1所述的闪存的制作方法，其特征在于，所述重掺杂离子注入在浅沟槽隔离结构中的深度范围为240-550埃。
7.如权利要求1所述的闪存的制作方法，其特征在于，所述倾斜离子注入分为两次进行，两次离子注入的离子束分别在浅沟槽隔离结构的侧壁两侧进行，且两次离子注入的离子束的倾斜角度相同。
8.如权利要求7所述的闪存的制作方法，其特征在于，所述倾斜角度范围为20-40度。
9.如权利要求7所述的闪存的制作方法，其特征在于，所述两次离子注入的的剂量相等。
10.如权利要求1所述的闪存的制作方法，其特征在于，所述重掺杂离子注入在半导体衬底内的深度范围为260-580埃。
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Cited By (1)
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|---|---|---|---|---|
| CN108109656A (zh) * | 2017-12-28 | 2018-06-01 | 上海华力微电子有限公司 | 闪存阵列的制作方法及闪存阵列 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008993A1 (en) * | 2004-07-12 | 2006-01-12 | Song Pil G | Method of manufacturing flash memory device |
| CN104716098A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 闪存的制作方法 |
| CN105845684A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存结构及其制备方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008993A1 (en) * | 2004-07-12 | 2006-01-12 | Song Pil G | Method of manufacturing flash memory device |
| CN104716098A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 闪存的制作方法 |
| CN105845684A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存结构及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108109656A (zh) * | 2017-12-28 | 2018-06-01 | 上海华力微电子有限公司 | 闪存阵列的制作方法及闪存阵列 |
| CN108109656B (zh) * | 2017-12-28 | 2020-10-27 | 上海华力微电子有限公司 | 闪存阵列的制作方法及闪存阵列 |
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