CN104576661B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体存储技术领域。本发明的半导体器件的制造方法，通过将制造作为相变存储器的选通管的二极管的制造工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容，简化了制造工艺。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，该半导体器件采用二极管作为相变存储器的选通管，因而具有大的驱动电流和高的开关速度。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体存储技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
相变存储器（phase change memory，PCM）作为一种非易失存储器，由于其在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势，在半导体存储技术领域中得到了广泛的应用。在半导体技术领域中，人们曾一度认为在工艺节点减小至20nm之前，相变存储器的存储单元（cell）尺寸的减小不会具有任何物理上的限制。然而，实际情况是，单元尺寸的减小被驱动相位转换所需要的电流所限制。一种减小存储单元的尺寸的方法是，采取能够驱动大电流的器件作为相变存储器的选通管（selector）。通常地，双极型晶体管比MOS晶体管可以驱动大的电流。但是，采用双极型晶体管会导致电路设计更复杂并且会增加芯片的尺寸，并且，在CMOS晶体管的周边区域集成双极型晶体管比集成MOS晶体管需要更复杂的工艺步骤。
可见，选通管（主要指选择何种器件作为选通管以及如何完成制造）将成为采用40nm及以下工艺节点的高集成度相变存储器的瓶颈。
现有技术中出现了一种以二极管作为选通管的相变存储器，该种相变存储器已经可以在90nm工艺中将存储单元（cell）的尺寸控制在小于6F2（F代表特征尺寸），并可以提供大于1.5mA的驱动电流。而且，这种以二极管为开关的相变存取器将有望应用于22nm工艺之中。但是，现有技术中，在制造以二极管作为选通管的相变存储器时，制造二极管的工艺和标准的CMOS工艺并不兼容，通常是在形成CMOS器件之后再通过单独的工艺（例如：EPI）形成作为选通管的二极管；也就是说，现有的制造工艺非常复杂。而工艺的复杂化必然会降低生产效率，而且往往可能会导致产品良率的下降。此外，由于先制造CMOS器件再制造二极管，制造二极管时的某些离子注入工艺（例如：As注入工艺）还可能对CMOS器件带来不利影响。
因此，为解决上述问题，本发明提出一种新的相变存储器的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。
本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边器件区；
步骤S102：通过离子注入和退火工艺在所述二极管阵列区形成位于所述半导体衬底的上部的埋入式N+离子层；
步骤S103：在所述二极管阵列区形成位于所述埋入式N+离子层）之上的外延半导体层；
步骤S104：在所述二极管阵列区形成沿列方向延伸的至少贯穿所述外延半导体层和所述埋入式N+离子层的深沟槽隔离；
步骤S105：在所述二极管阵列区和所述周边器件区形成沿行方向延伸的深度大于等于所述外延半导体层的厚度的浅沟槽隔离；
步骤S106：在所述周边器件区形成CMOS器件的阱区和栅极；
步骤S107：在所述周边器件区形成CMOS器件的源极和漏极，在所述二极管阵列区形成位于所述外延半导体层内的P+离子层，并在所述二极管阵列区和所述周边器件区形成作为接触区的N+离子层。
可选地，在所述步骤S101中，所述定义二极管阵列区和周边器件区的方法包括：
通过刻蚀在所述半导体衬底（100）的预定区域形成包括凹槽侧壁的凹槽，将所述凹槽所在区域作为二极管阵列区，并将所述二极管阵列区以外的区域作为周边器件区。
其中，所述二极管阵列区的凹槽深度为100-600nm，所述凹槽侧壁与所述凹槽的底面的夹角为大于等于80度小于等于90度。
可选地，所述步骤S102包括：
步骤S1021：在所述半导体衬底位于所述二极管阵列区的部分的上部形成轻掺杂的P型导电物质；
步骤S1022：在所述半导体衬底位于所述二极管阵列区的部分的上部形成重掺杂的N型导电物质；
步骤S1023：通过退火工艺激活所述轻掺杂的P型导电物质和所述重掺杂的N型导电物质以形成所述埋入式N+离子层。
可选地，在所述步骤S102中，
所述轻掺杂的P型导电物质为B、BF2中的一者或两者的组合；
所述重掺杂的N型导电物质为As、P、Sb中的一者或两者以上的组合；
所述退火工艺的温度为950-1150℃，工艺时间为10-7200S。
可选地，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为950-1100℃，所采用的反应气体为二甲基二氯硅烷。
可选地，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为500-900℃，所采用的反应气体为硅烷（SiH4）或者二甲基二氯硅烷（Si2H2CL2）。
可选地，在所述步骤S104中，所述深沟槽隔离包括位于其底部的未掺杂的多晶硅和位于其上部的氧化物；并且，所述深沟槽隔离的深度大于0.6um。
可选地，在所述步骤S104中，同时还形成包围所述二极管阵列区的深沟槽隔离以隔离所述二极管阵列区与所述周边器件区。
可选地，在所述步骤S105中，位于所述二极管阵列区的浅沟槽隔离和位于所述周边器件区的浅沟槽隔离为在同一工艺中同时形成。
可选地，在所述步骤S105与所述步骤S106之间还包括：在所述二极管阵列区形成位于所述外延半导体层中的N-离子注入层的步骤；并且，在所述步骤S107中，所述P+离子层位于所述N-离子层的上方。
可选地，形成所述N-离子注入层的方法为N-离子注入，或者，所述埋入式N+离子层的自动离子扩散。
可选地，在所述步骤S107中，形成所述CMOS器件的源极和漏极的工艺包括P+离子注入的步骤，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤同时完成；形成所述CMOS器件的源极和漏极的工艺包括N+离子注入的步骤，所述N+离子注入的步骤与所述形成作为接触区的N+离子层的步骤同时完成。此外，在所述二极管阵列区形成所述P+离子层（107）的步骤也可以独立于形成所述CMOS器件的源极和漏极的工艺所包括的P+离子注入的步骤，即，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤彼此独立、分别完成。并且，在所述二极管阵列区形成所述N+离子层的步骤也可以独立于形成所述CMOS器件的源极和漏极的工艺所包括的N+离子注入的步骤，即，所述N+离子注入的步骤与在所述二极管阵列区形成所述N+离子层的步骤彼此独立、分别完成。
可选地，形成的所述P+离子层为浅结型。
可选地，在所述步骤S107之后还包括步骤S108：形成所述半导体器件的位线和字线，其中，所述位线与所述P+离子层电连接，所述字线与所述埋入式N+离子层电连接。
本发明实施例二提供一种半导体器件，所述半导体器件包括P型半导体衬底以及位于所述P型半导体衬底上的二极管阵列区和周边器件区，所述二极管阵列区包括多个作为相变存储器的选通管的二极管以及设置于所述二极管的侧面四周的深沟槽隔离和浅沟槽隔离，其中，每个所述二极管均被所述深沟槽隔离和所述浅沟槽隔离所组成的双沟槽隔离结构所隔离。
可选地，所述二极管包括位于所述半导体衬底上部的埋入式N+离子层以及位于所述埋入式N+离子层之上的P+离子层。
可选地，所述二极管还包括位于所述P+离子层和所述埋入式N+离子层之间的N-离子注入层。
可选地，所述半导体器件还包括用于隔离所述二极管阵列区与所述周边器件区的包围所述二极管阵列区的深沟槽隔离。
本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
本发明的半导体器件的制造方法，通过将制造作为相变存储器的选通管的二极管的制造工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容，简化了半导体器件的制造工艺。并且，由于选通管的制造与CMOS器件的制造同时进行，避免了在制造选通管时的离子注入过程对CMOS器件的不利影响。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，该半导体器件采用二极管作为相变存储器的选通管，因而具有大的驱动电流和高的开关速度。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1H为本发明实施例一的半导体器件的制造方法的各步骤形成的图形的示意性剖视图；
图2为本发明实施例一的半导体器件的制造方法的一种示意性流程图；
图3为本发明实施例二的一种半导体器件的示意性剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例的半导体器件的制造方法，可以用于制造相变存储器或包括相变存储器的半导体器件，如SOC器件等。在该半导体器件中，包括作为相变存储器的选通管组成的二极管阵列以及由标准CMOS器件等构成的外围器件。
下面，参照图1A至图1H以及图2来描述本发明实施例的半导体器件的制造方法。其中，图1A-1H为本发明实施例的半导体器件的制造方法的各步骤形成的图形的示意性剖视图；图2为本发明实施例的半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供P型半导体衬底100，在所述半导体衬底100上定义二极管阵列区1001和周边器件区1002，如图1A所示。
在本实施例中，二极管阵列区1001是指用于形成作为相变存储器（PCRAM）的选通管的二极管的区域；周边器件区1002则是指用于形成标准CMOS器件等其他器件的区域。其中，周边器件区1002还可以形成除了标准CMOS器件之外的其他器件，例如单个的NMOS器件或PMOS器件以及电容、电阻、电感等。
示例性地，在步骤A1中，所述定义二极管阵列区1001和周边器件区1002的方法包括：
通过刻蚀在半导体衬底100的预定区域形成包括凹槽侧壁的凹槽，将所述凹槽所在的区域作为二极管阵列区1001，并将所述二极管阵列区以外的区域作为周边器件区1002。
其中，所述凹槽的深度为100-600nm，所述凹槽侧壁与所述凹槽的底面的夹角为大于等于80度小于等于90度。
需要解释的是，在图1A中，图1A-1和图1A-2用于示意二极管阵列区，分别示出了二极管阵列区沿位线（bit line）方向和沿字线（word line）方向的剖视图；图1A-3则用于示意周边器件区的剖视图。与此相似，在后续的附图1B-1H中，图1B-1、图1C-1、图1D-1、图1E-1、图1F-1、图1G-1和图1H-1为二极管阵列区沿位线方向的剖视图，图1B-2、图1C-2、图1D-2、图1E-2、图1F-2、图1G-2和图1H-2为二极管阵列区沿字线方向的剖视图，图1B-3、图1C-3、图1D-3、图1E-3、图1F-3、图1G-3和图1H-3则为周边器件区的示意性剖视图。
步骤A2：通过离子注入和退火工艺在二极管阵列区1001形成位于半导体衬底100的上部的埋入式N+离子层101，如图1B所示。
示例性地，形成埋入式N+离子层101的方法可以包括如下步骤：
步骤A21：在半导体衬底100位于二极管阵列区的部分的上部形成轻掺杂的P型导电物质；
步骤A22：在半导体衬底100位于所述二极管阵列区的部分的上部形成重掺杂的N型导电物质；
步骤A23：通过退火工艺激活所述轻掺杂的P型导电物质和所述重掺杂的N型导电物质，形成所述埋入式N+离子层101。
其中，所述轻掺杂的P型导电物质为B、BF2中的一者或两者的组合；所述重掺杂的N型导电物质为As、P、Sb中的一者或两者以上的组合。所述退火工艺的温度为950-1150℃，工艺时间为10-7200S。步骤A3：在二极管阵列区1001形成位于所述埋入式N+离子层101之上的外延半导体层102，如图1C所示。
示例性地，一种形成外延半导体层102的方法为沉积法，其所采用的工艺温度为950-1100℃，所采用的反应气体为二甲基二氯硅烷（DCS），其化学式为Si2H2Cl2。
示例性地，另一种形成所述外延半导体层（102）的方法也为沉积法，其中，所采用的工艺温度为500-900℃，所采用的反应气体为硅烷硅烷（SiH4）或者二甲基二氯硅烷（Si2H2CL2）。
步骤A4：在二极管阵列区1001形成沿列方向延伸的至少贯穿外延半导体层102和埋入式N+离子层101的深沟槽隔离103，如图1D所示。一般的，除贯穿外延半导体层102和埋入式N+离子层101之外，深沟槽隔离103还会延伸入位于N+离子层101下方的半导体衬底100，如图1D所示。
示例性地，形成深沟槽隔离103的方法可以包括：
刻蚀形成深沟槽；
在深沟槽中填充隔离材料；
对填充的隔离材料进行CMP以形成深沟槽隔离103。
示例性地，深沟槽隔离103包括位于其底部的未掺杂的多晶硅和位于其上部的氧化物。相对于仅以氧化物等一种材料形成深沟槽隔离103，这一双层的深沟槽隔离结构具有更好的隔离效果。其中，深沟槽隔离103中位于底部的未掺杂的多晶硅的顶端的一般应高于埋入式N+离子层101的高度，以保证更好的隔离效果。
其中，深沟槽隔离103的深度一般大于0.6um。
在本实施例中，步骤A4还可以包括：在形成深沟槽隔离103的同时，形成包围所述二极管阵列区1001的深沟槽隔离（图1D未示出），以隔离所述二极管阵列区与所述周边器件区。形成该包围所述二极管阵列区1001的深沟槽隔离，由于可以有效隔离所述二极管阵列区1001与所述周边器件区1002，因而可以防止二极管阵列区与周边器件区的相互干扰，具有更好的技术效果。
步骤A5：在所述二极管阵列区和所述周边器件区形成沿行的方向延伸的浅沟槽隔离104，如图1E所示。
示例性地，形成浅沟槽隔离104的方法可以包括：
刻蚀形成浅沟槽；
在浅沟槽中形成浅沟槽隔离衬垫层；
在浅沟槽中填充隔离材料；
对填充的隔离材料进行CMP。
其中，浅沟槽隔离衬垫层的材料一般为氧化物。隔离材料一般也为氧化物。在刻蚀形成浅沟槽之前一般需要形成作为掩膜的氮化硅（SiN）层。
示例性地，在本步骤中，形成位于所述二极管阵列区的浅沟槽隔离104和形成位于所述周边器件区的浅沟槽隔离104可以同时完成。其中，浅沟槽隔离104的深度等于或大于外延半导体层102的厚度。
由于深沟槽隔离103沿列的方向延伸，浅沟槽隔离104沿行的方向延伸，因此，在本实施例中，浅沟槽隔离104垂直于深沟槽隔离103。这一垂直的位置关系，便于深沟槽隔离103与浅沟槽隔离104共同对后续形成的二极管进行隔离。
步骤A6：在二极管阵列区1001形成位于外延半导体层102中的N-离子注入层105，在周边器件区1002形成CMOS器件的阱区和栅极1061，如图1F所示。
示例性地，形成N-离子注入层105的方法可以为N-离子注入，即，对外延半导体层102进行N-离子注入处理；也可为埋入式N+离子层101的自动离子扩散。
其中，N-离子注入层105的主要作用在于抑制最终形成的作为选通管的二极管的反向漏电流。在满足器件性能的前提下，上述的在二极管阵列区1001形成位于外延半导体层102中的N-离子注入层105的步骤可以省略。
其中，在周边器件区1002形成CMOS器件的阱区（P阱、N阱）和栅极1061的步骤，还可以包括：形成CMOS器件的栅极侧壁、LDD等组件的步骤，以及进行应力临近技术（SPA）的步骤等，相关工艺步骤与现有技术中的CMOS标准工艺相同，此处步骤赘述。
在本实施例中，外延半导体层102位于深沟槽隔离103与浅沟槽隔离104之间的部分均被进行N-离子注入以形成N-离子注入层105，为了表示简要，图中并未完全示出各个区域的N-离子注入层105。
步骤A7：在所述周边器件区1002形成CMOS器件的源极1062和漏极1063，在二极管阵列区1001形成位于外延半导体层102内的P+离子层107，并在二极管阵列区1001和周边器件区1002形成作为接触区的N+离子层108，如图1G所示。
示例性地，形成CMOS器件的源极1062和漏极1063的工艺包括P+离子注入的步骤和N+离子注入的步骤，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层107的步骤同时完成，所述N+离子注入的步骤与所述形成作为接触区的N+离子层108的步骤同时完成。
其中，形成的所述P+离子层107为浅结型。
步骤A8：形成半导体器件的位线（bit line）110和字线（word line）112，其中，位线110与P+离子层107电连接，字线112与埋入式N+离子层101电连接。如图1H所示。
示例性地，位线110通过接触孔109与P+离子层107电连接，字线112通过接触孔111、与位线110同层的金属层、作为接触区的N+离子层108等与埋入式N+离子层102电连接。
在本实施例中，位于外延半导体层102内的P+离子层107与埋入式N+离子层101等共同构成作为导通管的二极管。每个二极管的侧面四周均被包括深沟槽隔离103和浅沟槽隔离104的双沟槽隔离结构所隔离。具体而言，双沟槽结构使得每个二极管在其侧面与相邻的其他二极管或其他器件所隔离。
本发明的半导体器件的制造方法，将二极管作为相变存储器的选通管，并将制造选通管的工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容，因而简化了半导体器件的制造工艺，降低了热预算。
此外，现有技术的先制造CMOS器件再制造二极管的工艺，制造二极管时的某些离子注入工艺（例如：As注入工艺）往往会对CMOS器件带来不利影响。而本实施例的半导体器件的制造方法，由于选通管的制造与CMOS器件的制造同时进行，因此可以避免在制造选通管时的离子注入过程对CMOS器件的不利影响，有利于提高半导体器件的性能。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边器件区；
步骤S102：通过离子注入和退火工艺在所述二极管阵列区形成位于所述半导体衬底的上部的埋入式N+离子层；
步骤S103：在所述二极管阵列区形成位于所述埋入式N+离子层之上的外延半导体层；
步骤S104：在所述二极管阵列区形成沿列方向延伸的至少贯穿所述外延半导体层和所述埋入式N+离子层的深沟槽隔离；
步骤S105：在所述二极管阵列区和所述周边器件区形成沿行方向延伸的深度大于等于所述外延半导体层的厚度的浅沟槽隔离；
步骤S106：在所述周边器件区形成CMOS器件的阱区和栅极；
步骤S107：在所述周边器件区形成CMOS器件的源极和漏极，在所述二极管阵列区形成位于所述外延半导体层内的P+离子层，并在所述二极管阵列区和所述周边器件区形成作为接触区的N+离子层。
实施例二
本发明实施例二提供一种半导体器件，该半导体器件可以采用上述实施例一中的半导体器件的制造方法制得。
下面，参照图3来描述本发明实施例的半导体器件的结构。图3为本发明实施例的一种半导体器件的示意性剖视图；其中，图3-1和图3-2用于示意该半导体器件的二极管阵列区，分别示出了二极管阵列区沿位线（bit line）方向和沿字线（word line）方向的剖视图，图3-3则用于示意该半导体器件的周边器件区的剖视图。
如图3所示，本实施例的半导体器件包括P型半导体衬底100以及位于所述P型半导体衬底100上的二极管阵列区和周边器件区，其中，二极管阵列区包括多个作为相变存储器的选通管的二极管200以及设置于该二极管200的侧面四周的深沟槽隔离103和浅沟槽隔离104，其中，每个二极管200均被所述深沟槽隔离103和所述浅沟槽隔离104所组成的双沟槽隔离结构所隔离。
在本实施例中，周边器件区一般为CMOS器件区。图3（主要指图3-1和图3-2）中标号200所指示的虚线框仅代表二极管200位于该虚线框内，虚线框内的部分并不代表二极管的具体结构。
示例性地，二极管200包括位于所述半导体衬底100上部的埋入式N+离子层101以及位于所述埋入式N+离子层101之上的P+离子层107，如图3所示。进一步地，为提高半导体器件的性能，二极管200还可以包括位于P+离子层107和埋入式N+离子层101之间的N-离子注入层105。其中，N-离子注入层105的主要作用在于抑制作为选通管的二极管200的反向漏电流。
进一步地，该半导体器件还可以包括位线（bit line）110和字线（word line）112。其中，位线110与P+离子层107电连接，字线112与埋入式N+离子层101电连接。
进一步的，该半导体器件还包括：包围所述二极管阵列区的深沟槽隔离（图3未示出），以隔离所述二极管阵列区与所述周边器件区。该包围所述二极管阵列区的深沟槽隔离可以有效地隔离二极管阵列区与周边器件区，因而可以防止二极管阵列区与周边器件区的相互干扰，使得该半导体器件具有更好的技术效果。
进一步地，该半导体器件还可以包括位于周边器件区的CMOS器件300以及浅沟槽隔离104等组件。其中，CMOS器件300组成的电路，可以用于实现信号处理、数据存储、数据运算等各种功能中的一种或几种。关于该半导体器件的其他具体结构，可以参照实施例一所述的内容，此处不再赘述。
本实施例的半导体器件，由于采用被双沟槽隔离结构所隔离的二极管作为相变存储器的选通管，因此具有大的驱动电流和高的开关速度等优点。其中，作为选通管的二极管，可以在标准CMOS工艺流程中与位于周边器件区的CMOS器件一起完成制造，简化了生产工艺。
实施例三
本发明实施例提供一种电子装置，其使用了根据实施例一所述的半导体器件的制造方法制造的半导体器件，或使用了实施例二所述的半导体器件。由于使用的半导体器件具有大驱动电流和高开关速度等优点，因此该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边器件区；
步骤S102：通过离子注入和退火工艺在所述二极管阵列区形成位于所述半导体衬底的上部的埋入式N+离子层；
步骤S103：在所述二极管阵列区形成位于所述埋入式N+离子层之上的外延半导体层；
步骤S104：在所述二极管阵列区形成沿列方向延伸的至少贯穿所述外延半导体层和所述埋入式N+离子层的深沟槽隔离；
步骤S105：在所述二极管阵列区和所述周边器件区形成沿行方向延伸的深度大于等于所述外延半导体层的厚度的浅沟槽隔离；
步骤S106：在所述周边器件区形成CMOS器件的阱区和栅极；
步骤S107：在所述周边器件区形成CMOS器件的源极和漏极的同时在所述二极管阵列区形成位于所述外延半导体层内的P+离子层，并在所述二极管阵列区和所述周边器件区形成作为接触区的N+离子层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述定义二极管阵列区和周边器件区的方法包括：
通过刻蚀在所述半导体衬底的预定区域形成包括凹槽侧壁的凹槽，将所述凹槽所在区域作为二极管阵列区，并将所述二极管阵列区以外的区域作为周边器件区。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述二极管阵列区的凹槽深度为100-600nm，所述凹槽侧壁与所述凹槽的底面的夹角为大于等于80度小于等于90度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：在所述半导体衬底位于所述二极管阵列区的部分的上部形成轻掺杂的P型导电物质；
步骤S1022：在所述半导体衬底位于所述二极管阵列区的部分的上部形成重掺杂的N型导电物质；
步骤S1023：通过退火工艺激活所述轻掺杂的P型导电物质和所述重掺杂的N型导电物质以形成所述埋入式N+离子层。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，
所述轻掺杂的P型导电物质为B、BF2中的一者或两者的组合；
所述重掺杂的N型导电物质为As、P、Sb中的一者或两者以上的组合；
所述退火工艺的温度为950-1150℃，工艺时间为10-7200S。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为950-1100℃，所采用的反应气体为二甲基二氯硅烷。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为500-900℃，所采用的反应气体为硅烷或者二甲基二氯硅烷。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述深沟槽隔离包括位于其底部的未掺杂的多晶硅和位于其上部的氧化物。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，同时还形成包围所述二极管阵列区的深沟槽隔离以隔离所述二极管阵列区与所述周边器件区。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，位于所述二极管阵列区的浅沟槽隔离和位于所述周边器件区的浅沟槽隔离为在同一工艺中同时形成。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述步骤S105与所述步骤S106之间还包括：在所述二极管阵列区形成位于所述外延半导体层中的N-离子注入层的步骤；
并且，在所述步骤S107中，所述P+离子层位于所述N-离子层的上方。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，形成所述N-离子注入层的方法为N-离子注入，或者，所述埋入式N+离子层的自动离子扩散。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S107中，形成所述CMOS器件的源极和漏极的工艺包括P+离子注入的步骤，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤采用同一工艺同时完成，或者，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤彼此独立、分别完成；
形成所述CMOS器件的源极和漏极的工艺包括N+离子注入的步骤，所述N+离子注入的步骤与所述形成作为接触区的N+离子层的步骤采用同一工艺同时完成，或者，所述N+离子注入的步骤与在所述二极管阵列区形成所述N+离子层的步骤彼此独立、分别完成。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S107中，形成的所述P+离子层为浅结型。
15.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S107之后还包括步骤S108：
形成所述半导体器件的位线和字线，其中，所述位线与所述P+离子层电连接，所述字线与所述埋入式N+离子层电连接。
16.一种半导体器件，其特征在于，包括P型半导体衬底以及位于所述P型半导体衬底上的二极管阵列区和周边器件区，以及用于隔离所述二极管阵列区与所述周边器件区的包围所述二极管阵列区的深沟槽隔离，所述二极管阵列区包括多个作为相变存储器的选通管的二极管以及设置于所述二极管的侧面四周的深沟槽隔离和浅沟槽隔离，其中，每个所述二极管均被所述深沟槽隔离和所述浅沟槽隔离所组成的双沟槽隔离结构所隔离。
17.如权利要求16所述的半导体器件，其特征在于，所述二极管包括位于所述半导体衬底上部的埋入式N+离子层以及位于所述埋入式N+离子层之上的P+离子层。
18.如权利要求17所述的半导体器件，其特征在于，所述二极管还包括位于所述P+离子层和所述埋入式N+离子层之间的N-离子注入层。
19.一种电子装置，其特征在于，包括权利要求16所述的半导体器件。
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