CN102412179A - 双浅沟道隔离的外延二极管阵列的制备方法 - Google Patents
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Abstract
本发明公开了一种双浅沟道隔离的外延二极管阵列的制备方法，该方法首先在衬底上形成重掺杂的第一导电类型区域和高掺杂的第二导电类型区域，生长外延层，然后通过深沟道刻蚀形成二极管阵列字线间的隔离和垂直于深沟道方向的浅沟道刻蚀形成位线间的隔离，最后在深沟道和浅沟道隔离围成的区域通过离子注入的方法形成独立的二极管阵列单元。本发明还提出了基于上述双浅沟道隔离的外延二极管阵列的相邻字线和位线间串扰电流的抑制方法。本发明可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等；其方法与传统的CMOS工艺完全兼容，二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
Description
技术领域
本发明属于半导体技术领域，涉及一种纳米尺度高密度大容量存储器驱动二极管阵列的结构及制备方法，尤其是一种双浅沟道隔离的外延二极管阵列的制备方法。
背景技术
相变存储器(PCRAM)是与CMOS集成电路兼容随纳米加工技术发展涌现出的新一代非挥发半导体存储器，当器件特征尺寸进入纳米尺度并不断缩小的过程中，其基于可逆相变电阻的存储特性在几纳米的尺度上反而会呈现出更优异的性能(低功耗、高速等)，比现在商用化的FLASH存储技术综合性能更优越，被业界公认为继FLASH后存储技术的重大突破，在未来存储器市场方面具有很强的竟争力与广阔的商用价值。因此世界主要半导体存储器生产企业都将PCRAM作为45nm节点之后替代FLASH和DRAM的技术，并早在2002年就开展了重点研发。
在目前成熟的各类型存储器中，MOSFET被广泛地用作选择开关器件。PCRAM在执行RESET操作时，需要提供较大的瞬间电流(约0.5-2mA/单元)。如果选用MOSFET作为选择开关，就必须增加沟道宽度来满足大电流的需求，单元面积也相应增加。包括Renesas在内的一些国际大公司采用MOSFET+相变电阻的结构，其单元面积在25至45F2的范围(F是某一技术节点有源区最小半周期的尺寸，以45纳米逻辑电路的设计规则为例，有源区和氧化隔离区的最小尺寸都是70纳米，因此F等于70纳米，F2等于4900纳米2)。单元的面积越大，技术的竞争力便越差。目前DRAM和FLASH的单元面积大致分布在6-12F2。因此以MOSFET作为选择开关就无法参与高密度大容量存储器的竞争，只能应用于一些特殊的领域。
为提高选择开关器件的电流驱动能力，同时保持存储单元面积不变，双极型器件是最佳选择，而双极型驱动器件的开发和制备成为了实现高密度、大容量PCRAM芯片产业化的关键。
Samsung公司开发出了以选择性硅外延为关键技术的二极管阵列制造专利技术，单元面积约为5.8F2。但是，由于其采用了选择性外延技术，该技术对工艺流程有较高的要求，制造成本很高；而且该技术在CMOS晶体管制备完成以后制作二极管，选择性外延单晶硅的热过程可以使得敏感的45纳米CMOS晶体管器件性能发生漂移，从而使得45纳米CMOS逻辑电路的良率降低，整套工艺在45纳米不适合嵌入式相变存储器的应用。中科院微系统所张挺等人发明了基于双浅沟道隔离的二极管阵列的结构和制备工艺(中国专利，双浅沟道隔离的双极型晶体管阵列的制造方法，申请号：200810041516.5)，该技术将采用现有的半导体制造工艺，利用深沟道和侧壁扩散掺杂获得重掺杂低电阻字线，再通过离子注入和光刻获得双极型晶体管，该工艺采用两种方式来形成重掺杂的低阻字线，一、在深沟槽刻蚀成形后，先在沟槽底部淀积非掺杂或P掺杂氧化物，再在其上淀积n型重掺杂砷硅玻璃，并反刻至一定深度，然后进行热扩散工艺；二、深沟槽刻蚀至一半深度，淀积砷硅玻璃，再反刻至一定深度，进行热扩散工艺，去除砷硅玻璃后继续深沟槽刻蚀至指定深度。
制造纳米尺度的高密度二极管阵列的难点在于有效地减少相邻字线和位线间的串扰电流。由于尺寸的减小，相邻字线间的距离也相应减小，字线与字线间通过P型衬底存在的漏电流将增大，当一个被选通的字线流过操作大电流脉冲时，旁边没被选择的字线会被切换的噪声干扰而发生误操作，深沟槽深度的不均匀性和字线埋层底部深度的不均匀性，都将增加相邻字线间信号干扰的可能性。同时，由于位线间距离和浅沟道深度的减小，相邻位线间的较大的串扰电流将引起误操作。鉴于此，本发明提出一种制备双沟道隔离的外延二极管阵列的制造方法，通过优化该方法，能有效抑制相邻位线和字线间的串扰电流，可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等。
发明内容
本发明主要解决的技术问题在于提供一种双浅沟道隔离的外延二极管阵列的制备方法。
为了解决上述技术问题，本发明采用如下技术方案：
一种双浅沟道隔离的外延二极管阵列的制备方法，包括如下步骤：
(A)在第一导电类型(P型)的衬底上形成重掺杂的第一导电类型(P+型)区域，再在该重掺杂的第一导电类型(P+型)区域之上形成高掺杂的第二导电类型(N++型)区域；重掺杂的第一导电类型(P+型)区域的主要目的是减少字线与字线间的漏电，高掺杂的第二导电类型(N++型)区域用于作为低阻的字线埋层；
(B)在高掺杂的第二导电类型(N++型)区域上生长外延层；
(C)采用光刻和刻蚀技术形成深至重掺杂的第一导电类型(P+型)区域的第一沟道，使高掺杂的第二导电类型(N++型)区域被划分为多条字线；然后在第一沟道内侧表面通过热氧化的方法形成氧化层，之后在第一沟道内填充多晶硅作为绝缘隔离层；通过回刻工艺去除位于第一沟道顶部的多晶硅，并填入氧化物，从而减少由于后续离子注入而引起的字线漏电的几率；平坦化工艺后，完成第一沟道隔离结构；
(D)采用光刻和刻蚀技术形成与第一沟道隔离结构相互垂直的位于字线之上的第二沟道；然后在第二沟道内侧表面通过热氧化的方法形成氧化层，之后在第二沟道内利用化学气相沉积技术填充绝缘材料，平坦化工艺后，完成第二沟道隔离结构；
(E)第一沟道隔离结构和第二沟道隔离结构将外延层划分成多个隔离区，同一条字线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区；在二极管阵列单元区，通过曝光、离子注入和退火工艺形成二极管的P+型区和N-型区，从而形成二极管阵列单元；字线与字线之间通过第一沟道隔离结构进行隔离，同一条字线上的二极管阵列单元通过第二沟道隔离结构分隔开；
(F)对字线两端的字线引出区进行离子注入形成字线的引线，以减少字线的引出电阻；在二极管阵列单元上方制作存储单元并引出位线。
其中，步骤(A)通过离子注入或固相扩散的方法形成重掺杂的第一导电类型(P+型)区域和高掺杂的第二导电类型(N++型)区域；所述重掺杂的第一导电类型(P+型)区域的掺杂原子为硼，高掺杂的第二导电类型(N++型)区域的掺杂原子为砷、磷或锑；步骤(B)通过化学气相沉积外延、分子束外延、固相外延、液相外延或原子层沉积的方法生长外延层；外延层的厚度在0.1微米到2微米之间；步骤(C)形成的第一沟道的深度在0.4微米到10微米之间(沟道的深度和间距随不同的技术节点而有所不同)；步骤(D)形成的第二沟道的深度在0.1微米到2微米之间；步骤(E)形成二极管的P+型区和N-型区时，离子注入的掺杂原子分别为硼和磷。优选地，所述第二沟道的深度大于或等于外延层的厚度。
本发明制备双浅沟道隔离的外延二极管阵列的工艺方法，利用高掺杂的第二导电类型(N++型)埋层作为二极管阵列的低阻字线，外延层作为二极管单元的形成区域；深沟道(即第一沟道)和浅沟道(即第二沟道)隔离结构所隔离的区域形成了二极管阵列单元，字线与字线之间通过深沟道隔离结构进行隔离，同一条字线上的二极管单元通过较浅的沟道分隔开；浅沟道的深度大于或者至少等于外延层的厚度，从而增加浅沟道底部少子的耦合，减少相邻位线间的漏电；字线与字线间的漏电通过深沟道中填充的氧化层和非掺杂的多晶硅绝缘隔离层隔离，同时通过底部的重掺杂的第一导电类型(P+型)区域减少字线与字线间的漏电。
为了抑制双浅沟道隔离的二极管阵列位线间的串扰电流，作为本发明的优选方案，步骤(D)形成第二沟道隔离结构时，在完成第二沟道刻蚀并热氧化形成氧化层后，通过离子注入的方式在第二沟道底部注入第二导电类型(N型)杂质。此时，所述第二沟道的深度可以小于外延层的厚度。所述第二导电类型(N型)杂质为磷、砷等原子，注入深度为外延层厚度与第二沟道深度之差，注入的杂质浓度与所述高掺杂的第二导电类型(N++型)区域浓度相当。
上述抑制双浅沟道隔离的二极管阵列位线间串扰电流的方法，当外延层的厚度大于浅沟道的隔离深度时，在浅沟道的底部注入N型导电杂质以增加此区域的少子耦合，从而减小位线与位线间的漏电流。
为了抑制双浅沟道隔离的二极管阵列字线间的串扰电流，作为本发明的优选方案，步骤(C)形成第一沟道隔离结构时，在完成第一沟道刻蚀并形成氧化层后，在第一沟道的底部离子注入第一导电类型杂质，并使该第一导电类型杂质在第一沟道的底部激活扩散，之后再在第一沟道内填充多晶硅作为绝缘隔离层；通过回刻工艺去除位于第一沟道顶部的多晶硅，并填入氧化物，平坦化工艺后，完成第一沟道隔离结构。其中，所述第一导电类型杂质为硼或氟化硼。
上述抑制双浅沟道隔离的二极管阵列字线间串扰电流的方法，是在深沟道形成后通过深注入的方式在深沟道的底部掺入和衬底同型的原子，掺杂原子再热扩散到N++埋层的下面从而抑制字线间的漏电流。
本发明提出的制备双沟道隔离的外延二极管阵列的制造方法，以及抑制相邻位线和字线间串扰电流的方法，与传统的CMOS工艺完全兼容，二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，可应用于各种存储器件，特别是应用于相变存储器，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
附图说明
图1A-图1H实施例一中制备双浅沟道隔离的外延二极管阵列的工艺流程。
图2A实施例二中抑制双浅沟道隔离的二极管阵列相邻位线间串扰电流方法的示意图。
图3A实施三中抑制双浅沟道隔离的二极管阵列相邻字线间串扰电流方法的示意图。
图4A实施例一中相邻位线漏电流与驱动电流比率随外延层厚度的关系。
图4B实施例一中相邻位线漏电流与驱动电流比率随浅沟道深度的关系。
图4C实施例二中相邻位线漏电流与驱动电流比率。
图5A实施例中不同条件下相邻字线漏电流与驱动电流比率。
具体实施方式
下面结合图示更完整的描述本发明，本发明提供的优选实施例，但不应被认为仅限于在此阐述的实施例中。在图中，为了更清楚的反应结构，适当放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。参考图是本发明的示意图，图中的表示只是示意性质的，不应该被认为限制本发明的范围。
实施例一
参见图1A-图1H，本实施例提供一种用于相变存储器的双浅沟道隔离的外延二极管阵列的制备方法，但本发明的二极管阵列制备方法不仅限于应用在相变存储器中，也可以应用于其他种类的存储器件，如电阻存储器、磁性存储器和铁电存储器等，该方法包括如下步骤：
(1)在第一导电类型(P型)的衬底1上，通过离子注入的方法在二极管阵列所在的区域形成重掺杂第一导电类型(P+型)区域2和高掺杂第二导电类型(N++型)区域3；如图1A所示，重掺杂第一导电类型(P+型)区域2的主要目的是减少字线与字线间的漏电，高掺杂第二导电类型(N++型)区域3用于作为低阻的字线埋层；
(2)通过化学气相沉积工艺生长外延层4，外延层4的厚度在0.1微米到2微米之间；如图1B所示，典型外延层4厚度为0.4微米；
(3)采用曝光和刻蚀技术形成深沟道，深沟道的深度在0.4微米到10微米之间(沟道的深度和间距随不同的技术节点而有所不同)；然后通过热氧化的方法形成薄的氧化层，深沟道内填充多晶硅作为绝缘隔离层5；深沟道顶端多晶硅通过多晶硅回刻工艺去除，然后填入氧化物6，从而减少由于后续离子注入而引起的字线漏电的几率；如图1C所示。
(4)在完成深沟道的平坦化工艺后，采用光刻和刻蚀技术形成与深沟道隔离结构相互垂直的位于字线之上的浅沟道；然后在浅沟道内侧表面通过热氧化的方法形成氧化层，之后在浅沟道内利用化学气相沉积技术填充绝缘材料7，平坦化工艺后，完成浅沟道隔离结构。浅沟道的深度在0.1微米到2微米之间，浅沟道的深度大于或者等于外延层4的厚度；如图1D所示。
(5)深沟道隔离结构和浅沟道隔离结构将外延层4划分成多个隔离区，同一条字线两端的隔离区作为字线引出区40，剩余的隔离区作为二极管阵列单元区；在二极管阵列单元区，通过曝光、离子注入和退火工艺形成二极管的N-型区41和P+型区42，从而形成二极管阵列单元；字线与字线之间通过深沟道隔离结构进行隔离，同一条字线上的二极管阵列单元通过浅沟道隔离结构分隔开；如图1E所示。
(6)对字线两端的字线引出区40进行离子注入形成字线的引线43，以减少字线的引出电阻，如图1F所示。
(7)最后在二极管阵列单元上方制作相变存储单元8，并通过第一金属层9引出位线，再由第二金属10和第二金属层11将字线引出，二极管阵列中沿位线方向的截面示意图如图1G所示，字线方向的截面示意图如图1H所示。其中，在二极管阵列单元上方也可以制作其他类型、结构的存储单元，并引出位线。
本实施例采用字线间的漏电通过深沟道和重掺杂第一导电类型(P+型)区域来实现，通过与衬底同型的掺杂，相邻字线间的漏电从10％降到了1％左右，如图5A所示；位线间的漏电通过增加浅沟道的深度和减小外延层厚度的方法实现，浅沟道的深度大于或者至少等于外延层的厚度；图4A和图4B分别给出了相邻位线漏电该随外延层厚度和浅沟道深度的关系，可以看出，随着外延层厚度的减小和浅沟道深度的增加相邻位线间的漏电得到了有效的抑制，也就是说相邻位线之间寄生的三极管效应得到了抑制；该方法和传统的CMOS工艺完全兼容，而且由于二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
实施例二
通过优化制备方法，本实施例提供一种抑制双浅沟道隔离的二极管阵列位线间串扰电流的方法：
(1)首先在第一导电类型(P型)的衬底上，通过离子注入的方法在二极管阵列所在的区域形成重掺杂第一导电类型(P+型)区域和高掺杂第二导电类型(N++型)区域；如图1A所示；重掺杂第一导电类型(P+型)区域的主要目的是减少字线与字线间的漏电，高掺杂第二导电类型(N++型)区域用于作为低阻的字线埋层，在真空中，进行退火后，字线的深度大于0.2微米，典型宽度为0.4微米，0.5微米，0.6微米，0.7微米等。
(2)采用化学气相外延法在高掺杂第二导电类型(N++型)区域上沉积本征外延层，典型的厚度为0.2-0.8微米，如图1B所示，在本实施例中外延层为非掺杂的本征外延，外延层的生长主要包含三个主要步骤：1.预烘烤，2.高温、低压、低气体流量、低沉积速率的本征层外延，3.低温、低压、高气体流量、高沉积速率的主要外延层生长；这种外延生长方法可以有效地抑制由于高掺杂衬底而引起的外延层的自掺杂效应。
(3)采用光刻和刻蚀技术形成深沟道，沟道的深度在0.4微米到6微米之间(沟道的深度和间距随不同的技术节点而有所不同)；然后通过热氧化的方法形成线形氧化层，深沟道内填充多晶硅作为绝缘隔离层；深沟道顶端多晶硅通过多晶硅回刻工艺去除，然后填入氧化物，从而减少由于后续离子注入而引起的字线漏电的几率；如图1C所示。
(4)完成深沟道的平坦化工艺后，采用与传统CMOS工艺兼容的光刻、刻蚀、热氧化、化学气相沉积等技术形成与深沟道相互垂直的浅沟道隔离，如图1D所示，浅沟道的深度在0.1微米到2微米之间；典型深度为0.28微米，0.4微米等。
(5)在完成浅沟道刻蚀并形成线形氧化层后，通过离子注入的方式注入与高掺杂第二导电类型(N++型)区域同型的掺杂原子12，如图2A所示，增加浅沟道底部N型杂质的浓度，增加少子的耦合几率，从而减小位线之间的漏电流。
(6)经过浅沟道的填充和平坦化工艺，深沟道隔离结构和浅沟道隔离结构将外延层划分成多个隔离区，同一条字线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区；在二极管阵列单元区，通过曝光、离子注入和退火工艺形成二极管的P+型区和N-型区，从而形成二极管阵列单元；字线与字线之间通过深沟道隔离结构进行隔离，同一条字线上的二极管阵列单元通过浅沟道隔离结构分隔开；如图1E所示。对字线两端的字线引出区进行离子注入形成字线的引线，以减少字线的引出电阻，如图1F所示。
(7)最后通过第一金属层将位线引出，第二金属层将字线引出，二极管阵列中沿位线方向的截面示意图如图2A所示，字线方向的截面示意图如图1H所示。
本实施例采用双浅沟道隔离的方法形成外延二极管阵列，深沟道作为字线间的隔离，浅沟道作为位线间的隔离，在浅沟道形成后，通过离子注入的方式增加浅沟道的底部N-型离子的浓度，以有效增大浅沟道底部少子耦合的几率，抑制相邻位线间寄生的三极管效应从而减小位线与位线之间的漏电，图4C显示，通过在浅沟道底部注入砷原子，相邻位线间的漏电得到了明显的抑制；该方法对于45纳米及以下技术节点的二极管驱动的高密度、大容量相变存储器的应用具有重要意义。
实施例三
通过优化制备方法，本实施例提供一种抑制双浅沟道隔离的二极管阵列字线间串扰电流的方法：
(1)首先在第一导电类型(P型)的衬底上，通过离子注入的方法在二极管阵列所在的区域形成重掺杂第一导电类型(P+型)区域和高掺杂第二导电类型(N++型)区域(图1A)，高掺杂第二导电类型(N++型)区域用于作为低阻的字线埋层，在真空中，进行快速退火后，字线的宽度大于0.2微米，典型宽度为0.4微米，0.5微米，0.6微米，0.7微米等。
(2)采用化学气相外延法在埋层上沉积本征外延层，典型的厚度为0.2-0.8微米，如图1B所示。
(3)采用光刻和刻蚀技术形成深沟道，沟道的深度在0.4微米到10微米之间(沟道的深度和间距随不同的技术节点而有所不同)；然后通过热氧化的方法形成线形氧化层；
(4)深沟道线性氧化层形成后通过离子注入的方法在深沟道的底部注入与衬底同型的掺杂原子，然后通过热处理使其在深沟道的底部扩散，形成字线间的电性隔离13；如图3A所示。
(5)深沟道内填充多晶硅作为绝缘隔离层；深沟道顶端多晶硅通过多晶硅回刻工艺去除，然后填入氧化物，如图1C所示，从而减少由于后续离子注入而引起的字线漏电的几率；
(6)在完成深沟道的平坦化工艺后，采用与传统CMOS工艺兼容的光刻、刻蚀、热氧化、化学气相沉积等技术形成与深沟道相互垂直的浅沟道隔离，浅沟道的深度在0.1微米到2微米之间，典型深度为0.28微米，0.4微米等。浅沟道的深度大于或者等于外延层的厚度；如图1D所示。
(7)经过浅沟道的填充和平坦化工艺，深沟道隔离结构和浅沟道隔离结构将外延层划分成多个隔离区，同一条字线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区；在二极管阵列单元区，通过曝光、离子注入和退火工艺形成二极管的P+型区和N-型区，从而形成二极管阵列单元，并完成字线两端的引线。
(8)最后通过第一金属层将位线引出，第二金属层将字线引出，二极管阵列中沿位线方向的截面示意图如图1G所示，字线方向的截面示意图如图3A所示。
本实施例采用在深沟道底部离子注入与衬底同型(P+型)杂质的方法来减小字线间的漏电，深沟道底部的杂质经过热处理扩散到字线下方，从而减小相邻字线间的漏电，图5A的实验结果显示在深沟道底部注入硼原子然后经过热处理后，相邻字线间漏电的有效抑制，该方法工艺简单，不需要额外的光罩，是一种抑制字线间漏电的理想的方法。
本发明中涉及的其他工艺条件为常规工艺条件，属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。
Claims (13)
1.一种双浅沟道隔离的外延二极管阵列的制备方法，其特征在于，该方法包括以下步骤：
(A)在第一导电类型的衬底上形成重掺杂的第一导电类型区域，再在该重掺杂的第一导电类型区域之上形成高掺杂的第二导电类型区域；
(B)在高掺杂的第二导电类型区域上生长外延层；
(C)采用光刻和刻蚀技术形成深至重掺杂的第一导电类型区域的第一沟道，使高掺杂的第二导电类型区域被划分为多条字线；然后在第一沟道内侧表面通过热氧化的方法形成氧化层，之后在第一沟道内填充多晶硅作为绝缘隔离层；通过回刻工艺去除位于第一沟道顶部的多晶硅，并填入氧化物，平坦化工艺后，完成第一沟道隔离结构；
(D)采用光刻和刻蚀技术形成与第一沟道隔离结构相互垂直的位于字线之上的第二沟道；然后在第二沟道内侧表面通过热氧化的方法形成氧化层，之后在第二沟道内利用化学气相沉积技术填充绝缘材料，平坦化工艺后，完成第二沟道隔离结构；
(E)第一沟道隔离结构和第二沟道隔离结构将外延层划分成多个隔离区，同一条字线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区；在二极管阵列单元区，通过曝光、离子注入和退火工艺形成二极管的P+型区和N-型区，从而形成二极管阵列单元；字线与字线之间通过第一沟道隔离结构进行隔离，同一条字线上的二极管阵列单元通过第二沟道隔离结构分隔开；
(F)对字线两端的字线引出区进行离子注入形成字线的引线，以减少字线的引出电阻；在二极管阵列单元上方制作存储单元并引出位线。
2.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(A)所述重掺杂的第一导电类型区域的掺杂原子为硼，高掺杂的第二导电类型区域的掺杂原子为砷、磷或锑。
3.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(B)生长外延层的厚度在0.1微米到2微米之间。
4.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(C)形成的第一沟道的深度在0.4微米到10微米之间。
5.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(D)形成的第二沟道的深度在0.1微米到2微米之间。
6.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述第二沟道的深度大于或等于外延层的厚度。
7.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(D)形成第二沟道隔离结构时，在完成第二沟道刻蚀并热氧化形成氧化层后，通过离子注入的方式在第二沟道底部注入第二导电类型杂质。
8.根据权利要求7所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述第二沟道的深度小于外延层的厚度。
9.根据权利要求8所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述第二导电类型杂质为磷、砷原子。
10.根据权利要求8所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述第二导电类型杂质的注入深度为外延层厚度与第二沟道深度之差，注入的杂质浓度与所述高掺杂的第二导电类型区域浓度相当。
11.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：步骤(C)形成第一沟道隔离结构时，在完成第一沟道刻蚀并形成氧化层后，在第一沟道的底部离子注入第一导电类型杂质，并使该第一导电类型杂质在第一沟道的底部激活扩散。
12.根据权利要求11所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述第一导电类型杂质为硼或氟化硼。
13.根据权利要求1所述双浅沟道隔离的外延二极管阵列的制备方法，其特征在于：所述存储单元为相变存储单元、电阻存储单元、磁阻存储单元或者铁电存储单元。
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