JP4893971B2 - 溝形チャネルの負性微分抵抗をベースとするメモリセル - Google Patents

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Description

本発明は、集積回路用の、溝形サイリスタをベースとするメモリセルに関する。
多くの異なるタイプのメモリセル設計が、集積回路技術において存在しており、そのそれぞれが、独自の利点及び欠点を有している。例えば、伝統的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルは、論理「０」又は「１」の状態を表す電荷を蓄積するためのキャパシタと、そのような電荷にアクセスして、ビットラインを介して電荷をセンス回路へ送るためのアクセストランジスタとを備えている。そのようなセル設計は、比較的高密度になされ得るという場合に有益であり、従って、多くのそのようなセルは特定の集積回路上に配置できるので、大容量メモリをつくることができる。
それでも、伝統的なＤＲＡＭセルは最適ではない。今言及したように、そのようなセルは１つのセルに２つの素子、すなわちキャパシタ及びアクセストランジスタ、を必要とする。多くの異なるＤＲＡＭセル設計は、そのようなセルが集積回路の表面上に占有する領域を減少させることを目的としているが、実際のところ、１つのセルに２つの素子を収容するには、重大なサイズ上の問題がある。
より小さなメモリセルを形成するための１つのアプローチとして、メモリセル中の蓄積素子としてサイリスタを使用することが提案されている。サイリスタは、本来、２つのダイオードを直列に、すなわち、時にＰＮＰＮ構造と呼ばれる構造を備えており、このことは、このデバイスが交互に変わる極性（Ｐ及びＮ）をドーピングすることによって形成されるということを示している。先行技術において言及されているように、サイリスタをベースとするセルは、電荷を選択的に蓄積するのに使用することができ、従って、そのようなセルはメモリセルとして使用可能である。例えば、この構造内の接合を逆バイアスにすることにより電荷を蓄積可能であり、そして、このような選択的な蓄積はサイリスタをゲート制御することにより容易になし得る。
しかし、サイリスタベースのメモリセル設計でさえ、最適ではない。サイリスタゲートに加えて、ビットラインとサイリスタの間で電荷を選択的に転送可能にするための追加のアクセストランジスタゲートが必要とされる場合、又は使用される場合がある。従って、そのようなセル設計は、アクセストランジスタ及びゲート制御サイリスタという２つのデバイスが必要になるという点で、伝統的なＤＲＡＭと同様の欠点を持つことになる。アクセストランジスタを持たないサイリスタベースのセルでは、例えばそのサイリスタは集積回路の基板回路内に平面形に（すなわち水平に）築かれるので、相変わらず、以前のままの構造が集積回路の表面上の過剰な領域を占めることになる。更に、アクセストランジスタを持たないそのようなサイリスタベースのセルは、伝統的なＳＲＡＭに代わるものとして宣伝されており、そのようなサイリスタベースのセルが、多くの応用においてＳＲＡＭセルよりも好ましいＤＲＡＭセルとして設計されているとは考えられない。更に他のサイリスタ設計では、例えば、埋め込み酸化物（Ｂｏｘ）、又は、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いることにより、デバイスの基板をバルク基板から分離することが要求される。このような特別な基板を使用すると、複雑さが増し、サイリスタベースのセルの製造コストが増す。
手短に言えば、メモリセル技術は、機能の点でＤＲＡＭセルに類似する改良サイリスタセル設計であれば、そこから利益が得られ、そのようなセル設計であれば小型になり、アクセストランジスタのような追加のデバイスは必要なくなり、容易かつ安価に製造される
ようになる。ここには、そのようなセル設計の実施形態が開示されている。
ここには、溝形の（recessed）サイリスタをベースとする改良型のメモリセルが開示されている。この開示されたセルは、一実施形態においては、基板のバルク内の溝に形成された導電性プラグを備えており、これはセルのイネーブルゲートに接続されるか、又はイネーブルゲートを備えている。この溝形ゲートの周囲にサイリスタが縦方向に配設され、サイリスタのアノード（ソース；ｐ型領域）がビットラインに接続され、カソード（ドレイン；ｎ型領域）がワードラインに接続されている。本開示のセルは、このような溝形イネーブルゲート以外には、アクセストランジスタのような他のゲートは備えておらず、従って、このセルは本質的に１トランジスタデバイスである。その結果、またサイリスタの縦方向配設によって容易にされるように、本開示のセルは、伝統的なＤＲＡＭセルと比較して、集積回路上に少量の領域しか占めない。更に、本開示のセルは、その各種実施形態において製造が容易で、セルアレイに構成するのが容易である。セルの下方を分離することは、全ての有用な実施形態において必要とされるわけではないが、セルのデータ保持を改善するのに役立ち、セルのリフレッシュ間隔を延ばすことになる。
本開示の発明的な態様の実施形態は、以下の詳細な説明を参照し、それを添付の図面と関連させつつ読むことで、最も良く理解されるであろう。
改良型のサイリスタベースメモリセル１０が、図１中に概略的に示されている。図から分かるように、このセル１０はサイリスタ２０を備えており、サイリスタ２０は先に述べたようにＰＮＰＮ構造であり、従って、図示を容易にするため２つの直列接続されたダイオードとして表されている。サイリスタ２０のアノード又はソース（外側のＰ領域）はビットライン１４に接続されている。サイリスタ２０のカソード又はドレイン（外側のＮ領域）はワードライン１２に接続されている。サイリスタ２０はイネーブルゲート１６によってゲート制御される。
図１の概略構成から既に明らかであるように、セル１０はその設計が単純である。セル１０はただ１つのゲート（１６）のみを必要とし、従って、伝統的なＤＲＡＭセルのアクセストランジスタに幾分似てはいるがしかし分離した蓄積キャパシタを持たない、１トランジスタセルを含んでいる。更に、以降の図から分かるように、セルのサイリスタ２０部分は、例えばｐドープ基板のような伝統的な半導体基板内に、簡素な形態で実現可能である。セル１０はその下方に基板分離を必要としないが、図８〜１０を参照して説明されるように、もしそのような分離を使用すれば、セルの性能を一層向上することができ、セルのリフレッシュ間隔に必要な時間を増加させることができる。
セル１０は、好ましくは、図２の一実施形態中に示されるように、基板２５の溝内に形成される。特に、イネーブルゲート１６は、Ｐ基板２５中のトレンチ内に形成された導電性プラグ２２に接触している。ゲート酸化物２７がプラグ２２を基板２５から分離することで、サイリスタ２０のゲート制御を可能にしている。破線矢印で分かるように、サイリスタ２０は平面形ではなく、その代わりに、トレンチの周囲に「Ｕ」の形状で縦方向に形成されている。この非平面形の構造により、セル１０が基板２５上に占める領域の量が更に減少する。
この溝形サイリスタベースセル１０がとり得る各種の代替形態について説明する前に、また、このセルを製造し得る各種の方法について説明する前に、このセルの動作について、図３乃至５を参照して簡単に述べる。図３は、サイリスタベースセル１０の動作原理を、電流電圧曲線を参照して示している。この原理は良く知られているので、ほんの手短に
述べる。図示のように、サイリスタに加わる電圧（Ｖthy）が或る閾値（Ｖblock）を超えると、少数キャリアがサイリスタのベース（すなわち基板２５）内に注入され、サイリスタは負性微分抵抗の期間に入り、その後、電圧Ｖthy が降下し、サイリスタを流れる電流（Ｉthy）が急増する。このように、Ｖthy がＶblock を超えると、セルは論理「１」の状態にプログラムされたと言うことができ、セルには大きな電流が流れることになる。Ｖthy がＶblock を超えなければ、サイリスタはトリガされず、電流は比較的低いまま、すなわち論理「０」の状態のままである。
デバイスから電圧が一旦除去されると、セル１０はその電荷を短時間、おそらくミリ秒のオーダで、保持する。これは、セルのＰＮ接合に空乏領域が形成されるために生じる。このように、電荷注入を介してセルがプログラムされると、蓄積された少数注入電荷のために、ＰＮ接合が逆バイアスされ、空乏領域及びその容量を一層増加させる。この空乏領域容量は、上記少数注入電荷を、少なくともこれら少数キャリアが基板２５内で再結合されるまで、蓄積する。そのような再結合効果のために、このサイリスタは、それがセルとして使用される場合、標準的なＤＲＡＭセルと同じようにリフレッシュの必要が出てくるかもしれない。
いずれにせよ、そのようなプログラミング後、動作電圧（Ｖop）がサイリスタに加えられ、セルが論理「１」（高電流）または論理「０」（低電流）の状態にプログラムされたかどうかを決定するために電流がモニターされる。当業者であれば認識するように、サイリスタ２０のこの性質、すなわち電流／電圧特性は、イネーブルゲート１６のような小さなゲート電圧（Ｖgate）の印加時にさえ維持される。勿論、より正電圧のゲート電圧であれば、Ｐ基板２５中に更なる少数キャリアを供給することになるので、ゲート電圧の上昇に伴い、プログラムに要する電圧（Ｖblock）やセンスに要する電圧（Ｖop）が減少する。
図４は、本開示のセル１０がメモリアレイ５０内にどのように配置され得るかを示しており、一方、図５は、論理「１」又は「０」を書き込むため、セルを読み出すため、及び、セル内にデータを保持するため、に使用可能な各種電圧を示している。アレイ５０は、一実施形態においては、イネーブルゲート１６及びワードライン１２に対して直角に走るビットライン１４を備えているが、これは任意にすぎない。更に、アレイの縁には、メモリデバイスに典型的であるように、ビットライン、イネーブルゲート、及びワードラインにそれぞれ必要とされる電圧を駆動するためのドライバ３０、３２、３４が使用される。加えて、ビットラインドライバ３０は、アクティブなビットラインに電流／電圧を検出した場合にアクティブとなるセンスアンプを備えている。このような駆動及びセンス回路は、メモリチップ設計の技術分野においては周知であり、どんな数の適当な回路をも備えることが可能である。
図５は、セル１０におけるプログラムデータすなわち、プログラムされたデータの書き込み、読み出し、及び保持に使用可能な例示的電圧を示しており、従って、ドライバ３０、３２、３４が適切かつ典型的な制御回路（不図示）の制御下で発生する電圧を含んでいる。図から分かるように、セルに書き込む時には、イネーブルゲート１６が好ましくは接地に保持されるが、それ以外の時には負電位（例えば、−１．０Ｖ）、すなわちサイリスタ２０のＰチャネル部分における蓄積条件、に保持される。書き込み中にイネーブルゲートが接地されると、サイリスタ２０のＰチャネル領域が反転へと向かう傾向にあり、電圧がＶblock を超える可能性も、超えない可能性も伴う（図３）。Ｖblock を超えるかどうかは、カソード上での接地されたワードライン電圧を基準としたアノードでのビットライン電圧に依存しており、ビットライン電圧も接地された場合は、Ｖblock を超えず、論理「０」の状態が書き込まれ、また、ビットライン電圧がハイ、例えばＶcc＝１．５Ｖ、である場合は、Ｖblock を超えて、サイリスタ２０が論理「１」の状態を書き込むようにターンオン（すなわち、ラッチ）する。一旦書き込まれると、ビットライン１４上の電流／電圧のセンシングにより、セル１０の論理状態が読み出し可能となる。読み出しは、イネーブルゲート１６が負電位（例えば、−０．１Ｖ）で、ワードラインが接地していると可能になる。論理「０」では、セルに電荷が蓄積されておらず、ビットライン電圧を変動させることができず、その結果、ビットラインのセンスアンプは、セルを論理「０」と認識する。それに対し、論理「１」を読み出す場合は、蓄積された電荷がビットライン電圧を変動させ、これをセンスアンプ３０が論理「１」として検出する。セル１０が書き込み中でも読み出し中でもない期間には、ワードライン及びビットラインをＶcc（例えば１．５Ｖ）に保持することにより、セル中のデータが保持される。
本開示の溝形サイリスタベースセル１０の動作及び構造を理解してもらうためには、図６Ａ〜６Ｄに示された第１の実施形態で始まる、溝形サイリスタベースセル１０を製造可能な方法に注意を向けられたい。図６Ａは、製造の途中段階での２つの隣接するセル１０を断面図で示している。この段階では、幾つかの標準的な製造ステップが行われており、従って、これらについてはごく簡単に概要を述べる。まず、トレンチ４０がＰ基板２５中にエッチングされる。ゲート酸化物２７を成長又は堆積させた後、導電性プラグ２２用の材料が堆積され、これは、上述したように、最終的にイネーブルゲート１６に接続される。好ましい実施形態においては、導電性プラグ２２はドーピングされたポリシリコンを含んでいてもよいし、タングステン、チタン、珪化物（シリサイド）、サリサイド（自己整合的シリサイド）等のような、基板プラグにも使用される他の導電性材料を含んでいてもよい。導電性プラグ２２の堆積後、基板２５の表面は、化学機械平坦化（ＣＭＰ）又はその他の既知の平坦化技術等により、平坦化が可能である。
他の製造ステップにおいては、トレンチ分離構造２４が各セルの周囲に形成されて、隣接するセル間のクロストークが防止される。良く知られているように、トレンチ分離の形成は、シリコン中にトレンチ４１を形成するステップと、このトレンチを誘電体（例えば酸化物又は窒化物）で充填するステップと、その結果得られた構造を平坦化するステップとを備えている。当業者であれば認識するように、トレンチ分離構造２４の形成は、溝形導電性プラグ２２の形成の前に行われてもよく、又は、例えばプラグトレンチ４０及び分離トレンチ４１を同時に形成することにより、プラグの形成と一部同時に行われてもよい。いずれにせよ、これまで開示した製造ステップは、周知のプロセスを用いて多くの異なる方法で行なうことが可能である。
次に、図６Ｂに示されるように、サイリスタ２０のＮ領域が形成される。そのような領域の形成には、アレイ中への、適当なＮ型ドーパント（例えばリンやヒ素）のブランケットイオン注入（blanket ion implantation）が含まれていてもよい。当業者であれば認識するように、導電性プラグ２２及び分離構造２４中への注入は、それらの構造に影響を与えない。
その後、ハードマスク４３が堆積され、（例えば、不図示のフォトレジストで）パターンが作られ、そして、サイリスタ２０のカソード（すなわちビットライン）部分を覆うようにエッチングされる。このハードマスク４３は、例えば窒化物のような、イオン注入マスクとして適した何らかの材料を含むことができる。ハードマスク４３の位置合わせは、導電性プラグ２２の最上部に横幅があることによって、容易に行うことができ、従って、このマスキングステップは、厳密な許容誤差を適用せずとも実行することができる。
ハードマスク４３の形成後、他のイオン注入ステップが行われて、デバイスのＰアノード（すなわちビットライン）が形成される。図６Ｃに示されるように、ハードマスク４３の形成後、このハードマスクでカソードのＮ領域を保護しつつ、アレイ中への適当なＰ型ドーパント（例えば硼素）のブランケットイオン注入を用いることによって、Ｐ領域が形成可能である。この例におけるＰドーピングは、先にドープされたＮ領域中で行われる。
しかし、図６Ｃ中に矢印で示されるように、新たに注入されたＰ領域下のＮ領域が「エミッタ押し出し効果（emitter push effect）」により基板内部の下方へ追いやられる。このエミッタ押し出し効果は周知であるので、詳しくは述べない。或いは、Ｎ領域が十分深い位置に形成されているとすれば、新たに注入されるＰアノード領域は、エミッタ押し出し効果に頼る必要なしに、浅い位置に注入することが可能である。
その後、ハードマスク４３が除去され、図６Ｄに示されるように、誘電体層２６（例えば酸化物）中にイネーブルゲート１６、ワードライン１２、及びビットライン１４を形成するための標準的なプロセスが使用可能である。しかし、ハードマスク４３を除去した後、サイリスタ２０のアノード及びカソード領域の露出された最上部が、図６Ｄに示されるように、随意に珪化物化３１されてもよい。そのような珪化物化３１により、ショットキーバリア、すなわち金属珪化物とドーピングされた半導体領域の境界に形成されたポテンシャルバリア（電位障壁）、が形成される。珪化プロセスにおいて、例えばその温度、材料、相転移条件等、を調整することにより、上記バリアの電気性能を調整可能である。ソース及びドレイン中に注入された電荷はこのポテンシャルバリアに依存するので、珪化物化により、サイリスタ特性を設計する上で更なる選択肢が与えられる。
溝形サイリスタベースセル１０の構造及び製造については他の実施形態が可能であり、その幾つかが以降の図中に示されている。まず、図７Ａ〜７Ｃには、エピタキシャル成長させたシリコンを用いて一部にサイリスタの形成された溝形セル１０を製造するためのプロセスが開示されている。まず図７Ａでは、窒化物のようなパッド材料５０が基板２５の表面上に堆積される。その後、トレンチ４０が、パッド５０及び基板を介して穿設される。このトレンチは、続いて、先に述べたように、ゲート酸化物２７及び導電性プラグ２２で充填可能である。その後、図７Ｂにおいて、パッド５０が除去される。この時点で、図７Ｃに示されるように、サイリスタ２０のＮ領域が基板２５の表面上に形成される。これはイオン注入によって形成されてもよいし、或いは、Ｎ領域をエピタキシャル成長させるようにしてもよい。Ｎ領域の形成後、サイリスタ２０のカソード（すなわちビットライン）部分上にハードマスク５２が形成される。これにより、露出されたＮ領域上にＰアノード（すなわちワードライン）をエピタキシャル成長させることが可能になり、その時点でサイリスタ２０が完成される。その後、ハードマスク５２が除去され、上述したように、ワードライン、イネーブルゲート、及びビットラインを形成するためのプロセスが続行される。当業者であれば、適切なエピタキシャル成長プロセスが本技術分野において周知であることを認識しているので、これ以上詳しくは述べない。
先に述べたように、溝形サイリスタベースセル１０の下を分離すると、その性能を向上させることができ、特にそのデータ保持を向上させて、リフレッシュ間隔に要する時間を長くすることができる。従って、以降の実施形態には、そのような分離を行うための方法が開示される。例えば図８Ａでは、サイリスタ（２５）のＰドープのベースがＮ基板６２内に形成されている。この実施形態においては、Ｎ基板６２が高電圧（例えば電源電圧Ｖcc）にバイアスされることで、サイリスタベース２５とＮ基板６２との間に形成されるダイオードが確実に順バイアスされず、分離がなされるようにするのが好ましい。断面図には示されていないが、適当なバイアスを提供するためにＮ基板６２へのコンタクトが使用可能であるということを、当業者であれば理解するであろう。図８Ｂに示された他の実施形態においては、Ｐ基板６６が使用されるが、Ｎウェル６４を形成してその中にＰベース２５が形成されることにより、ベース下方に分離が形成される。また、好ましくは、サイリスタ２０のＰ基板６６（これは一般的には接地されている）及びＰベース２５に対して分離を提供するために、Ｎウェル６４が高電圧にバイアスされる。この場合もやはり、そのようなバイアスを行うためのコンタクトは図示されていない。
サイリスタの改良された分離についての他の手段が図９に示されており、ここでは埋め
込み酸化物層（Ｂｏｘ７０）を用いてセル１０が形成されている。必ずしも必要ではないが、Ｂｏｘ層７０が硼素のようなＰドーパントを豊富に含むようにすることが好ましく、このようにすることで、ベース２５からのＰドーパントがＢｏｘ層７０へと拡散せず、サイリスタ２０の性能に悪影響を与えない。出発基板２５にＢｏｘ層７０を形成するための多くの技術が本技術分野に存在していることは、当業者が認識しているので、そのことについては更には述べない。加えて、Ｂｏｘ層７０は、ＳＯＩ（シリコン・オン・インシュレータ）基板のバルク絶縁体を使用することと同様であり、これは、図９に示された実施形態と同様な性能を有しており、本開示のセルの更に他の実施形態を含んでいる。
図１０は、セル下に改良型の分離を有する溝形サイリスタベースセル１０の他の実施形態を示している。この実施形態では、分離構造７５がアンダーカット（undercut）７６を含んでおり、これは、その名称が示唆するように、サイリスタ２０を意味のある部分で下方を切り取って、その分離を助けている。このアンダーカット７６は、まず異方性トレンチ（例えば図６Ａのトレンチ４１）を形成し、次にこのトレンチが形成された後に該トレンチをウェットエッチに曝すことによって、形成可能である。アンダーカット７６を形成するには、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）のウェットエッチ溶液を使用可能である。その後、周知の低圧酸化物気相成長法を用いてトレンチ及びアンダーカット７６が充填されて、図１０に示されるようなアンダーカット分離構造が形成される。
サイリスタ２０下の分離が使用されるか否かに関らず、溝形サイリスタベースセル１０では、結果的に、小型で、製造が容易で、かつ、セルアレイの形成が容易な、セル設計となることが理解されるであろう。その結果、本開示のセルは、伝統的なＤＲＡＭセルと比べて向上したセル密度を持つことができる。特に、本開示のセル１０は、（リフレッシュを必要とする）揮発性セルがマイクロプロセッサ又はマイクロコントローラのような他の標準的な半導体チップ中に組み込まれた、埋め込み型ＤＲＡＭへの応用において際立った適用性を持つ、と考えられる。そのような埋め込み型への応用においては、より多くの頻度でリフレッシュが起こり、本開示のセル１０では、伝統的なＤＲＡＭよりも頻繁にリフレッシュが必要とされるが、これは設計上の相当な制約を引き起こすことを予期するものではない。とはいえ、本開示のセルは、伝統的な非埋め込み型の集積回路への適用性をも有している、ということに注意すべきである。
本開示のセル１０に使用されたサイリスタ２０はＰＮＰＮ構造として開示されているが、当業者であれば、ＮＰＮＰ構造も使用可能であると気づくであろう。そのような構造においては、正孔の代わりに電子が多数キャリアとなるが、セルノードに現れる電位が逆極性のものであるとすれば、セルは同じく良好に作動する。特に本開示のセル１０を埋め込み型へ応用することを考えた場合、異なる極性のサイリスタを使用することにより、設計上の自由度が得られる。
「アノード」及び「カソード」という用語は、単にサイリスタの末端ノード端子のことを言っており、よってこれらの端子のいずれが実際に電流を出したり入れたりするのかということとは無関係である、と理解されるべきである。従って、これらの用語は、本開示及び特許請求の範囲の全体に渡って、同義なものとして理解されるべきである。
ここに開示された発明概念は多くの変更が可能である、と理解されるべきである。そのような変更は、特許請求の範囲及びそれと均等なものの範囲内でなされる限り、本特許によってカバーされると解釈される。
本開示の溝形サイリスタベースセルの概略図である。 本開示の溝形サイリスタベースセルの一実施形態の断面図である。 本開示のセルにおけるサイリスタの電流電圧特性を示す図である。 アレイの駆動回路及びセンス回路を含む、本開示の溝形サイリスタベースセルのアレイを示す図である。 本開示のセルに論理「０」又は「１」を書き込むため、本開示のセルを読み出すため、及び、本開示のセルに電圧を保持するための、例示的な電圧条件を示す図である。 本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 サイリスタの領域を形成するのにエピタキシャル成長させたシリコンを用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 サイリスタの領域を形成するのにエピタキシャル成長させたシリコンを用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 サイリスタの領域を形成するのにエピタキシャル成長させたシリコンを用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 セル下方の接合分離を用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 セル下方の接合分離を用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 セル下方に埋め込み酸化物層又はＳＯＩ基板を用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。 セル下方に部分的な分離アンダーカットを用いた、本開示の溝形サイリスタベースセルを製造するための例示的なプロセスを示す図である。

Claims (31)

  1. 基板内に形成された導電性プラグと、
    前記基板内に配設され、前記導電性プラグの周囲に縦方向に形成され、かつ、誘電体によって前記導電性プラグから分離されたサイリスタと、
    を備え、
    前記サイリスタの第１のノードがアレイ中のビットラインに直接接続され、前記サイリスタの第２のノードが前記アレイ中のワードラインに直接接続され、前記導電性プラグが前記アレイ中のイネーブルゲートに直接接続され、
    前記第１のノード及び前記第２のノードは前記基板の表面に配置された、メモリセル。
  2. 前記サイリスタの下方に形成されたセルを分離する手段を更に備える請求項１記載のメモリセル。
  3. 前記セルの周囲に形成されたトレンチ分離を更に備える請求項１記載のメモリセル。
  4. 前記サイリスタの下方に前記トレンチ分離と接触して形成された分離構造を更に備える請求項３記載のメモリセル。
  5. 前記分離構造は埋め込み酸化物層を備える請求項４記載のメモリセル。
  6. 前記分離構造はＳＯＩ基板のバルク絶縁体を備える請求項４記載のメモリセル。
  7. 前記分離構造は逆バイアスされたダイオードを備える請求項４記載のメモリセル。
  8. 前記分離構造は誘電体のアンダーカットを備える請求項４記載のメモリセル。
  9. 基板内に形成された導電性プラグと、
    前記基板内に配設され、前記導電性プラグの周囲にＵ字状に形成されたサイリスタと、
    を備え、
    前記サイリスタの第１のノードがアレイ中のビットラインに直接接続され、前記サイリスタの第２のノードが前記アレイ中のワードラインに直接接続され、前記導電性プラグが前記アレイ中のイネーブルゲートに直接接続された、メモリセル。
  10. 前記サイリスタの下方に形成されたセルを分離する手段を更に備える請求項９記載のメモリセル。
  11. 前記セルの周囲に形成されたトレンチ分離を更に備える請求項９記載のメモリセル。
  12. 前記サイリスタの下方に前記トレンチ分離と接触して形成された分離構造を更に備える請求項１１記載のメモリセル。
  13. 前記分離構造は埋め込み酸化物層を備える請求項１２記載のメモリセル。
  14. 前記分離構造はＳＯＩ基板のバルク絶縁体を備える請求項１２記載のメモリセル。
  15. 前記分離構造は逆バイアスされたダイオードを備える請求項１２記載のメモリセル。
  16. 前記分離構造は誘電体のアンダーカットを備える請求項１２記載のメモリセル。
  17. 第１の極性にドープされた基板内のトレンチの中に形成され、誘電体層によって前記基板から絶縁された導電性プラグと、
    サイリスタと、
    を備えたメモリセルであって、
    前記サイリスタは、
    前記トレンチの第１の垂直面に沿った、前記第１の極性にドープされた第１のドープ領域であって、前記基板の表面に配置された第１のドープ領域と、
    前記トレンチの前記第１の垂直面に沿った、前記第１のドープ領域の下方にある第２のドープ領域であって、前記第１の極性とは反対の第２の極性にドープされた第２のドープ領域と、
    前記基板と、
    前記第１の垂直面とは反対側の前記トレンチの第２の垂直面に沿った第３のドープ領域であって、前記第２の極性にドープされ、かつ、前記基板の前記表面に配置された第３のドープ領域と、
    を備える、メモリセル。
  18. 前記サイリスタの下方に形成されたセルを分離する手段を更に備える請求項１７記載のメモリセル。
  19. 前記セルの周囲に形成されたトレンチ分離を更に備える請求項１７記載のメモリセル。
  20. 前記メモリセルの下方に前記トレンチ分離と接触して形成された分離構造を更に備える請求項１９記載のメモリセル。
  21. 前記分離構造は埋め込み酸化物層を備える請求項２０記載のメモリセル。
  22. 前記分離構造はＳＯＩ基板のバルク絶縁体を備える請求項２０記載のメモリセル。
  23. 前記分離構造は逆バイアスされたダイオードを備える請求項２０記載のメモリセル。
  24. 前記分離構造は誘電体のアンダーカットを備える請求項２０記載のメモリセル。
  25. 前記第１のドープ領域はアレイ中のワードライン又はビットラインのうちの一方に直接接続され、前記第３のドープ領域は前記アレイ中のワードライン又はビットラインのうちの他方に直接接続され、前記導電性プラグは前記アレイ中のイネーブルゲートに直接接続される請求項１７記載のメモリセル。
  26. メモリセルを形成する方法であって、
    第１の極性にドープされた基板内にトレンチを形成するステップと、
    第１の垂直面と該第１の垂直面とは反対側の第２の垂直面とを有する前記トレンチ内に、誘電体によって前記基板から分離された導電性プラグを形成するステップと、
    サイリスタを形成するステップと、を備え、
    前記サイリスタを形成するステップは、
    前記第１の極性とは反対の第２の極性にドープされた第１のドープ領域を前記トレンチの前記第１の垂直面に沿って形成するステップと、
    前記第１のドープ領域の上方に、前記トレンチの前記第１の垂直面に沿った第２のドープ領域を形成するステップであって、該第２のドープ領域は前記基板の表面に配置される、ステップと、
    前記第２の極性にドープされた第３のドープ領域を前記トレンチの前記第２の垂直面に沿って形成するステップであって、前記第３のドープ領域は前記基板の表面に配置される、ステップと、
    を不特定の順序で備える、方法。
  27. 前記第３のドープ領域がアレイ中のビットラインに直接接続され、前記第２のドープ領域が前記アレイ中のワードラインに直接接続され、前記導電性プラグが前記アレイ中のイネーブルゲートに直接接続される請求項２６記載の方法。
  28. 前記メモリセルの下方に形成されたセルを分離する手段を形成するステップを更に備える請求項２６記載の方法。
  29. 前記セルの周囲にトレンチ分離を形成するステップを更に備える請求項２６記載の方法。
  30. 前記メモリセルの下方に前記トレンチ分離と接触する分離構造を形成するステップを更に備える請求項２６記載の方法。
  31. 前記第１乃至第３のドープ領域のうちの少なくとも１つはエピタキシャルプロセスによって形成される請求項２６記載の方法。
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