KR100772736B1 - 반도체 디바이스 제조 방법 - Google Patents
반도체 디바이스 제조 방법 Download PDFInfo
- Publication number
- KR100772736B1 KR100772736B1 KR1020017014364A KR20017014364A KR100772736B1 KR 100772736 B1 KR100772736 B1 KR 100772736B1 KR 1020017014364 A KR1020017014364 A KR 1020017014364A KR 20017014364 A KR20017014364 A KR 20017014364A KR 100772736 B1 KR100772736 B1 KR 100772736B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductors
- layer
- semiconductor device
- etch stop
- vias
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 80
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 90
- 229920000642 polymer Polymers 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000003993 interaction Effects 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000010953 base metal Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- PRPAGESBURMWTI-UHFFFAOYSA-N [C].[F] Chemical compound [C].[F] PRPAGESBURMWTI-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 표면(2)에 도전체(3, 4, 5)가 제공되는 반도체 기판(1) - 도전체(3, 4, 5)는 상부 표면 부(6) 및 측벽 부(7)를 구비하며 그 중 적어도 상부 표면 부(6)에는 에칭 정지층(12)이 제공됨 - 을 마련하는 단계와, 유전성 층(13)을 도포하는 단계와, 도전체(3, 4, 5) 위의 유전성 층(13) 내에 비아를 에칭하고, 에칭 정지층(12) 상에서 중단하여 에칭 정지층(12)의 노출부를 생성하는 단계와, 비아(14, 15, 16) 내의 에칭 정지층(12)의 노출부를 도전체(3, 4, 5)의 적어도 상부 표면 부(6)로부터 제거하는 단계와, 비아(14, 15, 16)를 도전성 재료(18)로 충진하는 단계를 포함하는 반도체 디바이스이지만 반드시 이에 한정하지 않는 전자 디바이스를 제조하는 방법에 관한 것이다.
Description
본 발명은
- 표면에 도전체가 제공되는 반도체 기판을 마련하는 단계―도전체는 상부 표면 부 및 측벽 부를 구비하고, 그 중 적어도 상부 표면 부에는 실리콘 탄화물(silicon carbide)을 포함하는 에칭 정지층이 제공되며, 에칭 정지층은 반도체 기판의 표면에 도전체를 제공한 후에 도전체의 상부 표면 부 및 측벽 부에 도포됨―와,
- 유전성 층을 도포하는 단계와,
- 도전체 위의 유전성 층 내에 비아를 에칭하되, 에칭 정지층 상에서 정지하여, 에칭 정지층의 노출부를 생성하는 단계와,
- 도전체의 적어도 상부 표면 부로부터 비아 내의 에칭 정지층의 노출부를 제거하는 단계와,
- 비아를 도전성 재료로 충진하는 단계를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것이다.
이러한 방법은 실리콘 질화물 또는 알루미늄 산화물과 같은 유전성 재료 또 는 텅스텐, 티타늄 질화물 또는 탄탈륨 질화물과 같은 도전성 재료를 에칭 정지층으로 사용하는 미국 특허 제 5,451,543 호로부터 알려져 있다.
텅스텐, 티타늄 질화물 또는 탄탈륨 질화물을 에칭 정지층으로 사용하면 유전성 층 내에 비아를 에칭하는 동안 에칭액(etch chemistry)이 에칭 정지층의 도전성 재료와 상호작용하는 순간에 금속성 폴리머(metallic polymer)가 형성된다는 단점이 있다. 유전성 층 내에서 동시에 에칭되는 비아의 깊이 차가 클수록 전술한 금속성 폴리머가 더 현저하게 형성된다. 이들 금속성 폴리머는 전기적 비아 저항을 열화시키기 때문에 이들을 제거하는데 많은 노력을 해야하는데, 이는 습식 화학제(wet chemistry)를 사용하여 에칭함으로써 가장 효율적으로 수행될 수 있다. 그러나, 그들의 다공성 및 그 외의 불안정성(porous and otherwise unstable nature)으로 인해 대부분의 낮은 k 재료(low-k materials)는 그러한 습식 에칭 화학제에 적합하지 않은 것으로 여겨지는데, 말하자면 낮은 k 특성이 열화되는 것이다. 에칭 정지층으로 실리콘 질화물 또는 알루미늄 산화물을 사용하는데 따른 단점은 실리콘 산화물 또는 낮은 k 재료와 비교했을 때 두 가지 재료 모두가 상대적으로 높은 유전 상수를 갖는다는 것인데, 이는 반도체 디바이스의 기생 캐패시턴스에 나쁜 영향을 미친다.
발명의 개요
본 발명의 목적은 특히 서문에서 언급된 종류의 반도체 디바이스를 제조하는 방법으로서, 비아를 에칭하는 동안 에칭 정지층에 도달될 때 금속성 폴리머의 형성을 막고 그에 따른 반도체 디바이스의 기생 캐패시턴스를 감소시키는 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 목적은 실리콘 탄화물을 포함하는 층을 에칭 정지층으로서 도포함으로써 달성할 수 있다. 실리콘 탄화물은 실리콘 질화물 및 알루미늄 산화물보다 더 작은 유전 상수를 가지므로 감소된 기생 캐패시턴스를 갖는 반도체 디바이스를 제공한다. 더욱이, 실리콘 탄화물은 텅스텐, 티타늄 질화물 및 탄탈륨 질화물보다는 도포되는 에칭액에 의한 침식의 정도가 더 낮기 때문에, 비아 에칭 동안의 금속성 폴리머의 형성이 덜 현저하게 된다.
자체 상에 에칭 정지층을 갖는 도전체 층의 스택을 증착하고 후속하여 그 스택을 패터닝함으로써 상부 표면 부 및 측벽 부 - 그 중 적어도 상부 표면 부에는 에칭 정지층이 제공됨 - 를 갖는 도전체를 형성할 수 있다. 그러나, 먼저, 도전성 층을 증착하고 그것을 패터닝함으로써 도전체를 형성하고, 후속하여 도전체의 상부 표면 부 및 측벽 부에 에칭 정지층을 도포하는 것이 유리하다. 이런 방법으로 도전체를 에칭 정지층으로 보호하는데, 이는 비착지된 비아(unlanded via), 즉, 도전체의 상부 표면 부 상에 완전히 착지되는 대신에 도전체에서 잠재적으로 벗어나는 비아를 에칭하는 동안에 유리하다. 도전체의 측벽 부에 존재하는 에칭 정지층은 비착지된 비아를 에칭하는 동안 도포되는 에칭액과 도전체의 재료 사이의 상호작용을 막고, 따라서 금속성 폴리머의 형성도 막는다.
본 발명에 따른 방법의 또 다른 유리한 실시예는 종속항에서 기술된다.
본 발명의 이러한 특성 및 다른 특성들은 이하 기술되고 도면에 도시되는 실시예로부터 명백해지고 그들을 참조하여 설명될 것이다.
도 1 내지 도 4는 본 발명에 따른 방법을 사용하는 반도체 디바이스 제조의 연속 단계의 단면도.
도 1은 본 발명에 따른 방법을 기술하기 위한 개시 단계로서 적절한 반도체 디바이스의 부분을 도시한다. 반도체 디바이스는 표면(2)에 각각이 상부 표면 부(6) 및 측벽 부(7)를 갖는 도전체(3, 4, 5)가 제공되는 반도체 기판(1)을 포함한다. 본 발명은 세 개의 도전체와 세 개의 비아에 관하여 기술하지만 단 하나의 도전체와 하나의 비아에도 응용할 수 있다는 것을 유의해야 한다. 실제로, 반도체 디바이스는 그러한 도전체 및 비아를 다수 개 포함할 것이다. 하나의 요소로서 도시하였지만 실제로 반도체 기판(1)은, 예를 들어, 실리콘으로 이루어진 가령, 반도체 바디 상에 형성되는 다수의 층을 포함할 것이다. 단순화하기 위해, 자체 상에 이러한 층들이 형성되는 바디를 구비한 다수의 층을 하나의 층, 즉 반도체 기판(1)으로 복합적으로 도시한다. 기능적으로는 도전체(3, 4, 5)가 예를 들어, MOSFET(metal oxide semiconductor field effect transistor) 또는 TFT(thin film transistor)의 게이트, 바이폴라 또는 BICMOS 디바이스의 베이스 또는 에미터일 수도 있고, 또는, 예를 들어, 다중 레벨 상호접속 구조체의 금속층의 일부일 수도 있다. 도전체(3, 4, 5)는 베이스 금속 부(11)의 상부 상의 덮개 층(capping layer)(8)으로 이루어지는데, 덮개 층(8)은 도전체(3, 4, 5)의 상부 표면 부(6)를 제공한다. 본 예에서 베이스 금속 부(11)는 알루미늄을 포함한다. 그러나, 가령 구리 또는 텅스텐과 같은 다른 재료를 사용할 수도 있다. 본 예에서는 자체의 상부 상에 티타늄 질화물 층(10)을 갖는 티타늄 층(9)으로 이루어진 이중 층을 덮개 층(8)으로서 도포한다. 베이스 금속 부(11)를 패터닝하는 동안 반사 방지 코팅(anti-reflective coating)으로서 역할을 하기 위해 통상적으로 도포되는 덮개 층(8)은 도전체(3, 4, 5)의 선택적 부분이라는 것을 유의해야 한다. 티타늄 질화물 대신에 티타늄 텅스텐, 텅스텐 질화물 및 탄탈륨 질화물과 같이 또 다른 적절한 재료도 사용할 수 있다. 이와 달리, 덮개 층(8)은, 예를 들어, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물 또는 탄탈륨 질화물의 단일 층으로 이루어질 수도 있다. 이러한 상황에서는 베이스 금속 부분(11)과 덮개 층(8) 사이의 상호작용으로 인해 전기적 비아 저항에 나쁜 영향을 미치는 고저항성 재료가 형성되기 때문에 비아를 도전성 재료로 충진하기에 앞서 비아 내부의 덮개 층(8)을 제거하는 것이 유리하다.
통상의 공정에 따라 도전체(3, 4, 5)를 형성한다. 예를 들어, 알루미늄 층, 티타늄 층 및 티타늄 질화물 층으로 이루어지는 스택을 반도체 기판(1)의 표면(2) 상에 증착하고, 후속하여 층의 스택을 패터닝함으로써 도 1의 도전체(3, 4, 5)를 형성한다.
도전체(3, 4, 5)의 형성 후에는 도전체(3, 4, 5)의 상부 표면 부(6) 및 측벽 부(7)와 도전체(3, 4, 5)에 의해 덮이지 않는 반도체 기판(1)의 부분에 에칭 정지층(12)을 도포한다. 본 발명에 따르면, 예를 들어, 화학 기상 증착(CVD)에 의해 증착되는 에칭 정지층은 실리콘 탄화물로 이루어진다. 에칭 정지층(12)의 두께는 가령, 범위가 10 nm 내지 100 nm일 수 있다. 한편, 알루미늄 층, 티타늄 층, 티타늄 질화물 층 및 실리콘 탄화물 층으로 이루어지는 스택을 증착하고, 후속하여 패터닝할 수 있다. 이 경우는 실리콘 탄화물의 에칭 정지층(12)은 도전체(3, 4, 5)의 상부 표면 부(6)에만 존재하며, 도전체(3, 4, 5)의 측벽 부(7)는 에칭 정지층(12)으로 덮이지는 않을 것이다.
실리콘 탄화물로 이루어지는 에칭 정지층(12)을 증착한 후에는 에칭 정지층(12) 상에 유전성 층(13)을 증착한다(도 2). 유전성 층(13)은 실리콘 산화물로 이루어질 수 있다. 그러나, 유전체 층은 예를 들어, 수소 실세스퀴옥세인 (hydrogen silsesquioxane), 파릴렌(parylene), 플루오르화 폴리이미드 또는 미국 미시간주 미들랜드(Midland, Michigan, USA)에 있는 다우 케미컬(Dow Chemical)로부터 입수가능한 "SILKⓒ"와 같이 실리콘 산화물보다 낮은 유전 상수를 갖는 재료로 이루어지는 것이 유리하다. 가령, 스핀 코팅(spin coating)과 같은 통상의 증착 기술을 이용하여 그러한 유전성 재료를 증착할 수 있다.
증착 후에는 도전체(3, 4, 5) 위에 놓이는 비아(14, 15, 16)를 형성하도록 본 예에서는 수소 실세스퀴옥세인으로 이루어지는 유전성 층(13)을 패터닝한다. 형성되는 비아(14, 15, 16)의 영역 내에서 유전성 층(13)을 노출시키는 개구를 갖 는 레지스트 마스크(도시하지 않음)를 형성하기 위해 방사(radiation)에 선택적으로 노출되고 현상되는 포토레지스트 층(도시하지 않음)을 유전성 층(13) 상에 증착하는 통상의 포토리소그래피 기술을 이용하여 패터닝을 달성한다. 후속하여, 유전성 층(13)의 마스킹되지 않은 영역을 제거함으로써 비아(14, 15, 16)를 에칭한다.
마스킹되지 않은 비아 영역 내의 도전체(3, 4, 5) 위로부터 유전성 층(13) 모두를 제거할 때까지 비아(14, 15, 16)를 계속하여 에칭한다. 전형적으로 반도체 디바이스 전반에서 발생하는 바와 같이 유전성 층(13)의 두께가 다른 경우에는 소정의 비아를 에칭액에 오랫동안 노출시켜 오버에칭(over-etch)되도록 한다. 그러한 오버에칭 동안에는 도포되는 에칭액과 이러한 비아 내에서 노출되는 도전체의 재료 사이의 상호작용으로 인해 금속성 폴리머가 형성될 수 있다. 더욱이, 도전체(4)와 겹치는 비아(15)의 경우와 같이 비아가 약간 오정렬되는 경우에는, 오버에칭이 도전체(4)의 측벽 부(7) 중 적어도 하나를 따라 트렌치(17)를 형성할 것이다(도 2). 비착지된 비아(unlanded via)라고도 지칭되는 그러한 오정렬된 비아(misaligned via)는 도전체의 상부 표면 부분 상에 완전히 착지(landing)하지 못하고 도전체를 잠재적으로 벗어난다. 그러한 비착지된 비아의 경우에 오버 에칭이 심한 경우 트렌치(17)가 국부적으로 도전성 재료로도 구성될 수도 있는 반도체 기판(1)까지 이를 수 있다. 비아 에칭 동안의 그러한 반도체 기판(1)의 침식은 금속성 폴리머의 형성을 초래할 수도 있다. 그러나, 전술한 문제를 막기 위해서는 반도체(3, 4, 5)의 상부 표면 부(6) 및 측벽 부(7)와 도전체(3, 4, 5)에 의해 덮이지 않은 반도체 기판(1)의 부분 상에 존재하는 실리콘 탄화물 에칭 정지층(12)에 대해 비아 에칭을 선택적으로 수행한다. 그러므로, 오버에칭은 반도체 기판을 노출시키지도 않고 도전체(3, 4, 5)의 상부 표면 부든 측벽 부든 어떤 부분도 노출시키지 않는다. 따라서, 비아 에칭 동안 사용되는 에칭액과 도전체(3, 4, 5) 재료 또는 반도체 기판(1) 사이의 상호작용을 통해 금속성 폴리머가 형성되는 것을 막는다.
전술한 바와 같이 선택적으로 비아를 에칭하기 위해서는 실리콘 탄화물로 이루어진 에칭 정지층(12)보다 더 빠른 수소 실세스퀴옥세인으로 이루어진 본 예에서의 유전체 층(13)을 에칭하는 에칭액을 사용한다. 에칭 정지층(12) 상에서 정지하면서 비아(14, 15, 16)를 형성하는 데 사용될 수 있는 적절한 에칭액으로는, 예컨대, 플루오르 탄소 건식 에칭액(a fluorine carbon dry etch chemistry)이 있다. 이러한 방법으로, 실리콘 탄화물 에칭 정지층(12)을 비아(14, 15, 16) 내에서 노출시킨다.
도전체(3, 4, 5)와 접촉하기 위해서는 실리콘 탄화물 에칭 정지층(12)의 노출부를 비아(14, 15, 16) 내에서 제거할 필요가 있다(도 3). 비아(14, 15, 16) 내의 노출된 에칭 정지층(12)을 도전체의 상부 표면 부(6)로부터뿐만 아니라 비착지된 비아(15)가 그 위에 위치하는 도전체(4)의 측벽 부(7) 중 적어도 하나로부터 제거할 수 있다. 그러나, 실리콘 탄화물 에칭 정지층(12)을 도전체(3, 4, 5)의 상부 표면 부(6)로부터만 제거하는 것이 유리한데, 그 제거는 가령, 플루오르 탄소 건식 에칭액을 사용하여 이방적으로 수행하는 것이 좋다. 도 3에 도시되는 바와 같이 이방성 에칭은 도전체(3, 4, 5)의 상부 표면 부(6)로부터 에칭 정지층(12)의 노출 부를 제거하면서, 도전체(4)의 측벽 부(7) 중 적어도 하나를 따라 에칭 정지층(12)의 노출부만을 리세스한다. 약 10 nm 내지 100 nm일 수 있는 실리콘 탄화물 에칭 정지층(12)의 두께가 상대적으로 작고 반도체 디바이스를 따라 균일하기 때문에 도포되는 에칭액과 도전체(3, 4, 5)의 재료 사이에 심각한 상호작용을 일으키지 않고, 그에 따른 심각한 금속성 폴리머가 형성됨이 없이 매우 잘 제어된 방법으로 실리콘 탄화물 에칭 정지층(12)을 제거할 수가 있다.
본 예에서는 도전체(3, 4, 5)의 상부 표면 부(6)로부터 에칭 정지층(12)을 제거한 후에 비아(14, 15, 16) 내부의 공간에 자체 상에 티타늄 질화물 층(10)을 갖는 티타늄 층(9)으로 이루어지는 덮개 층(8)을 남긴다. 그러나, 덮개 층(8)이 가령, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 질화물 또는 탄탈륨 질화물 중 하나의 층으로 이루어지는 경우에는 베이스 금속 부분(11)과 덮개 층(8) 사이의 상호작용으로 인해 전기적 비아 저항에 나쁜 영향을 미치는 고저항성 재료를 형성하기 때문에 도전성 재료로 비아(14, 15, 16)를 충진하기 앞서 비아(14, 15, 16) 내부로부터 덮개 층을 제거하는 것이 유리하다.
다음 단계(도 4)에서는 예를 들어, 알루미늄, 구리 또는 텅스텐 층을 가령, 증착함으로써 비아(14, 15, 16)를 도전성 재료(18)로 충진한다. 도전성 재료의 층을 예를 들어, 알루미늄, 구리 또는 텅스텐과 같은 금속을 포함하는 층으로 이루어지는 이중 층으로서 접착층 및/또는 장벽층으로서 역할을 하는 층의 상부 상에 도포하는 것이 유리하다는 것을 유의해야 한다. 이러한 관점에서 티타늄을 접착층으로, 티타늄 질화물 또는 티타늄 텅스텐을 장벽층으로 도포할 수도 있다. 후속하여 더 큰 마스크를 사용하면서 도전성 재료의 증착된 층을 에칭할 수도 있다. 그러나, 본 예에서는 도 4에 나타난 바와 같이 유전성 층(13)을 노출시킬 때까지 도전성 재료의 증착된 층을 마스크 없이 제거할 수 있다. 예를 들어, 상업적으로 입수가능한 슬러리를 사용하여 가령, 화학 기계 연마(CMP)에 의해 마스크 없이도 도전성 재료를 제거할 수 있다.
본 발명은 전술한 실시예에 한정하는 것이 아니며, 당업자에게는 본 발명의 범주 내에서 많은 다양한 변형이 가능하다는 것이 명백할 것이다.
Claims (11)
- 반도체 디바이스를 제조하는 방법에 있어서,표면(2)에 도전체(3, 4, 5)가 제공되는 반도체 기판(1)을 마련하는 단계―상기 도전체(3, 4, 5)는 상부 표면 부(6) 및 측벽 부(7)를 구비하고, 그 중 적어도 상기 상부 표면 부(6)에는 실리콘 탄화물(silicon carbide)을 포함하는 에칭 정지층(12)이 제공되며, 상기 에칭 정지층(12)은 상기 반도체 기판(1)의 상기 표면(2)에 상기 도전체(3, 4, 5)를 제공한 후에 상기 도전체(3, 4, 5)의 상기 상부 표면 부(6) 및 상기 측벽 부(7)에 도포됨―와,유전성 층(13)을 도포하는 단계와,상기 도전체(3, 4, 5) 위의 상기 유전성 층(13) 내에 비아(14,15,16)를 에칭하되, 상기 에칭 정지층(12) 상에서 정지하여, 상기 에칭 정지층(12)의 노출부를 생성하는 단계와,상기 도전체(3, 4, 5)의 적어도 상기 상부 표면 부(6)로부터 상기 비아(14, 15, 16) 내의 상기 에칭 정지층(12)의 상기 노출부를 제거하는 단계와,상기 비아(14, 15, 16)를 도전성 재료(18)로 충진하는 단계를 포함하는반도체 디바이스 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 비아(15)를 에칭하되, 상기 비아(15)가 상기 도전체(4)와 오정렬되어, 상기 도전체(4)의 상기 상부 표면 부(6) 상에 완전히 착지(landing)하지 않도록 함으로써, 상기 도전체(4)의 상기 측벽 부(7)들 중 적어도 하나가 노출되도록 하는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 도전체(3, 4, 5)의 상기 상부 표면 부(6)에서의 상기 에칭 정지층의 상기 노출부가 상기 비아(14, 15, 16) 내부에서 제거되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 에칭 정지층(12)은 상기 도전체(3, 4, 5)의 상기 상부 표면 부(6) 및 상기 측벽 부(7) 뿐만 아니라, 상기 도전체(3, 4, 5)에 의해 덮이지 않은 상기 반도체 기판의 부분에도 도포되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서,알루미늄, 구리 및 텅스텐으로 이루어지는 그룹으로부터 선택되는 재료로 적어도 일부분이 이루어지는 상기 도전체(3, 4, 5)가 제공되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서,상기 도전체(3, 4, 5)의 상기 상부 표면 부(6)를 제공하는 덮개 층(capping layer)(8)을 포함하는 상기 도전체(3, 4, 5)가 제공되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 7 항에 있어서,상기 덮개 층(8)은 티타늄 질화물, 티타늄 텅스텐 및 탄탈륨 질화물을 포함하는 그룹으로부터 선택되는 재료로 이루어지는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서,상기 유전성 층(13)은 실리콘 산화물보다 낮은 유전 상수를 갖는 유전성 재료를 증착함으로써 도포되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 9 항에 있어서,상기 유전성 층(13)은 수소 실세스퀴옥세인(hydrogen silsesquioxane), 파릴렌(parylene) 및 플루오르화 폴리이미드(fluorinated polyimide)를 포함하는 그룹으로부터 선택되는 재료를 증착함으로써 도포되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서,상기 비아(14, 15, 16)는 알루미늄, 구리 및 텅스텐을 포함하는 그룹으로부터 선택되는 금속을 포함하는 도전성 층(18)을 증착함으로써 충진되는 것을 특징으로 하는반도체 디바이스 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00201166 | 2000-03-13 | ||
| EP00201166.6 | 2000-03-13 | ||
| EP00201928.9 | 2000-05-31 | ||
| EP00201928 | 2000-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020010650A KR20020010650A (ko) | 2002-02-04 |
| KR100772736B1 true KR100772736B1 (ko) | 2007-11-01 |
Family
ID=26072070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017014364A KR100772736B1 (ko) | 2000-03-13 | 2001-03-05 | 반도체 디바이스 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6939812B2 (ko) |
| EP (1) | EP1183724A1 (ko) |
| JP (1) | JP2003526944A (ko) |
| KR (1) | KR100772736B1 (ko) |
| TW (1) | TWI278034B (ko) |
| WO (1) | WO2001069672A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465761B1 (ko) * | 2002-06-17 | 2005-01-13 | 삼성전자주식회사 | 탄탈륨 질화막을 포함하는 반도체 배선 구조 및 그 형성방법 |
| JP2003324201A (ja) * | 2002-02-26 | 2003-11-14 | Hitachi Ltd | 薄膜トランジスタ及びそれを用いた表示装置 |
| US6833300B2 (en) * | 2003-01-24 | 2004-12-21 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| US7100216B2 (en) * | 2003-10-15 | 2006-09-05 | Impact Innovative Products, Llc | Garment with energy dissipating conformable padding |
| US7329953B2 (en) * | 2003-10-29 | 2008-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same |
| KR100514166B1 (ko) * | 2004-01-20 | 2005-09-13 | 삼성전자주식회사 | 상보형 반도체 소자 형성방법 |
| US7132299B2 (en) * | 2004-02-27 | 2006-11-07 | Micron Technology, Inc. | Method of forming a magnetic random access memory structure |
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7655973B2 (en) * | 2005-10-31 | 2010-02-02 | Micron Technology, Inc. | Recessed channel negative differential resistance-based memory cell |
| KR20090048178A (ko) * | 2007-11-09 | 2009-05-13 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR20100112669A (ko) * | 2009-04-10 | 2010-10-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| US9685368B2 (en) * | 2015-06-26 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure having an etch stop layer over conductive lines |
| US11189662B2 (en) | 2018-08-13 | 2021-11-30 | Micron Technology | Memory cell stack and via formation for a memory device |
| US11373695B2 (en) * | 2019-12-18 | 2022-06-28 | Micron Technology, Inc. | Memory accessing with auto-precharge |
| US11430950B2 (en) | 2020-03-27 | 2022-08-30 | Micron Technology, Inc. | Low resistance via contacts in a memory device |
| CN112909022B (zh) * | 2021-01-28 | 2022-09-09 | Tcl华星光电技术有限公司 | 阵列基板、其制造方法和显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250594A (ja) * | 1995-02-02 | 1996-09-27 | Dow Corning Corp | 炭化ケイ素の金属拡散障壁層 |
| JPH10321838A (ja) * | 1997-05-16 | 1998-12-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451543A (en) * | 1994-04-25 | 1995-09-19 | Motorola, Inc. | Straight sidewall profile contact opening to underlying interconnect and method for making the same |
| US5641712A (en) * | 1995-08-07 | 1997-06-24 | Motorola, Inc. | Method and structure for reducing capacitance between interconnect lines |
| TW308719B (ko) * | 1995-10-23 | 1997-06-21 | Dow Corning | |
| US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| US6190966B1 (en) * | 1997-03-25 | 2001-02-20 | Vantis Corporation | Process for fabricating semiconductor memory device with high data retention including silicon nitride etch stop layer formed at high temperature with low hydrogen ion concentration |
| US6303523B2 (en) * | 1998-02-11 | 2001-10-16 | Applied Materials, Inc. | Plasma processes for depositing low dielectric constant films |
| US20030089992A1 (en) * | 1998-10-01 | 2003-05-15 | Sudha Rathi | Silicon carbide deposition for use as a barrier layer and an etch stop |
| US6713346B2 (en) * | 1999-03-01 | 2004-03-30 | Micron Technology, Inc. | Methods of forming a line of flash memory cells |
| US6821571B2 (en) * | 1999-06-18 | 2004-11-23 | Applied Materials Inc. | Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers |
| US6593632B1 (en) * | 1999-08-17 | 2003-07-15 | Advanced Micro Devices, Inc. | Interconnect methodology employing a low dielectric constant etch stop layer |
| US6413854B1 (en) * | 1999-08-24 | 2002-07-02 | International Business Machines Corp. | Method to build multi level structure |
| US6159845A (en) * | 1999-09-11 | 2000-12-12 | United Microelectronics Corp. | Method for manufacturing dielectric layer |
| US6348379B1 (en) * | 2000-02-11 | 2002-02-19 | Advanced Micro Devices, Inc. | Method of forming self-aligned contacts using consumable spacers |
| US6426249B1 (en) * | 2000-03-16 | 2002-07-30 | International Business Machines Corporation | Buried metal dual damascene plate capacitor |
| US6362094B1 (en) * | 2000-08-16 | 2002-03-26 | Agere Systems Guardian Corp. | Hydrogenated silicon carbide as a liner for self-aligning contact vias |
-
2001
- 2001-03-05 WO PCT/EP2001/002431 patent/WO2001069672A1/en active Application Filing
- 2001-03-05 JP JP2001567035A patent/JP2003526944A/ja not_active Withdrawn
- 2001-03-05 EP EP01907577A patent/EP1183724A1/en not_active Ceased
- 2001-03-05 KR KR1020017014364A patent/KR100772736B1/ko not_active IP Right Cessation
- 2001-03-12 US US09/804,004 patent/US6939812B2/en not_active Expired - Lifetime
- 2001-03-28 TW TW090107398A patent/TWI278034B/zh not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250594A (ja) * | 1995-02-02 | 1996-09-27 | Dow Corning Corp | 炭化ケイ素の金属拡散障壁層 |
| JPH10321838A (ja) * | 1997-05-16 | 1998-12-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Non-Patent Citations (2)
| Title |
|---|
| 일본공개특허 평08-250594호 |
| 일본공개특허 평10-321838호 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010046784A1 (en) | 2001-11-29 |
| KR20020010650A (ko) | 2002-02-04 |
| EP1183724A1 (en) | 2002-03-06 |
| JP2003526944A (ja) | 2003-09-09 |
| TWI278034B (en) | 2007-04-01 |
| WO2001069672A1 (en) | 2001-09-20 |
| US6939812B2 (en) | 2005-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100772736B1 (ko) | 반도체 디바이스 제조 방법 | |
| US6309801B1 (en) | Method of manufacturing an electronic device comprising two layers of organic-containing material | |
| US6562732B2 (en) | Method of manufacturing a semiconductor device | |
| US5880018A (en) | Method for manufacturing a low dielectric constant inter-level integrated circuit structure | |
| US6309955B1 (en) | Method for using a CVD organic barc as a hard mask during via etch | |
| US5155064A (en) | Fabrication method of a semiconductor device having a planarized surface | |
| CN110880476A (zh) | 互连结构及其制作方法、半导体器件 | |
| US6645864B1 (en) | Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning | |
| US20050140012A1 (en) | Method for forming copper wiring of semiconductor device | |
| US6440861B1 (en) | Method of forming dual damascene structure | |
| US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
| US6528428B1 (en) | Method of forming dual damascene structure | |
| US7205225B2 (en) | Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method | |
| KR100909174B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| US20010029091A1 (en) | Method for manufacturing an electronic device comprising an organic- containing material | |
| US7326632B2 (en) | Method for fabricating metal wirings of semiconductor device | |
| KR20050046428A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법 | |
| KR100866122B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성방법 | |
| JPH11354638A (ja) | 配線形成方法及び配線構造 | |
| KR20070064965A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| TW202029367A (zh) | 半導體裝置的製造方法 | |
| JP2002050688A (ja) | 半導体装置およびその製造方法 | |
| KR20030092531A (ko) | 반도체 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20101020 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |