JP5151370B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5151370B2 JP5151370B2 JP2007256366A JP2007256366A JP5151370B2 JP 5151370 B2 JP5151370 B2 JP 5151370B2 JP 2007256366 A JP2007256366 A JP 2007256366A JP 2007256366 A JP2007256366 A JP 2007256366A JP 5151370 B2 JP5151370 B2 JP 5151370B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- write
- word line
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
また、図2は図1のメモリセルの等価回路図である。
p型ベース34上にはゲート絶縁膜36を介してゲート電極37が形成されている。
このサイリスタ素子3は、npn型とpnp型のバイポーラトランジスタの組み合わせになっており、ベースとコレクタを共用し、npn型のベース上にいわゆるMIS型のゲート電極37が形成されている。
また、サイリスタ素子3のゲート電極37はワードラインTWLに接続され、アクセストランジスタ4のゲート電極45がワードラインSWLに接続される。
このとき、図3(B)に示すように、サイリスタ電流Itとアクセストランジスタ電流Iaの釣り合う安定点は2状態のみであり、この安定2状態のどちらかをデータの“0”,“1”に割り当てることでデータ記憶(保持)する。
このとき、図4(B)に示すように、保持状態での安定点を維持したまま、安定点によって電流値が変わるため、この電流値を読み出すことでデータの読み出し操作が可能になる。
この電位状態では、図5(B)に示すように、安定状態が1つのみ(セル電流大の状態)となるため、データ“1”の書き込みが可能である。
この電位状態では、図6(B)に示すように、安定状態が1つのみ(セル電流小の状態)となるため、データ“0”の書き込みが可能である。
図4(A),(B)に示したとおり、読み出し動作時には、ビットラインBLを0Vにリセットしてからセル(Cell)電流を読み出すが、セル電流読み出しをビットラインBLを介して行う場合、セル電流が大きいとき(データ“1”)はビットラインBLの電位が上昇し、セル電流が小さいとき(データ“0”)はビットラインBLの電位をほぼ0Vのままとなる。このように、ビットラインBLの電流を電圧に変換して読み出す必要がある。
この場合、図7に示すようにビットラインBLの電位の上昇に伴い、セル安定点も遷移する。ビットラインBLの電位が高くなりすぎるとセル電流大(データ“1”)側の安定点が無くなり、データを破壊してしまうおそれがある。
ライト動作時に、上記アクセストランジスタに接続されるビットラインをライトデータに応じた電圧にドライブするライトドライバと、を含む制御部を有する。
図8は、本発明の第1の実施形態に係る半導体装置の全体構成を示すブロック図である。
そして、ワードラインデコーダ140、リードコントロール部150、ライトコントロール部160、Y制御部(カラム制御部)170等により本発明の制御部が構成される。
サイリスタRAMセル111は、バルク型半導体基板の半導体層にpnpn構造が形成されたゲート付きサイリスタ素子112と、半導体基板の半導体層に形成されてサイリスタ素子112の一端であるストレージノード(Storage Node)SNに接続されたアクセストランジスタ113,114,115と、を有している。
本実施形態のサイリスタRAMセル111は、3ポート(Port)RAMとして構成されている。
サイリスタRAMセル111のデバイス構造として、たとえば図1に示すような構造を採用することができる。ただし、このデバイス構造に限定されず、各種構造を採用することが可能である。
また、メモリアレイ部110においては、サイリスタRAMセル111の列配列にそれぞれ対応した、各列に、第1のビットラインBLa<0>〜BLa<n>、第2のビットラインBLb<0>〜BLb<n>、および第3のビットラインBLc<0>〜BLc<n>が、第1および第2のワードラインと直交するように配線されている。
同様に、同一行に配置されたサイリスタRAMセル111のアクセストランジスタ113のゲート電極113aは、対応する行に配線された第2のワードラインSWLa<0>〜SWLa<m>に共通に接続されている。
同一行に配置されたサイリスタRAMセル111のアクセストランジスタ114のゲート電極114aは、対応する行に配線された第2のワードラインSWLb<0>〜SWLb<m>に共通に接続されている。
同一行に配置されたサイリスタRAMセル111のアクセストランジスタ115のゲート電極115aは、対応する行に配線された第2のワードラインSWLc<0>〜SWLc<m>に共通に接続されている。
同様に、同一列に配置されたサイリスタRAMセル111のアクセストランジスタ114の一方の拡散層(一方のソース・ドレイン領域)が、対応する列に配線された第2のビットラインBLb<0>〜BLb<n>に共通に接続されている。
同様に、同一列に配置されたサイリスタRAMセル111のアクセストランジスタ115の一方の拡散層(一方のソース・ドレイン領域)が、対応する列に配線された第3のビットラインBLc<0>〜BLc<n>に共通に接続されている。
図9のXアドレスデコーダ120は、基本的な構成として2アドレスX0,X1の入力に対応した構成を有している。
NAND回路NA121,NA123の第1入力、並びに、インバータIV121、IV123の入力がXアドレスX0の入力ラインに接続されている。
NAND回路NA121の第2入力、NAND回路NA122の第2入力、並びに、インバータIV122,IV124の入力がXアドレスX1の入力ラインに接続されている。そして、インバータIV121の出力がNAND回路NA122の第1入力に接続され、インバータIV122の出力がNAND回路NA123の第2入力に接続され、インバータIV123の出力がNAND回路NA124の第1入力に接続され、インバータIV124の出力がNAND回路NA124の第2入力に接続されている。
NAND回路NA121の出力がノット回路NOT121の入力に接続され、NAND回路NA122の出力がノット回路NOT122の入力に接続され、NAND回路NA123の出力がノット回路NOT123の入力に接続され、NAND回路NA124の出力がノット回路NOT124の入力に接続されている。
Xアドレス(X1,X0)が(0,1)の場合、ノット回路NOT123からXセレクト信号X SEL2がアクティブのハイレベルで出力される。
Xアドレス(X1,X0)が(1,0)の場合、ノット回路NOT122からXセレクト信号X SEL1がアクティブのハイレベルで出力される。
Xアドレス(X1,X0)が(1,1)の場合、ノット回路NOT121からXセレクト信号X SEL0がアクティブのハイレベルで出力される。
図10のYアドレスデコーダ130は、基本的な構成として2アドレスY0,Y1の入力に対応した構成を有している。
NAND回路NA131,NA133の第1入力、並びに、インバータIV131、IV133の入力がYアドレスY0の入力ラインに接続されている。
NAND回路NA131の第2入力、NAND回路NA132の第2入力、並びに、インバータIV132,IV134の入力がYアドレスY1の入力ラインに接続されている。そして、インバータIV131の出力がNAND回路NA132の第1入力に接続され、インバータIV132の出力がNAND回路NA133の第2入力に接続され、インバータIV133の出力がNAND回路NA134の第1入力に接続され、インバータIV134の出力がNAND回路NA134の第2入力に接続されている。
NAND回路NA131の出力がノット回路NOT131の入力に接続され、NAND回路NA132の出力がノット回路NOT132の入力に接続され、NAND回路NA133の出力がノット回路NOT133の入力に接続され、NAND回路NA134の出力がノット回路NOT134の入力に接続されている。
Yアドレス(Y1,Y0)が(0,1)の場合、ノット回路NOT123からYセレクト信号Y SEL2が活性化されたアクティブのハイレベルで出力される。
Yアドレス(Y1,Y0)が(1,0)の場合、ノット回路NOT122からYセレクト信号Y SEL1が活性化されたアクティブのハイレベルで出力される。
Yアドレス(Y1,Y0)が(1,1)の場合、ノット回路NOT121からYセレクト信号Y SEL0が活性化されたアクティブのハイレベルで出力される。
NAND回路NA132YにはYアドレスデコーダ131で生成されたYセレクト信号Y SELR B0、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RBが入力され、その否定的論理積の結果がノット回路NOT132Yを介してYスイッチ信号YSW RB0が活性化され出力される。
NAND回路NA133YにはYアドレスデコーダ131で生成されたYセレクト信号Y SELR C0、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RCが入力され、その否定的論理積の結果がノット回路NOT133Yを介してYスイッチ信号YSW RC0が活性化され出力される。
NAND回路NA135YにはYアドレスデコーダ131で生成されたYセレクト信号Y SELR B1、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RBが入力され、その否定的論理積の結果がノット回路NOT135Yを介してYスイッチ信号YSW RB1が活性化され出力される。
NAND回路NA136YにはYアドレスデコーダ131で生成されたYセレクト信号Y SELR C1、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RCが入力され、その否定的論理積の結果がノット回路NOT136Yを介してYスイッチ信号YSW RC1が活性化され出力される。
なお、読み出し動作時は第2のワードラインイネーブル信号SWLEが活性化され、書き込み動作時は第1のワードラインイネーブル信号TWLEおよび第2のワードラインイネーブル信号SWLEが共に活性化される。
NAND回路NA142にはXアドレスデコーダ120で生成されたXセレクト信号X SELR A0、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Aが入力され、その否定的論理積の結果がノット回路NOT142を介した駆動信号SWL A0によりXアドレスにより指定された行の第2のワードラインSWLa<0>が駆動される。
NAND回路NA143にはXアドレスデコーダ120で生成されたXセレクト信号X SELR B0、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Bが入力され、その否定的論理積の結果がノット回路NOT143を介した駆動信号SWL B0によりXアドレスにより指定された行の第2のワードラインSWLb<0>が駆動される。
NAND回路NA144にはXアドレスデコーダ120で生成されたXセレクト信号X SELR C0、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Cが入力され、その否定的論理積の結果がノット回路NOT144を介した駆動信号SWL C0によりXアドレスにより指定された行の第2のワードラインSWLc<0>が駆動される。
NAND回路NA146にはXアドレスデコーダ120で生成されたXセレクト信号X SELR A1、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Aが入力され、その否定的論理積の結果がノット回路NOT146を介した駆動信号SWL A1によりXアドレスにより指定された行の第2のワードラインSWLa<1>が駆動される。
NAND回路NA147にはXアドレスデコーダ120で生成されたXセレクト信号X SELR B1、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Bが入力され、その否定的論理積の結果がノット回路NOT147を介した駆動信号SWL B1によりXアドレスにより指定された行の第2のワードラインSWLb<1>が駆動される。
NAND回路NA148にはXアドレスデコーダ120で生成されたXセレクト信号X SELR C1、およびリードコントロール部150またはライトコントロール部160による第2のワードラインイネーブル信号RWLE Cが入力され、その否定的論理積の結果がノット回路NOT148を介した駆動信号SWL C1によりXアドレスにより指定された行の第2のワードラインSWLc<1>が駆動される。
リードコントロール部150は、読み出しモードであると判定すると、第2のワードラインイネーブル信号SWLE(SWLE A,SWLE B,SWLE C)をアクティブのハイレベルでワードラインデコーダ140に出力し、読み出し期間において、リードプリチャージ信号PRER(PRER A,PRER B,PRER C)をハイレベルからローレベルに切り替え、ライトプリチャージ信号PREWをハイレベルで、リードデータイネーブル信号(読み出し活性化信号)RDE(RDE A,RDE B,RDE C)をハイレベルで、ライトデータイネーブル信号(書き込み活性化信号)WDE(WDE A,WDE B,WDE C)をローレベルで、Yスイッチイネーブル信号YSWE(YSWE RA,YSWE RB,YSWE RC)をハイレベルに設定してY制御部170に出力する。
ライトコントロール部160は、書き込みモードであると判定すると、第1のワードラインイネーブル信号TWLEおよび第2のワードラインイネーブル信号SWLE(SWLE A,SWLE B,SWLE C)をアクティブのハイレベルでワードラインデコーダ140に出力し、書き込み期間において、ライトプリチャージ信号PREWをハイレベルからローレベルに切り替え、リードプリチャージ信号PRER(PRER A,PRER B,PRER C)をローレベルで、ライトデータイネーブル信号WDEをハイレベルで、リードデータイネーブル信号RDE(RDE A,RDE B,RDE C)をローレベルで、Yスイッチイネーブル信号YSWE(YSWE RA,YSWE RB,YSWE RC)をハイレベルに設定してY制御部170に出力する。
図13は、本実施形態に係るY制御部の一構成例を示す回路図である。
NMOSトランジスタNT11−0〜NT11−nのソース、ドレインはそれぞれ接地電位GNDと対応する第1のビットラインBLa0〜BLanに接続され、ゲートがプリチャージ信号PREaの供給ラインLPREaに共通に接続されている。
NMOSトランジスタNT12−0〜NT12−nのソース、ドレインはそれぞれ接地電位GNDと対応する第2のビットラインBLb0〜BLbnに接続され、ゲートがプリチャージ信号PREbの供給ラインLPREbに共通に接続されている。
NMOSトランジスタNT13−0〜NT13−nのソース、ドレインはそれぞれ接地電位GNDと対応する第3のビットラインBLc0〜BLcnに接続され、ゲートがプリチャージ信号PREcの供給ラインLPREcに共通に接続されている。
なお、Y転送ゲートスイッチはNMOSトランジスタとPMOSトランジスタのソースドレイン同士を接続して構成されている。
各ライトドライバWDRVa1〜WDRVanは共通の構成を有し、ライトデータイネーブル信号WDE Aをトリガとするクロックドインバータとして構成されている。
ライトドライバWDRVaは、PMOSトランジスタPT21a,PT22a、NMOSトランジスタNT21a,NT22a、およびインバータIV21aを有する。
PMOSトランジスタPT21aのソースが電源電圧VDDの供給ラインに接続され、ドレインがPMOSトランジスタPT22aのソースに接続され、PMOSトランジスタPT22aのドレインがNMOSトランジスタNT22aのドレインに接続され、NMOSトランジスタNT22aのソースがNMOSトランジスタNT21aのドレインに接続され、NMOSトランジスタNT21aのソースが接地されている。インバータIV21aの入力端子がライトデータイネーブル信号WDE Aの供給ラインに接続されている。
そして、各ライトドライバWDRVa1〜WDRVanのPMOSトランジスタPT21aのゲートがインバータIV21aの出力に共通に接続され、NMOSトランジスタNT21aのゲートがライトデータイネーブル信号WDE Aの供給ラインに共通に接続されている。
各ライトドライバWDRVa1〜WDRVanのPMOSトランジスタPT22aおよびNMOSトランジスタNT22aのゲートが入力データDINa<0>〜DINa<n>の入力ラインに接続されている。
各ライトドライバWDRVb1〜WDRVbnは共通の構成を有し、ライトデータイネーブル信号WDE Bをトリガとするクロックドインバータとして構成されている。
ライトドライバWDRVbは、PMOSトランジスタPT21b,PT22b、NMOSトランジスタNT21b,NT22b、およびインバータIV21bを有する。
PMOSトランジスタPT21bのソースが電源電圧VDDの供給ラインに接続され、ドレインがPMOSトランジスタPT22bのソースに接続され、PMOSトランジスタPT22bのドレインがNMOSトランジスタNT22bのドレインに接続され、NMOSトランジスタNT22bのソースがNMOSトランジスタNT21bのドレインに接続され、NMOSトランジスタNT21bのソースが接地されている。インバータIV21bの入力端子がライトデータイネーブル信号WDE Bの供給ラインに接続されている。
そして、各ライトドライバWDRVb1〜WDRVbnのPMOSトランジスタPT21bのゲートがインバータIV21bの出力に共通に接続され、NMOSトランジスタNT21bのゲートがライトデータイネーブル信号WDE Bの供給ラインに共通に接続されている。
各ライトドライバWDRVb1〜WDRVbnのPMOSトランジスタPT22bおよびNMOSトランジスタNT22bのゲートが入力データDINb<0>〜DINb<n>の入力ラインに接続されている。
各ライトドライバWDRVc1〜WDRVcnは共通の構成を有し、ライトデータイネーブル信号WDE Cをトリガとするクロックドインバータとして構成されている。
ライトドライバWDRVcは、PMOSトランジスタPT21c,PT22c、NMOSトランジスタNT21c,NT22c、およびインバータIV21cを有する。
PMOSトランジスタPT21cのソースが電源電圧VDDの供給ラインに接続され、ドレインがPMOSトランジスタPT22cのソースに接続され、PMOSトランジスタPT22cのドレインがNMOSトランジスタNT22cのドレインに接続され、NMOSトランジスタNT22cのソースがNMOSトランジスタNT21cのドレインに接続され、NMOSトランジスタNT21cのソースが接地されている。インバータIV21cの入力端子がライトデータイネーブル信号WDE Cの供給ラインに接続されている。
そして、各ライトドライバWDRVc1〜WDRVcnのPMOSトランジスタPT21cのゲートがインバータIV21cの出力に共通に接続され、NMOSトランジスタNT21cのゲートがライトデータイネーブル信号WDE Cの供給ラインに共通に接続されている。
各ライトドライバWDRVc1〜WDRVcnのPMOSトランジスタPT22cおよびNMOSトランジスタNT22cのゲートが入力データDINc<0>〜DINc<n>の入力ラインに接続されている。
各センスアンプSAa0〜SAanは共通の構成を有し、それぞれ、負帰還アンプAMP31a、転送ゲートTMG31a、NMOSトランジスタNT31a,NT32a、およびインバータIV31aを有する。
そして、転送ゲートTMG31aのNMOSトランジスタのゲートがリードデータイネーブル信号RDE Aの供給ラインに接続され、PMOSトランジスタのゲートがインバータIV31aを介してリードデータイネーブル信号RDE Aの供給ラインに接続されている。
転送ゲートTMG31aはリードデータイネーブル信号RDE Aがアクティブのハイレベルで供給されるとオン状態(導通状態)となる。
そして、アンプAMP31aの反転入力端子(−)が参照電圧VREFSAの供給ラインに接続されている。
NMOSトランジスタNT32aは、他方のソースドレインが接地電位GNDに接続され、リードイネーブル信号RDE Aの反転信号/RDE Aの供給ラインに接続されている。
各センスアンプSAb0〜SAbnは共通の構成を有し、それぞれ、負帰還アンプAMP31b、転送ゲートTMG31b、NMOSトランジスタNT31b,NT32b、およびインバータIV31bを有する。
そして、転送ゲートTMG31bのNMOSトランジスタのゲートがリードデータイネーブル信号RDE Bの供給ラインに接続され、PMOSトランジスタのゲートがインバータIV31bを介してリードデータイネーブル信号RDE Bの供給ラインに接続されている。
転送ゲートTMG31bはリードデータイネーブル信号RDE Bがアクティブのハイレベルで供給されるとオン状態(導通状態)となる。
そして、アンプAMP31bの反転入力端子(−)が参照電圧VREFSAの供給ラインに接続されている。
NMOSトランジスタNT32bは、他方のソースドレインが接地電位GNDに接続され、リードイネーブル信号RDE Bの反転信号/RDE Bの供給ラインに接続されている。
各センスアンプSAc0〜SAcnは共通の構成を有し、それぞれ、負帰還アンプAMP31c、転送ゲートTMG31c、NMOSトランジスタNT31c,NT32c、およびインバータIV31cを有する。
そして、転送ゲートTMG31cのNMOSトランジスタのゲートがリードデータイネーブル信号RDE Cの供給ラインに接続され、PMOSトランジスタのゲートがインバータIV31cを介してリードデータイネーブル信号RDE Cの供給ラインに接続されている。
転送ゲートTMG31cはリードデータイネーブル信号RDE Cがアクティブのハイレベルで供給されるとオン状態(導通状態)となる。
そして、アンプAMP31cの反転入力端子(−)が参照電圧VREFSAの供給ラインに接続されている。
NMOSトランジスタNT32cは、他方のソースドレインが接地電位GNDに接続され、リードイネーブル信号RDE Cの反転信号/RDE Cの供給ラインに接続されている。
図14は、第2のワードラインSWLa<0>上セルで1データ読み出し(セル電流大)時の動作波形図を示す図である。
このとき、リードデータイネーブル信号(読み出し活性化信号)RDE A,RDE B,RDE C、ライトデータイネーブル信号(書き込み活性化信号)WDE A,WDE B,WDE C、第2のワードラインSWLa,SWLb,SWLc、第1のワードラインTWL、Yスイッチ信号YSWa,YSWb,YSWcは接地電位GNDにリセットされている。
また、プリチャージ信号PREaがハイレベル(電源電圧レベル)からローレベル(接地電位レベル)に立ち下がることで、ビットラインBLa<0>は接地電位GNDからフローティング状態となる。
また、所望のYスイッチ信号YSWa<0>とリードデータイネーブル信号RDE Aがハイレベルに立ち上がることで転送ゲートTMG31がオンし、センスアンプSAとビットラインBLa0が第1のデータ転送ラインDTLa0を介して接続される。
ハイデータ(1データ)読み出し動作時はセル電流が大なので、ビットラインBLa0がセルによって接地電位GNDからチャージされていく。ここで、ビットラインBLa0の電位が参照電圧VREFSAよりも高くなるとセンスアンプSAが1判定をして出力SAOUTがハイレベルとなる。
図16は、第2のワードラインSWLa<0>上セルで1データ読み出し(セル電流大)時および第2のワードラインSWLb<0>上セルで1データ書き込み(セル電流大)時の動作波形図を示す図である。
この場合の読み出し動作は、図14に関連付けて説明した動作と同様に行われることから、ここでは、ワードラインSWLb<0>上セルで1データ書き込み(セル電流大)時の動作について説明する。
このとき、リードデータイネーブル信号(読み出し活性化信号)RDE A,RDE B,RDE C、ライトデータイネーブル信号(書き込み活性化信号)WDE A,WDE B,WDE C、第2のワードラインSWLa,SWLb,SWLc、第1のワードラインTWL、Yスイッチ信号YSWa,YSWb,YSWcは接地電位GNDにリセットされている。
また、所望のYスイッチ信号YSWb<0>とライトデータイネーブル信号WDE Bがローレベルからハイレベルに立ち上がることで、Y転送ゲートスイッチTMGb0がオンし、所望のライトドライバWDRVb1とビットラインBLb0が第2のデータ転送ラインDTLb1を介して接続される。
ライトドライバWDRVb1によってビットラインBLb0が0Vにドライブされた状態で、第2のワードラインSWLb<0>、第1のワードラインTWL<0>がハイレベルに活性化されと、図5に示したように安定点がセル電流大側に遷移し、ハイデータ(1データ)の書き込み動作が完了する。
この例のサイリスタRAMセルは、アクセストランジスタ113,114の2つと1つのサイリスタ素子により1RW1RWのメモリ素子として構成される。
アクセストランジスタ113は基本的に図8や図17の構成と同様の機能を有することから同一符号を付している。
リード用アクセストランジスタ116,117は、接地電位GNDとリードビットラインRBLとの間に直列に接続されている。アクセストランジスタ116のソースが接地電位GNDに接続され、アクセストランジスタ117のドレインがビットラインRBLに接続されている。
そして、リード用アクセストランジスタ116のゲートがストレージノードSNに接続され、アクセストランジスタ117のゲートがワードラインRWLに接続されて、1RW(Read/Write) 1R(Read)マルチポート構成が実現されている。
なお、ゲインするMOSはPMOSでも構成可能である。また、リード用アクセストランジスタのソース電位は接地電位GNDレベルとしているが、その他任意の電圧に設定することも可能である。
特にPMOSでストレージノードSNの電位をゲートで受ける場合はソース電位は電源電圧VDDになる。
本構成の効果は、図8や図17のサイリスタRAMセルに対してビットラインRBL電位によるリードディスターブ(Read Disturb)の影響を増加させること無くマルチポート化が可能な点である。ビットラインBLに接続されるポートから読み出す場合は、図8や図17のアレイと同様にリードディスターブの影響があるが、同一アドレス(メモリセル)に対して複数のポートから読み出すケースでは、RBL電位によるディスターブは受けなくなるため、同一のメモリセルへのディスターブは、図8や図17のアレイに比べて軽減されることになる。
この場合のサイリスタRAMセル111Bは、図19および図20のサイリスタRAMセル111Aの構成にさらにアクセストランジスタ118,119とビットラインRBLを増やした構成となっている。
サイリスタRAMセル111Bはアクセストランジスタ116,117が接続されるビットラインRBL A0とアクセストランジスタ118,119が接続されるビットラインRBL B0とを有する。
機能的には上述した説明と同様である。
本構成の効果は、ワードラインTWLとワードラインSWLをマージ(Marge)することによるセルサイズの減少と、ワードラインTWLとSWL駆動ドライバを1つにマージ(WWL)することによるワードデコーダサイズを減少することが可能となることである。
図28は、本発明の第2の実施形態に係る半導体装置の全体構成を示すブロック図である。
そして、ワードラインデコーダ140A、リードコントロール部150A、ライトコントロール部160A、Y制御部(カラム制御部)170A等により本発明の制御部が構成される。
サイリスタRAMセル111は、バルク型半導体基板の半導体層にpnpn構造が形成されたゲート付きサイリスタ素子112と、半導体基板の半導体層に形成されてサイリスタ素子112の一端であるストレージノード(Storage Node)SNに接続されたアクセストランジスタ113,116,117,118,119と、を有している。
本実施形態のサイリスタRAMセル111は、1W2RRAMとして構成されている。
また、メモリアレイ部110においては、サイリスタRAMセル111の列配列にそれぞれ対応した、各列に、ライトビットラインWBL<0>〜WBL<n>、リードビットラインRBL A<0>〜RBL A<n>、および第リードビットラインRBL B<0>〜RBL B<n>が、第1および第2のワードラインと直交するように配線されている。
同様に、同一行に配置されたサイリスタRAMセル111のアクセストランジスタ117のゲート電極は、対応する行に配線された第2のワードラインRWL A<0>〜RWL A<m>に共通に接続されている。
同一行に配置されたサイリスタRAMセル111のアクセストランジスタ119のゲート電極は、対応する行に配線された第2のワードラインRWL B<0>〜RWL B<m>に共通に接続されている。
同様に、同一列に配置されたサイリスタRAMセル111のアクセストランジスタ116の一方の拡散層(一方のソース・ドレイン領域)が、対応する列に配線されたリードビットラインRBL A<0>〜RBL A<n>に共通に接続されている。
同様に、同一列に配置されたサイリスタRAMセル111のアクセストランジスタ119の一方の拡散層(一方のソース・ドレイン領域)が、対応する列に配線されたリードビットラインRBL B<0>〜RBL B<n>に共通に接続されている。
そして、アクセストランジスタ116および118のゲートがストレージノードSNに接続されている。
このXアドレスデコーダ120Aの構成は図9と同様である。
このYアドレスデコーダ130Aの基本的な構成は図10と同様である。
NAND回路NA132AにはYアドレスデコーダ131Aで生成されたYセレクト信号Y SELR A0、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RAが入力され、その否定的論理積の結果がノット回路NOT132Aを介してYスイッチ信号YSW RA0が活性化され出力される。
NAND回路NA133AにはYアドレスデコーダ131Aで生成されたYセレクト信号Y SELR B0、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RBが入力され、その否定的論理積の結果がノット回路NOT133Aを介してYスイッチ信号YSW RB0が活性化され出力される。
NAND回路NA135AにはYアドレスデコーダ131Aで生成されたYセレクト信号Y SELR A1、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RAが入力され、その否定的論理積の結果がノット回路NOT135Aを介してYスイッチ信号YSW RA1が活性化され出力される。
NAND回路NA136AにはYアドレスデコーダ131Aで生成されたYセレクト信号Y SELR B1、およびリードコントロール部150またはライトコントロール部160によるYスイッチイネーブル信号YSWE RBが入力され、その否定的論理積の結果がノット回路NOT136Aを介してYスイッチ信号YSW RB1が活性化され出力される。
なお、読み出し動作時は第2のワードラインイネーブル信号RWLEが活性化され、書き込み動作時は第1のワードラインイネーブル信号TWLEおよび第2のワードラインイネーブル信号RWLEが共に活性化される。
ワードラインデコーダ140Aの構成は基本的に図12の構成と同様である。第2のワードラインが2本であることから、NAND回路NA144,148、ノット回路NOT144、148が不要となる。
リードコントロール部150Aは、読み出しモードであると判定すると、第2のワードラインイネーブル信号RWLE(RWLE A,RWLE B)をアクティブのハイレベルでワードラインデコーダ140Aに出力し、読み出し期間において、リードプリチャージ信号PRER(PRER A,PRER B)をハイレベルからローレベルに切り替え、ライトプリチャージ信号PREWをハイレベルで、リードデータイネーブル信号(読み出し活性化信号)RDE(RDE A,RDE B)をハイレベルで、ライトデータイネーブル信号(書き込み活性化信号)WDEをローレベルで、Yスイッチイネーブル信号YSWE(YSWE W,YSWE RA,YSWE RB)をハイレベルに設定してY制御部170に出力する。
ライトコントロール部160Aは、書き込みモードであると判定すると、第1のワードラインイネーブル信号TWLEおよび第2のワードラインイネーブル信号RWLE(RWLE A,RWLE B)をアクティブのハイレベルでワードラインデコーダ140Aに出力し、書き込み期間において、ライトプリチャージ信号PREWをハイレベルからローレベルに切り替え、リードプリチャージ信号PRER(PRER A,PRER B)をローレベルで、ライトデータイネーブル信号WDEをハイレベルで、リードデータイネーブル信号RDE(RDE A,RDE B)をローレベルで、Yスイッチイネーブル信号YSWE(YSWE W,YSWE RA,YSWE RB)をハイレベルに設定してY制御部170Aに出力する。
図30は、本第2の実施形態に係るY制御部の一構成例を示す回路図である。
NMOSトランジスタNT11A−0〜NT11A−nのソース、ドレインはそれぞれ接地電位GNDと対応するライトビットラインWBL0〜WBLnに接続され、ゲートがライトプリチャージ信号PREWの供給ラインLPREWに共通に接続されている。
NMOSトランジスタNT12A−0〜NT12A−nのソース、ドレインはそれぞれ接地電位GNDと対応するリードビットラインRBL A0〜RBL Anに接続され、ゲートがプリチャージ信号PREAの供給ラインLPREAに共通に接続されている。
NMOSトランジスタNT13A−0〜NT13A−nのソース、ドレインはそれぞれ接地電位GNDと対応するリードビットラインRBL B0〜RBL Bnに接続され、ゲートがプリチャージ信号PREBの供給ラインLPREBに共通に接続されている。
なお、Y転送ゲートスイッチはNMOSトランジスタとPMOSトランジスタのソースドレイン同士を接続して構成されている。
各ライトドライバWDRV1〜WDRVnは共通の構成を有し、ライトデータイネーブル信号WDEをトリガとするクロックドインバータとして構成されている。
ライトドライバWDRVは、PMOSトランジスタPT21,PT22、NMOSトランジスタNT21,NT22、およびインバータIV21を有する。
PMOSトランジスタPT21のソースが電源電圧VDDの供給ラインに接続され、ドレインがPMOSトランジスタPT22のソースに接続され、PMOSトランジスタPT22のドレインがNMOSトランジスタNT22のドレインに接続され、NMOSトランジスタNT22のソースがNMOSトランジスタNT21のドレインに接続され、NMOSトランジスタNT21のソースが接地されている。インバータIV21の入力端子がライトデータイネーブル信号WDEの供給ラインに接続されている。
そして、各ライトドライバWDRV1〜WDRVnのPMOSトランジスタPT21のゲートがインバータIV21の出力に共通に接続され、NMOSトランジスタNT21aのゲートがライトデータイネーブル信号WDEの供給ラインに共通に接続されている。
各ライトドライバWDRV1〜WDRVnのPMOSトランジスタPT22およびNMOSトランジスタNT22のゲートが入力データDIN<0>〜DIN<n>の入力ラインに接続されている。
各センスアンプSAa0〜SAanは共通の構成を有し、それぞれ、負帰還アンプAMP31A、転送ゲートTMG31A、NMOSトランジスタNT31A,NT32A、およびインバータIV31Aを有する。
そして、転送ゲートTMG31AのNMOSトランジスタのゲートがリードデータイネーブル信号RDE Aの供給ラインに接続され、PMOSトランジスタのゲートがインバータIV31Aを介してリードデータイネーブル信号RDE Aの供給ラインに接続されている。
転送ゲートTMG31Aはリードデータイネーブル信号RDE Aがアクティブのハイレベルで供給されるとオン状態(導通状態)となる。
そして、アンプAMP31Aの反転入力端子(−)が参照電圧VREFSAの供給ラインに接続されている。
NMOSトランジスタNT32aは、他方のソースドレインが接地電位GNDに接続され、リードイネーブル信号RDE Aの反転信号/RDE Aの供給ラインに接続されている。
各センスアンプSAb0〜SAbnは共通の構成を有し、それぞれ、負帰還アンプAMP31B、転送ゲートTMG31B、NMOSトランジスタNT31B,NT32B、およびインバータIV31Bを有する。
そして、転送ゲートTMG31BのNMOSトランジスタのゲートがリードデータイネーブル信号RDE Bの供給ラインに接続され、PMOSトランジスタのゲートがインバータIV31Bを介してリードデータイネーブル信号RDE Bの供給ラインに接続されている。
転送ゲートTMG31Bはリードデータイネーブル信号RDE Bがアクティブのハイレベルで供給されるとオン状態(導通状態)となる。
そして、アンプAMP31Bの反転入力端子(−)が参照電圧VREFSAの供給ラインに接続されている。
NMOSトランジスタNT32Bは、他方のソースドレインが接地電位GNDに接続され、リードイネーブル信号RDE Bの反転信号/RDE Bの供給ラインに接続されている。
図31は、第2のワードラインRWL A<0>上セルで1データ読み出し(セル電流大)時の動作波形図を示す図である。
このとき、リードデータイネーブル信号(読み出し活性化信号)RDE A,RDE B、ライトデータイネーブル信号(書き込み活性化信号)WDE、第2のワードラインRWL A,RWL B、第1のワードラインTWL、Yスイッチ信号YSW RA,YSW RB,YSW Wは接地電位GNDにリセットされている。
また、プリチャージ信号PREAがハイレベル(電源電圧レベル)からローレベル(接地電位レベル)に立ち下がることで、ビットラインRBL A<0>は接地電位GNDからフローティング状態となる。
また、所望のYスイッチ信号YSW RA<0>とリードデータイネーブル信号RDE Aがハイレベルに立ち上がることで転送ゲートTMG31Aがオンし、センスアンプSAとビットラインRBL A0がデータ転送ラインRDTLA0を介して接続される。
ハイデータ(1データ)読み出し動作時はセル電流が大なので、ビットラインRBL A0がセルによって接地電位GNDからチャージされていく。ここで、ビットラインRBL A0の電位が参照電圧VREFSAよりも高くなるとセンスアンプSAが1判定をして出力SAOUTがハイレベルとなる。
図34は、ワードラインTWL上セルで1データ書き込み(セル電流大)時の動作波形図を示す図である。
このとき、リードデータイネーブル信号(読み出し活性化信号)RDE A,RDE B、ライトデータイネーブル信号(書き込み活性化信号)WDE、第2のワードラインRWL A,RWL B、第1のワードラインTWL、Yスイッチ信号YSW RA,YSW RB,YSW Wは接地電位GNDにリセットされている。
また、所望のYスイッチ信号YSW W<0>とライトデータイネーブル信号WDEがローレベルからハイレベルに立ち上がることで、Y転送ゲートスイッチTMGW0がオンし、所望のライトドライバWDRV0とビットラインWBL0がライトデータ転送ラインWDTL0を介して接続される。
ライトドライバWDRV0によってビットラインWBL0が0Vにドライブされた状態で、ワードラインTWL<0>がハイレベルに活性化されと、図5に示したように安定点がセル電流大側に遷移し、ハイデータ(1データ)の書き込み動作が完了する。
本実施形態に係るサイリスタRAMセルは図37の一般的なサイリスタRAMセルに対してアクセストランジスタ数が増えているが、レイアウトの工夫により、回路サイズを縮小することが可能である。
Claims (6)
- 半導体基板上にpnpn構造が形成されたゲート付きサイリスタ素子と、
上記半導体基板上に形成され、一端が上記サイリスタ素子の一端のストレージノードに接続され、当該ストレージノードの電位を異なるビットラインに伝達可能な複数のアクセストランジスタと、を含むメモリセルを有し、
上記メモリセルにおいて、
複数のアクセストランジスタは、ライト用アクセストランジスタとリード用アクセストランジスタを含み、
上記サイリスタ素子のゲート、および上記リード用アクセストランジスタのゲートは異なるワードラインにそれぞれ接続され、
上記ライト用アクセストランジスタのゲートに接続されるワードラインとサイリスタ素子のゲートに接続されるワードラインとが共有化される
半導体装置。 - 上記複数のアクセストランジスタのうち少なくとも上記ライト用アクセストランジスタは、対応するビットラインと上記ストレージノード間に接続されている
請求項1記載の半導体装置。 - 上記リード用アクセストランジスタは、対応するビットラインと所定電位との間に接続され、ゲートが上記ストレージノードに接続されている
請求項1または2記載の半導体装置。 - 上記対応するビットラインと所定電位との間にリード用の複数のアクセストランジスタが直列に接続され、当該複数のアクセストランジスタのうち一のアクセストランジスタのゲートが上記ストレージノードに接続され、他のアクセストランジスタのゲートがワードラインに接続されている
請求項3記載の半導体装置。 - 複数のメモリセルがマトリクス状に配列され、
当該マトリクス配列の各列に対応して複数のビットラインがそれぞれ配線され、
当該マトリクス配列の各行に対応して複数のワードラインがそれぞれ配線されている
請求項1から4のいずれか一に記載の半導体装置。 - リード動作時に、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプと、
ライト動作時に、上記アクセストランジスタに接続されるビットラインをライトデータに応じた電圧にドライブするライトドライバと、を含む制御部を有する
請求項1から5のいずれか一に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007256366A JP5151370B2 (ja) | 2007-09-28 | 2007-09-28 | 半導体装置 |
US12/230,283 US8094491B2 (en) | 2007-09-28 | 2008-08-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007256366A JP5151370B2 (ja) | 2007-09-28 | 2007-09-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009087459A JP2009087459A (ja) | 2009-04-23 |
JP5151370B2 true JP5151370B2 (ja) | 2013-02-27 |
Family
ID=40508101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007256366A Expired - Fee Related JP5151370B2 (ja) | 2007-09-28 | 2007-09-28 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8094491B2 (ja) |
JP (1) | JP5151370B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7883941B2 (en) * | 2008-05-29 | 2011-02-08 | Globalfoundries Inc. | Methods for fabricating memory cells and memory devices incorporating the same |
US7940560B2 (en) * | 2008-05-29 | 2011-05-10 | Advanced Micro Devices, Inc. | Memory cells, memory devices and integrated circuits incorporating the same |
US8213242B2 (en) * | 2010-09-23 | 2012-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cells having a row-based read and/or write support circuitry |
JP5677394B2 (ja) | 2012-09-28 | 2015-02-25 | 株式会社東芝 | パスゲート及び半導体記憶装置 |
JP6007396B2 (ja) * | 2014-02-24 | 2016-10-12 | 正仁 櫨田 | サイリスターを利用したramセル |
US9455026B2 (en) | 2014-11-18 | 2016-09-27 | Qualcomm Incorporated | Shared global read and write word lines |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6076085A (ja) * | 1983-09-30 | 1985-04-30 | Toshiba Corp | 半導体記憶装置 |
JP2837682B2 (ja) * | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
US6229161B1 (en) * | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
US6625057B2 (en) * | 2000-11-17 | 2003-09-23 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device |
JP2002216482A (ja) * | 2000-11-17 | 2002-08-02 | Toshiba Corp | 半導体メモリ集積回路 |
JP4044293B2 (ja) | 2001-02-13 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2003030980A (ja) * | 2001-07-13 | 2003-01-31 | Toshiba Corp | 半導体記憶装置 |
US6940772B1 (en) * | 2002-03-18 | 2005-09-06 | T-Ram, Inc | Reference cells for TCCT based memory cells |
JP4047615B2 (ja) * | 2002-04-03 | 2008-02-13 | 株式会社ルネサステクノロジ | 磁気記憶装置 |
US6611452B1 (en) * | 2002-04-05 | 2003-08-26 | T-Ram, Inc. | Reference cells for TCCT based memory cells |
US6944051B1 (en) * | 2003-10-29 | 2005-09-13 | T-Ram, Inc. | Data restore in thryistor based memory devices |
JP4696964B2 (ja) | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
JP2007067133A (ja) | 2005-08-31 | 2007-03-15 | Sony Corp | 半導体装置 |
US7655973B2 (en) * | 2005-10-31 | 2010-02-02 | Micron Technology, Inc. | Recessed channel negative differential resistance-based memory cell |
US7504286B2 (en) * | 2007-03-28 | 2009-03-17 | Advanced Micro Devices, Inc. | Semiconductor memory devices and methods for fabricating the same |
US7940560B2 (en) * | 2008-05-29 | 2011-05-10 | Advanced Micro Devices, Inc. | Memory cells, memory devices and integrated circuits incorporating the same |
-
2007
- 2007-09-28 JP JP2007256366A patent/JP5151370B2/ja not_active Expired - Fee Related
-
2008
- 2008-08-27 US US12/230,283 patent/US8094491B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009087459A (ja) | 2009-04-23 |
US8094491B2 (en) | 2012-01-10 |
US20090086536A1 (en) | 2009-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10354719B2 (en) | 3D structure for advanced SRAM design to avoid half-selected issue | |
US7898875B2 (en) | Write assist circuit for improving write margins of SRAM cells | |
US6891745B2 (en) | Design concept for SRAM read margin | |
JP5151370B2 (ja) | 半導体装置 | |
US9001546B2 (en) | 3D structure for advanced SRAM design to avoid half-selected issue | |
JP2007042172A (ja) | 半導体メモリ装置 | |
US20100103719A1 (en) | Two-Stage 8T SRAM Cell Design | |
JP2009163787A (ja) | 半導体記憶装置 | |
US9019782B2 (en) | Dual rail memory architecture | |
JP2007220282A (ja) | 半導体メモリ装置及びそのデータの書き込み及び読み出し方法 | |
KR20070049266A (ko) | 에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 | |
JP2008198242A (ja) | 半導体記憶装置 | |
US7755937B2 (en) | Semiconductor device | |
CN109065088B (zh) | 一种低位线漏电流的sram存储单元电路 | |
US9013914B2 (en) | Semiconductor memory device and method for controlling semiconductor memory device | |
US9620199B2 (en) | Semiconductor storage device having TFET access transistors and method of driving the same | |
JP2009004026A (ja) | メモリセルアレイ、およびモリセルアレイの制御方法 | |
JPWO2008032549A1 (ja) | 半導体記憶装置 | |
JP2014017042A (ja) | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ | |
CN112582419A (zh) | 存储器装置 | |
JP2008293591A (ja) | 半導体記憶装置 | |
Sakimura et al. | A 250-MHz 1-Mbit embedded MRAM macro using 2T1MTJ cell with bitline separation and half-pitch shift architecture | |
JP5082721B2 (ja) | 半導体装置 | |
JPS6124092A (ja) | 半導体記憶装置 | |
JPS5919292A (ja) | バイポ−ラ型ram |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151214 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151214 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |