JP2014017042A - 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ - Google Patents

Abstract

【課題】 ビット線の不要な充電による無駄な電力消費を発生させず、誤書き込みを防止することができる不揮発性メモリを実現する。
【解決手段】 不揮発性メモリセルは、ビット線ＢＬおよび反転ビット線ＢＬＢ間に直列に介挿された抵抗変化型素子Ｒ１およびＲ２と、抵抗変化型素子Ｒ１およびＲ２が共通接続された共通ノードとソース線との間に介挿され、ワード線ＷＬを介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる選択トランジスタＴ１とを有する。アクセス対象である不揮発性メモリセルのビット線ＢＬおよび反転ビット線ＢＬＢの組とソース線ＳＬとの間に書き込みデータに応じた極性の電圧を与え、選択トランジスタをＯＮさせる。これにより抵抗変化型素子Ｒ１を高抵抗、抵抗変化型素子Ｒ２を低抵抗とし、またはその逆にすることができる。
【選択図】図１

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルと、この不揮発性メモリセルを備えた不揮発性メモリセルアレイおよび不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図１３（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。また、図１３（ｃ）は、図１３（ａ）および（ｂ）に示す回路を利用した不揮発性メモリセルの等価回路を示す図である。

図１３（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜（絶縁膜）と、磁気の方向が変化するフリー層とからなる。図１３（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１３（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。

このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図１３（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネル選択トランジスタＴ１がＭＴＪ素子に直列接続される。図１３（ｃ）に示す不揮発性メモリセルは、抵抗変化型素子Ｒ１とＮチャネル選択トランジスタＴ１とにより構成されている。ここで、抵抗変化型素子Ｒ１は、図１３（ａ）および（ｂ）のＭＴＪ素子である。この抵抗変化型素子Ｒ１では、矢印の先端側にフリー層があり、後端側はピン層がある。従って、図１３（ｃ）において矢印と逆方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は低抵抗化し、矢印と同方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は高抵抗化する。

図１３（ｃ）に示す例では、ＭＴＪ素子である抵抗変化型素子Ｒ１のフリー層にビット線ＢＬが接続され、Ｎチャネル選択トランジスタＴ１のソースにソース線ＳＬが接続されている。そして、ビット線ＢＬおよびソース線ＳＬ間に書き込みデータに対応した電圧を印加し、かつ、Ｎチャネル選択トランジスタＴ１にワード線ＷＬを介して所定の行選択電圧を与え、Ｎチャネル選択トランジスタＴ１をＯＮさせることにより、抵抗変化型素子Ｒ１に電流を流し、抵抗変化型素子Ｒ１に対するデータ“１”または“０”の書き込みが行われる。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図１４は、図１３（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図１４に示す例では、半導体基板に図１３（ａ）および（ｂ）に示すＮチャネル選択トランジスタＴ１が２個形成されている。そして、１不揮発性メモリセルを構成する２つのＮチャネル選択トランジスタＴ１のゲートがワード線ＷＬとなっている。これらのＮチャネル選択トランジスタＴ１のソースは、コンタクトホールＣＳと第１メタル層１Ｍと第１層および第２層間のビアＶ１を介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネル選択トランジスタＴ１の共用のドレインは、コンタクトホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はビアＶ１を介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図１５は、図１３および図１４に示す不揮発性メモリセルの動作例を示している。ＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネル選択トランジスタのゲートにワード線ＷＬを介して１．２Ｖの選択電圧を与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このような不揮発性メモリセルアレイの構成および不揮発性メモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

図１６は特許文献２に開示された不揮発性メモリセルアレイの回路構成を示す図、図１７は同不揮発性メモリセルアレイのレイアウト例を示す図である。図１６および図１７において、破線により囲った領域は１個分の不揮発性メモリセルＭを示している。不揮発性メモリセルアレイは、この不揮発性メモリセルＭを行列状に配列したものである。図１７に示すように、不揮発性メモリセルアレイでは、垂直方向に延びた矩形のＮ型不純物領域ＮＤが行列状に配列されている。そして、最上のＮ型不純物領域ＮＤの行をポリシリコン層による２本のワード線ＷＬ０およびＷＬ１が横切り、次のＮ型不純物領域ＮＤの行を２本のワード線ＷＬ２およびＷＬ３が横切り、…という具合に、Ｎ型不純物領域ＮＤの各行を各々２本のワード線が横切っている。そして、ポリシリコン層であるワード線とＮ型不純物層ＮＤとの交差部分が図１６に示すＮチャネルトランジスタＴのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタＴのソースまたはドレインとなる。

第１メタル層によるソース線ＳＬ０１、ＳＬ２３、ＳＬ４５は、ワード線ＷＬ０とワード線ＷＬ１との間の領域、ワード線ＷＬ２とワード線ＷＬ３との間の領域、ワード線ＷＬ４とワード線ＷＬ５との間の領域に水平方向に配線されている。そして、ソース線ＳＬ０１は、ワード線ＷＬ０およびＷＬ１をゲートとする各トランジスタＴの共通のソースにスルーホールを介して接続され、ソース線ＳＬ２３は、ワード線ＷＬ２およびＷＬ３をゲートとする各トランジスタＴの共通のソースにスルーホールを介して接続され、…という具合に、各ソース線は上下に隣り合った各不揮発性メモリセルＭの各トランジスタＴの共通のソースに接続されている。

第２メタル層によるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、各々不揮発性メモリセルの列を横切って垂直方向に配線されている。各不揮発性メモリセルＭは、ＭＴＪ素子Ｒを有している。この不揮発性メモリセルＭにおけるＭＴＪ素子Ｒのフリー層は、同不揮発性メモリセルＭを横切るビット線に接続され、ＭＴＪ素子Ｒのピン層は、同不揮発性メモリセルＭのＮチャネルトランジスタＴのドレインに接続されている。
以上説明した不揮発性メモリセルアレイは、非特許文献２に開示されたものよりも、面積を縮小することができるという利点がある。

特開２００９−１８７６３１号公報 特許第４４６０５５２号

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、上述した非特許文献２や特許文献２に開示された従来技術は、重大な問題を有する。以下、この問題について説明する。例えば図１６において、例えば不揮発性メモリセルＭ００を選択して“０”を書き込む場合、ビット線ＢＬ０に０．６Ｖ、ワード線ＷＬ０に０．６Ｖ、ソース線ＳＬに０Ｖを印加すると、ビット線ＢＬからソース線ＳＬに電流が流れ、不揮発性メモリセルＭ００の抵抗変化型素子Ｒは低抵抗となる。このとき非選択のビット線ＢＬ１、ＢＬ２、・・・はオープンとする。この場合、オープンとなる非選択のビット線ＢＬ１、ＢＬ２、・・・は、通常、０Ｖとなるので、ワード線ＷＬ０が０．６Ｖとなって、非選択のビット線が０Ｖのソース線ＳＬと接続されても特に問題はない。

ところが、例えば不揮発性メモリセルＭ００を選択して“１”を書き込む場合は、選択ビット線ＢＬ０が０Ｖ，ソース線ＳＬが０．６Ｖとなり、ソース線ＳＬからビット線ＢＬ０へ電流が流れて、不揮発性メモリセルＭ００の抵抗変化型素子Ｒが高抵抗となる。ここで、非選択のビット線ＢＬ１、ＢＬ２、・・・がオープンとなって０Ｖになり、ワード線ＷＬ０が０．６Ｖとなって不揮発性メモリセルＭ０１、Ｍ０２、・・・のトランジスタＴがＯＮになると、ソース線ＳＬから不揮発性メモリセルＭ０１、Ｍ０２、・・・のトランジスタＴを各々介してビット線ＢＬ１、ＢＬ２、・・・に充電電流が流れる。この充電電流は非選択ビット線ＢＬ１、ＢＬ２、・・・がソース線ＳＬの電圧と同じ電圧０．６Ｖまで充電されれば止まるが、余分なビット線を充電するため、無駄な電力を消費する。

また、一時的ではあるが、非選択の不揮発性メモリセルＭ０１、Ｍ０２、・・・に電流が流れるので、それらの不揮発性メモリが弱い書き込み状態となり、この状態が繰り返されると、誤書き込みが発生する懸念がある。

この誤書き込み問題を解決するには、非選択ビット線ＢＬ１、ＢＬ２、・・・をソース線ＳＬと同電位の０．６Ｖにビット線側から充電しておけばよいが、それでも、書換えのたびに充放電を繰り返すので、余分な電力消費は避けられない。

この発明は、以上説明した事情に鑑みてなされたものであり、ビット線の不要な充電による無駄な電力消費を発生させず、誤書き込みを防止することができる不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリを提供することを目的とする。

この発明は、ビット線および反転ビット線間に直列に介挿された第１および第２の抵抗変化型素子と、前記第１および第２の抵抗変化型素子が共通接続された共通ノードとソース線との間に介挿され、ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる選択トランジスタとを具備し、前記第１および第２の抵抗変化型素子は、前記ビット線から前記反転ビット線に向かう電流を流したときに各々の抵抗値が第１の方向およびその逆方向の第２の方向に各々変化し、前記反転ビット線および前記ビット線に向かう電流を各々に流したときに各々の抵抗値が前記第２の方向および前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性メモリセルを提供する。

この不揮発性メモリセルおよびこの不揮発性メモリセルを利用した不揮発性メモリセルアレイ、不揮発性メモリによれば、ソース線の電位を固定した状態で、アクセス対象である不揮発性メモリセルのビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の電圧を与え、選択トランジスタをＯＮさせることにより、第１の抵抗変化型素子を高抵抗、第２の抵抗変化型素子を低抵抗とし、または逆に第１の抵抗変化型素子を低抵抗、第２の抵抗変化型素子を高抵抗とすることができる。このようにソース線の電位を固定してアクセス対象の不揮発性メモリセルへのデータ書き込みを行うことができるので、ビット線の不要な充電による無駄な電力消費を発生させず、誤書き込みを防止することができる。

この発明の一実施形態である不揮発性メモリセルの構成を示す回路図である。 同不揮発性メモリセルの動作条件を示す図である。 同不揮発性メモリセルを利用した不揮発性メモリセルアレイを有する不揮発性メモリの構成を示す回路図である。 同不揮発性メモリのセンスアンプの構成例を示す回路図である。 同不揮発性メモリセルアレイの構成例を示すレイアウト図である。 図５のＡ−Ａ’線断面図である。 図６のＢ−Ｂ’線断面図である。 同不揮発性メモリセルアレイの他の構成例を示すレイアウト図である。 図８のＡ−Ａ’線断面図である。 図８のＢ−Ｂ’線断面図である。 図８のＣ−Ｃ’線断面図である。 図８のＤ−Ｄ’線断面図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。 同不揮発性メモリセルの動作条件を示す図である。 同不揮発性メモリセルを利用した不揮発性メモリセルアレイの回路構成を例示する図である。 同不揮発性メモリセルアレイのレイアウト例を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

図１は、この発明の一実施形態である不揮発性メモリセルアレイの構成を示す回路図である。この不揮発性メモリセルアレイは、２個の抵抗変化型素子Ｒ１およびＲ２と、Ｎチャネル選択トランジスタＴ１とからなる不揮発性メモリセルＭｉｊを行列状に配列してなるものである。この不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）により構成された不揮発性メモリセルアレイでは、不揮発性メモリセルの各列Ｍｉｊ（ｉ＝０〜ｍ）に沿ってビット線ＢＬｊおよび反転ビット線ＢＬＢｊが配線されている。また、不揮発性メモリセルの各行Ｍｉｊ（ｊ＝０〜ｎ）に沿ってワード線ＷＬｉおよびソース線ＳＬが配線されている。

第ｉ行第ｊ列の不揮発性メモリセルＭｉｊでは、ビット線ＢＬｊおよび反転ビット線ＢＬＢｊ間に抵抗変化型素子Ｒ１およびＲ２が直列に介挿されている。抵抗変化型素子Ｒ１およびＲ２としては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子Ｒ１およびＲ２はＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子Ｒ１のピン層はビット線ＢＬｊに、抵抗変化型素子Ｒ２のフリー層は反転ビット線ＢＬＢｊに接続されており、抵抗変化型素子Ｒ１のフリー層と抵抗変化型素子Ｒ２のピン層が共通接続されている。Ｎチャネル選択トランジスタＴ１は、この抵抗変化型素子Ｒ１のフリー層と抵抗変化型素子Ｒ２のピン層との共通接続点にドレインが接続され、ソース線ＳＬにソースが接続され、ワード線ＷＬｉにゲートが接続されている。
以上が本実施形態による不揮発性メモリセルアレイの構成である。

図２は本実施形態による不揮発性メモリセルの動作条件を示す図である。図２に示す例では、第０行のワード線ＷＬ０、第０列のビット線ＢＬ０および反転ビット線ＢＬＢ０が選択され、第０行第０列の不揮発性メモリセルＭ００がアクセス対象となっている。

不揮発性メモリセルＭ００に“０”を書く場合、ソース線ＳＬを０．６Ｖとし、選択するビット線ＢＬ０および反転ビット線ＢＬＢ０を０Ｖとし、選択するワード線ＷＬ０を１．２Ｖとし、選択しないビット線ＢＬ１および反転ビット線ＢＬＢ１を０．６Ｖとし、選択しないワード線ＷＬ１を０Ｖとする。この場合、アクセス対象である不揮発性メモリセルＭ００では、抵抗変化型素子Ｒ１にフリー層からピン層へ向かう順方向電流が流れるため、抵抗変化型素子Ｒ１が低抵抗となり、抵抗変化型素子Ｒ２にピン層からフリー層へ向かう逆方向電流が流れるため、抵抗変化型素子Ｒ２が高抵抗になる。

一方、アクセス対象でない不揮発性メモリセルＭ０１では、ワード線ＷＬ０が１．２Ｖであるため、選択トランジスタＴ１がＯＮとなるが、ビット線ＢＬ１、反転ビット線ＢＬＢ１、ソース線ＳＬが０．６Ｖとなっているため、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。また、アクセス対象でない不揮発性メモリセルＭ１０では、ワード線ＷＬ１が０Ｖ、ビット線ＢＬ０、反転ビット線ＢＬＢ０が０Ｖなので、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。また、アクセス対象でない不揮発性メモリセルＭ１１では、ワード線ＷＬ１が０Ｖ、ビット線ＢＬ１および反転ビット線ＢＬＢ１が０．６Ｖなので、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。このようにアクセス対象である不揮発性メモリセルＭ００のみに“０”が書き込まれる。

不揮発性メモリセルＭ００に“１”を書く場合は、ソース線ＳＬを０．６Ｖとし、選択するビット線ＢＬ０および反転ビット線ＢＬＢ０を１．２Ｖ、選択するワード線ＷＬ０を１．２Ｖとし、選択しないビット線ＢＬ１および反転ビット線ＢＬＢ１を０．６Ｖ、選択しないワード線ＷＬ１を０Ｖとする、この場合、アクセス対象である不揮発性メモリセルＭ００では、抵抗変化型素子Ｒ１は逆方向電流が流れて高抵抗になり、抵抗変化型素子Ｒ２は順方向電流が流れて低抵抗になる。

一方、アクセス対象でない不揮発性メモリセルＭ０１では、ワード線ＷＬ０が１．２Ｖであるため、Ｎチャネル選択トランジスタＴ１がＯＮとなるが、ビット線ＢＬ１、反転ビット線ＢＬＢ１、ソース線ＳＬが０．６Ｖとなるため、Ｎチャネル選択トランジスタＴ１がＯＮであっても、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。また、アクセス対象でない不揮発性メモリセルＭ１０では、ワード線ＷＬ１が０Ｖ、ビット線ＢＬ０、反転ビット線ＢＬＢ０が１．２Ｖなので、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。また、アクセス対象でない不揮発性メモリセルＭ１１では、ワード線ＷＬ１が０Ｖ、ビット線ＢＬ１および反転ビット線ＢＬＢ１が０．６Ｖなので、抵抗変化型素子Ｒ１およびＲ２に電流が流れず、抵抗変化型素子Ｒ１およびＲ２の抵抗は変化しない。このようにアクセス対象である不揮発性メモリセルＭ００のみに“１”が書き込まれる。

次に、読み出し動作を説明する。読み出し動作では、ソース線ＳＬを０．６Ｖとし、選択するビット線ＢＬ０および反転ビット線ＢＬＢ０をソース線ＳＬの電圧から所定電圧αだけ隔たった電圧０．６Ｖ＋αとし、選択するワード線ＷＬ０を１．２Ｖとし、選択しないビット線ＢＬ１およびＢＬＢ１をソース線ＳＬと同様な０．６Ｖとし、選択しないワード線ＷＬ１を０Ｖとする。

この結果、アクセス対象である不揮発性メモリセルＭ００では、Ｎチャネル選択トランジスタＴ１がＯＮとなり、ビット線ＢＬ０およびソース線ＳＬ間に電圧αが印加されるとともに、反転ビット線ＢＬＢ０およびソース線ＳＬ間に電圧αが印加されるため、ビット線ＢＬ０から抵抗変化型素子Ｒ１およびＮチャネル選択トランジスタＴ１を介してソース線ＳＬに電流が流れ、反転ビット線ＢＬＢ０から抵抗変化型素子Ｒ２およびＮチャネル選択トランジスタＴ１を介してソース線ＳＬに電流が流れる。

この場合において、アクセス対象である不揮発性メモリセルＭ００が“０”を記憶していると、この不揮発性メモリセルＭ００の抵抗変化型素子Ｒ１は低抵抗、抵抗変化型素子Ｒ２は高抵抗になっている。従って、ビット線ＢＬ０から抵抗変化型素子Ｒ１に流れ込む電流Ｉ（ＢＬ０）の方が、反転ビット線ＢＬＢ０から抵抗変化型素子Ｒ２に流れ込む電流Ｉ（ＢＬＢ０）よりも大きくなる。この結果、図示しない電流センス型センスアンプにより、データ“０”が読み出される。なお、この電流センス型センスアンプの構成については後述する。

一方、アクセス対象である不揮発性メモリセルＭ００が“１”を記憶していると、この不揮発性メモリセルＭ００の抵抗変化型素子Ｒ１は高抵抗、抵抗変化型素子Ｒ２は低抵抗になっている。従って、ビット線ＢＬ０から抵抗変化型素子Ｒ１に流れ込む電流Ｉ（ＢＬ０）よりも、反転ビット線ＢＬＢ０から抵抗変化型素子Ｒ２に流れ込む電流Ｉ（ＢＬＢ０）の方が大きくなる。この結果、図示しない電流センス型センスアンプにより、データ“１”が読み出される。

このような１Ｔ２Ｒ型の不揮発性メモリセル構成にすれば、差動方式のセンスアンプを採用しても不揮発性メモリ全体の面積を縮小することができ、高速で低価格なメモリを実現することができる。また、ソース線ＳＬは、書き込み／読出し動作のときに、常に０．６Ｖと一定電圧に固定することができるので、充放電の無駄な電流消費を抑え、低消費電力を実現することができる。また、不揮発性メモリセルの誤書き込みの発生も防止することができる。

図３はこの発明の一実施形態である不揮発性メモリの構成を示す回路図である。図３において、水平方向に並んだ１６個の不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）の各々は、ｍ＋１行ｎ＋１列の行列状に配列された不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）により構成されている。

ワード線ＷＬｉ（ｉ＝０〜ｍ）は、不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）を水平方向に順次横切っている。また、不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）の第０行および第１行の不揮発性メモリセルの対に対してソース線ＳＬ０１が配線され、第２行および第３行の不揮発性メモリセルの対に対してソース線ＳＬ２３が配線され、…、という具合に各々２行からなる不揮発性メモリセルの各対に対して水平方向にソース線が配線されている。これらのソース線ＳＬ０１、ＳＬ２３、…、ＳＬ（ｍ−１）ｍは、共通ソース線ＣＯＭＳＬに各々接続されている。

また、不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）の各々に着目すると、第ｊ列（ｊ＝０〜ｎ）の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）に沿って当該列に対応したビット線ＢＬｊｈおよび反転ビット線ＢＬＢｊｈが各々垂直方向に配線されている。

第ｊ列（ｊ＝０〜ｎ）の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）において、抵抗変化型素子Ｒ１のピン層はビット線ＢＬｊｈに接続され、抵抗変化型素子Ｒ２のフリー層は反転ビット線ＢＬＢｊｈに接続され、抵抗変化型素子Ｒ１のフリー層と抵抗変化型素子Ｒ２のピン層は共通接続されている。そして、この抵抗変化型素子Ｒ１およびＲ２の共通接続点にＮチャネル選択トランジスタＴ１のドレインが接続されている。そして、第ｊ列（ｊ＝０〜ｎ）の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）において、第ｉ行の不揮発性メモリセルＭｉｊのＮチャネル選択トランジスタＴ１のゲートにはワード線ＷＬｉが接続されている。

図３に示す例では、第ｊ列（ｊ＝０〜ｎ）の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）において、上下に隣接した２行分の不揮発性メモリセル（例えばＭ０ｊとＭ１ｊ）は対をなしており、上下対称にレイアウトされ、各々のＮチャネル選択トランジスタＴ１のソースが共通接続されている。この対をなす２行の不揮発性メモリセルＭ（ｉ−１）ｊおよびＭｉｊの各Ｎチャネル選択トランジスタＴ１のソースの共通接続点がソース線ＳＬ（ｉ−１）ｉに接続されている。
以上が不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）の構成である。

行デコーダ２００は、ワード線ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行ｉに対応したワード線を選択し、選択したワード線にＮチャネル選択トランジスタＴ１をＯＮさせる電圧を出力し、他のワード線にＮチャネル選択トランジスタＴ１をＯＦＦさせる電圧を出力する回路である。

列デコーダ３００は、第ｊ列（ｊ＝０〜ｎ）に対応した各列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊに対応した列選択電圧ＣＯＬｊをアクティブレベルとし、他の列選択電圧を非アクティブレベルとする回路である。

カラムスイッチ部４００は、水平方向に配線されたデータ線ＤＬｈ（ｈ＝０〜１５）および反転データ線ＤＬｈＢ（ｈ＝０〜１５）と、水平方向に並んだ不揮発性メモリセルアレイ１００−ｈ（ｈ＝０〜１５）との間に挟まれている。

このカラムスイッチ部４００は、カラムスイッチＣＧｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）およびＣＧＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）により構成されている。ここで、１つの不揮発性メモリセルアレイ１００−ｈには、カラムスイッチＣＧｊｈ（ｊ＝０〜ｎ）およびＣＧＢｊｈ（ｊ＝０〜ｎ）が対応している。カラムスイッチＣＧｊｈ（ｊ＝０〜ｎ）は、不揮発性メモリセルアレイ１００−ｈに配線された各列のビット線ＢＬｊｈ（ｊ＝０〜ｎ）とデータ線ＤＬｈとの間に各々介挿されている。また、カラムスイッチＣＧＢｊｈ（ｊ＝０〜ｎ）は、不揮発性メモリセルアレイ１００−ｈに配線された各列の反転ビット線ＢＬＢｊｈ（ｊ＝０〜ｎ）と反転データ線ＤＬｈＢとの間に各々介挿されている。

第ｊ列に対応した列選択電圧ＣＯＬｊがアクティブレベル、他の列選択電圧が非アクティブレベルである場合、カラムスイッチＣＧｊｈ（ｊ＝０〜ｎ）およびＣＧＢｊｈ（ｊ＝０〜ｎ）のうち第ｊ列に対応したカラムスイッチＣＧｊｈおよびＣＧＢｊｈのみがＯＮとなり、第ｊ列のビット線ＢＬｊｈおよび反転ビット線ＢＬＢｊｈがデータ線ＤＬｈおよび反転データ線ＤＬｈＢに各々接続される。

バイアス回路５００は、ＮチャネルトランジスタＰＲｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）およびＰＲＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）と、インバータ５０１と、レベルシフタ５０２とを有する。

ＮチャネルトランジスタＰＲｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）およびＰＲＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）の各ソースは、共通ソース線ＣＯＭＳＬとともに、ソース電圧ＶＳＬを発生する電源ノードに接続されている。また、ＮチャネルトランジスタＰＲｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）の各ドレインは、ビット線ＢＬｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）に各々接続され、ＮチャネルトランジスタＰＲＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）の各ドレインは、反転ビット線ＢＬＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）に各々接続されている。

インバータ５０１は、プリチャージ信号ＰＲＥを論理反転して出力する。レベルシフタ５０２は、インバータ５０１の出力信号を論理反転し、かつ、レベルシフトし、所定のＨｉｇｈレベルまたはＬｏｗレベルを持った信号として、ＮチャネルトランジスタＰＲｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）およびＰＲＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）の各ゲートに出力する。

書き込みドライバ６００−ｈ（ｈ＝０〜１５）は、Ｈｉｇｈレベル出力、Ｌｏｗレベル出力および出力ハイインピーダンス状態の３状態をとりうる３ステートバッファを含む。書き込みドライバ６００−ｈ（ｈ＝０〜１５）は、ライトアクセス時、入力データＤｉｎｈ（ｈ＝０〜１５）に応じた書き込み電圧ＶＷＤｈ（ｈ＝０〜１５）をデータ線ＤＬｈ（ｈ＝０〜１５）および反転データ線ＤＬＢｈ（ｈ＝０〜ｈ）に印加する。また、書き込みドライバ６００−ｈ（ｈ＝０〜１５）は、リードアクセス時には、データ線ＤＬｈ（ｈ＝０〜ｈ）および反転データ線ＤＬＢｈ（ｈ＝０〜１５）を切り離してフローティング状態にする。

センスアンプ７００−ｈ（ｈ＝０〜１５）は、リードアクセス時に、データ線ＤＬｈ（ｈ＝０〜１５）に流れる各電流と反転データ線ＤＬＢｈ（ｈ＝０〜１５）に流れる各電流との間の各電流差を検知して増幅して出力する回路である。出力回路８００−ｈ（ｈ＝０〜１５）は、リードアクセス時に、センスアンプ７００−ｈ（ｈ＝０〜１５）の出力信号を増幅し、アクセス先である不揮発性メモリセルからの読み出しデータＤｏｕｔｈ（ｈ＝０〜１５）として出力する回路である。

書き込み制御回路９００には、書き込み信号ＷＥと入力データＤｉｎｈ（ｈ＝０〜１５）が与えられる。書き込み制御回路９００は、書き込み信号ＷＥがアクティブレベルであるとき、入力データＤｉｎｈ（ｈ＝０〜１５）を書き込みドライバ６００−ｈ（ｈ＝０〜１５）に各々供給する。

次に本実施形態の動作を説明する。初期状態では、書き込み信号ＷＥがＬｏｗレベル、プリチャージ信号ＰＲＥがＨｉｇｈレベル、全ての行選択電圧ＷＬおよび列選択電圧ＣＯＬがＬｏｗレベル、ソース電圧ＶＳＬが０．６Ｖとされる。この場合、プリチャージ信号ＰＲがＨｉｇｈレベルなので、ＮチャネルトランジスタＰＲｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）およびＰＲＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）が全てＯＮとなり、全てのビット線ＢＬｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）および反転ビット線ＢＬＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）が略０．６Ｖにプリチャージされる。

次に、書き込みモードになると、書き込み信号ＷＥがＨｉｇｈレベルとなり、アクセス対象を指定する行アドレスおよび列アドレスが入力される。ここで、アクセス対象が不揮発性メモリセルＭ００である場合、この不揮発性メモリセルＭ００に対する列選択電圧ＣＯＬ０が１．２Ｖ、行選択電圧ＷＬ０が１．２Ｖとされ、プリチャージ信号ＰＲがＬｏｗレベルとされる。ここで、“０”書き込みの場合は、入力データＤｉｎ０がＬｏｗレベル、書き込み電圧ＶＷＤ０が０Ｖになるので、データ線ＤＬ０および反転データ線ＤＬ０Ｂの電圧が０Ｖ、ビット線ＢＬ００および反転ビット線ＢＬＢ００の電圧が０Ｖとなる。このため、不揮発性メモリセルＭ００では、抵抗変化型素子Ｒ１のフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ１が低抵抗になり、抵抗変化型素子Ｒ２のピン層からフリー層に向かう逆方向電流が流れ、抵抗変化型素子Ｒ２が高抵抗になり、不揮発性メモリセルＭ００はデータ“０”を記憶した状態となる。

また、“１”書き込みの場合は、入力データＤｉｎ０がＨｉｇｈレベル、書き込み電圧ＶＷＤ０が１．２Ｖになるので、データ線ＤＬ０および反転データ線ＤＬ０Ｂの電圧が１．２Ｖ、ビット線ＢＬ００および反転ビット線ＢＬＢ００の電圧が１．２Ｖとなる。このため、不揮発性メモリセルＭ００では、抵抗変化型素子Ｒ１のピン層からフリー層に向かう逆方向電流が流れ、抵抗変化型素子Ｒ１が高抵抗になり、抵抗変化型素子Ｒ２のフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ２が低抵抗になり、不揮発性メモリセルＭ００はデータ“１”を記憶した状態となる。

ここで、非選択のビット線は、あらかじめ０．６Ｖにプリチャージされているので、行選択電圧ＷＬ０として１．２Ｖが与えられても、非選択の不揮発性メモリセル（例えば不揮発性メモリセルＭ０１〜Ｍ０ｎ）の選択トランジスタＴ１を介して抵抗変化型素子Ｒ１およびＲ２に充電電流が流れることはなく、誤書き込みの問題は起きない。また、ソース電圧ＶＳＬの電圧源から共通ソース線ＣＯＭＳＬに無駄な充電電流が流れないので、消費電流を削減することができる。

また、選択ビット線ＢＬ００および選択反転ビット線ＢＬＢ００に接続された他の不揮発性メモリセル（この例では不揮発性メモリセルＭ１０〜Ｍｍ０）では、選択トランジスタＴ１がＯＦＦになるため、抵抗変化型素子Ｒ１およびＲ２に電流が流れない。

次に、読み出しモードの場合は、書き込み信号ＷＥがＬｏｗレベルとなる。行アドレスおよび列アドレスが確定すると、プリチャージ信号ＰＲＥがＬｏｗレベルとなる。

アクセス対象が不揮発性メモリセルＭ００である場合、不揮発性メモリセルＭ００に対する行選択電圧ＷＬ０と列選択電圧ＣＯＬ０が１．２Ｖとなる。また、ビット線ＢＬ０および反転ビット線ＢＬＢ０が選択され、データ線ＤＬ０および反転データ線ＤＬ０Ｂを各々介してセンスアンプ７００−０に接続される。この結果、ビット線ＢＬ０から不揮発性メモリセルＭ００の抵抗変化型素子Ｒ１およびＮチャネル選択トランジスタＴ１を介して共通ソース線ＣＯＭＳＬへ電流が流れ、反転ビット線ＢＬＢ０から不揮発性メモリセルＭ００の抵抗変化型素子Ｒ２およびＮチャネル選択トランジスタＴ１を介して共通ソース線ＣＯＭＳＬへ電流が流れる。このビット線ＢＬ０に流れる電流と反転ビット線ＢＬＢ０に流れる電流の電流差を、センスアンプ７００−０が増幅し、出力回路８００−０がセンスアンプ７００−０の出力信号に基づいて不揮発性メモリセルＭ００からの読み出しデータＤｏｕｔ０を出力する。

ここで、不揮発性メモリセルＭ００に“０”が記憶されている場合、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗になっているので、ビット線ＢＬ０に流れる電流Ｉ（ＢＬ０）は反転ビット線ＢＬＢ０に流れる電流Ｉ（ＢＬＢ０）よりも大きくなる。センスアンプ７００−０は、この微小な電流差を検知し、検知結果を示す信号を出力する。これにより出力回路８００−０は、データＤｏｕｔ０として“０”を出力する。

また、不揮発性メモリセルＭ００に“１”が記憶されている場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗になっているので、ビット線ＢＬ０に流れる電流Ｉ（ＢＬ０）は反転ビット線ＢＬＢ０に流れる電流Ｉ（ＢＬＢ０）よりも小さくなる。センスアンプ７００−０は、この微小な電流差を検知し、検知結果を示す信号を出力する。これにより出力回路８００−０は、データＤｏｕｔ０として“１”を出力する。

図４はセンスアンプ７００−ｈ（ｈ＝０〜１５）の構成例を示す回路図である。図４において、Ｐチャネルトランジスタ７０５、７０３、７０１、７０２、７０４および７０６の各ソースは、センスアンプの高電位側電源に接続されている。Ｐチャネルトランジスタ７０５、７０３、７０１の各ゲートはＰチャネルトランジスタ７０５のドレインに共通接続されており、このＰチャネルトランジスタ７０５のドレインとデータ線ＤＬとの間にはＮチャネルトランジスタ７１１が介挿されている。このＮチャネルトランジスタ７１１のゲートにはバイアス電圧ＶＢＩＡＳが与えられる。このバイアス電圧ＶＢＩＡＳは、共通ソース線に対するソース電圧ＶＳＬにＮチャネルトランジスタの閾値電圧Ｖｔｈｎと所定電圧値αとを加えた電圧値を有している。

また、Ｐチャネルトランジスタ７０６、７０４、７０２の各ゲートはＰチャネルトランジスタ７０６のドレインに共通接続されており、このＰチャネルトランジスタ７０６のドレインと反転データ線ＤＬＢとの間にはＮチャネルトランジスタ７１２が介挿されている。このＮチャネルトランジスタ７１２のゲートにはバイアス電圧ＶＢＩＡＳが与えられる。

Ｎチャネルトランジスタ７０９、７０７、７１０、７０８の各ソースは、センスアンプの低電位側電源に接続されている。ここで、Ｎチャネルトランジスタ７０９および７０７の各ゲートはＮチャネルトランジスタ７０９のドレインに共通接続されており、このＮチャネルトランジスタ７０９のドレインはＰチャネルトランジスタ７０３のドレインに接続されている。また、Ｎチャネルトランジスタ７１０および７０８の各ゲートはＮチャネルトランジスタ７１０のドレインに共通接続されており、このＮチャネルトランジスタ７１０のドレインはＰチャネルトランジスタ７０４のドレインに接続されている。また、Ｎチャネルトランジスタ７０７のドレインはＰチャネルトランジスタ７０２のドレインに接続され、Ｎチャネルトランジスタ７０８のドレインはＰチャネルトランジスタ７０１のドレインに接続されている。そして、Ｎチャネルトランジスタ７０７のドレインとＰチャネルトランジスタ７０２のドレインとの接続点がこのセンスアンプの正転出力信号ＯＵＴの出力ノードとなっており、Ｎチャネルトランジスタ７０８のドレインとＰチャネルトランジスタ７０１のドレインとの接続点がこのセンスアンプの反転出力信号ＯＵＴＢの出力ノードとなっている。

以上の構成において、リードアクセス時には、データ線ＤＬがアクセス対象である不揮発性メモリセルの接続されたビット線ＢＬに接続され、反転データ線ＤＬＢがアクセス対象である不揮発性メモリセルの接続された反転ビット線ＢＬＢに接続される。ここで、Ｎチャネルトランジスタ７１１および７１２の各ゲートにはバイアス電圧ＶＢＩＡＳ＝ＶＳＬ＋Ｖｔｈｎ＋αが与えられるので、データ線ＤＬおよび反転データ線ＤＬＢにはこのバイアス電圧ＶＢＩＡＳから閾値電圧Ｖｔｈｎだけ低下した電圧ＶＳＬ＋αが出力され、この電圧ＶＳＬ＋αがアクセス対象である不揮発性メモリセルの接続されたビット線ＢＬおよび反転ビット線ＢＬＢに印加される（図２参照）。この結果、アクセス対象である不揮発性メモリセルでは、ビット線ＢＬから抵抗変化型素子Ｒ１およびＮチャネル選択トランジスタＴ１を介してソース線ＳＬに電流が流れ、反転ビット線ＢＬＢから抵抗変化型素子Ｒ２およびＮチャネル選択トランジスタＴ１を介してソース線ＳＬに電流が流れる。そして、このビット線ＢＬに流れる電流Ｉ（ＢＬ）および反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）がデータ線ＤＬおよび反転データ線ＤＬＢに各々流れる。

図４において、Ｐチャネルトランジスタ７０５とＰチャネルトランジスタ７０３はカレントミラーを構成し、Ｎチャネルトランジスタ７０９とＮチャネルトランジスタ７０７はカレントミラーを構成しているので、Ｎチャネルトランジスタ７０７にはアクセス対象の不揮発性メモリセルが接続されたビット線ＢＬに流れる電流Ｉ（ＢＬ）に比例した電流が流れる。また、Ｐチャネルトランジスタ７０６とＰチャネルトランジスタ７０４はカレントミラーを構成し、Ｎチャネルトランジスタ７１０とＮチャネルトランジスタ７０８はカレントミラーを構成しているので、Ｎチャネルトランジスタ７０８にはアクセス対象の不揮発性メモリセルが接続された反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）に比例した電流が流れる。

一方、Ｐチャネルトランジスタ７０５とＰチャネルトランジスタ７０１はカレントミラーを構成しており、Ｐチャネルトランジスタ７０６とＰチャネルトランジスタ７０２はカレントミラーを構成している。従って、Ｎチャネルトランジスタ７０７にはビット線ＢＬに流れる電流Ｉ（ＢＬ）に比例した電流が流れるのに対し、Ｎチャネルトランジスタ７０７の負荷であるＰチャネルトランジスタ７０２には反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）に比例した電流が流れる。また、Ｎチャネルトランジスタ７０８には反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）に比例した電流が流れるのに対し、Ｎチャネルトランジスタ７０８の負荷であるＰチャネルトランジスタ７０１にはビット線ＢＬに流れる電流Ｉ（ＢＬ）に比例した電流が流れる。

従って、アクセス対象である不揮発性メモリセルが“０”を記憶しており、ビット線ＢＬに流れる電流Ｉ（ＢＬ）が反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）よりも大きい場合、正転出力信号ＯＵＴがＬｏｗレベル、反転出力信号ＯＵＴＢがＨｉｇｈレベルとなる。

また、アクセス対象である不揮発性メモリセルが“１”を記憶しており、ビット線ＢＬに流れる電流Ｉ（ＢＬ）が反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）よりも小さい場合、正転出力信号ＯＵＴがＨｉｇｈレベル、反転出力信号ＯＵＴＢがＬｏｗレベルとなる。

図４に示すセンスアンプは、Ｐチャネルトランジスタ７０２がＮチャネルトランジスタ７０７の負荷となり、Ｐチャネルトランジスタ７０１がＮチャネルトランジスタ７０８の負荷となっているため、差動増幅のゲインが高く、ビット線ＢＬに流れる電流Ｉ（ＢＬ）と反転ビット線ＢＬＢに流れる電流Ｉ（ＢＬＢ）の僅かな差を検知して増幅することが可能である。

図５は本実施形態における不揮発性メモリセルアレイの構成例を示すレイアウト図である。図６は図５のＡ−Ａ’線断面図、図７は図５のＢ−Ｂ’線断面図である。

図５において破線で囲まれた領域には１ビット分の不揮発性メモリセルが形成されている。１ビット分の不揮発性メモリセルは、選択トランジスタＴ１と、２個の抵抗変化型素子Ｒ１およびＲ２を含む。

図５〜図７に示すように、本実施形態では、ｐ型の半導体基板に不揮発性メモリセルの各列間を分離するためのトレンチ分離層ＳＴＩが形成されている。そして、半導体基板において、各トレンチ分離層ＳＴＩに挟まれた領域に、不揮発性メモリセルの選択トランジスタＴ１のソースまたはドレインとなるｎ＋拡散領域が形成されている。

また、この構成例では、配線層として、ポリシリコン配線層と、第１メタル層１Ｍと、その上層である第２メタル層２Ｍとが用いられている。そして、図５に示すように、最上行をなすｎ＋拡散領域をポリシリコン配線層による２本のワード線ＷＬ０およびＷＬ１が横切り、次の１行をなすｎ＋拡散領域をポリシリコン配線層による２本のワード線ＷＬ２およびＷＬ３が横切り、という具合に、ｎ＋拡散領域の各行を１行当たり２本のワード線が横切っている。ここで、ワード線ＷＬ０は第０行の不揮発性メモリセルの選択トランジスタＴ１のゲートとなっており、ワード線ＷＬ１は第１行の不揮発性メモリセルの選択トランジスタＴ１のゲートとなっている。他のワード線も同様である。

また、第０行の不揮発性メモリセルおよび第１行の不揮発性メモリセルの共用の第１メタル層１Ｍによるソース線ＳＬ０１が２本のワード線ＷＬ０およびＷＬ１の間の領域を横切っており、その下のｎ＋拡散層とコンタクトホールＣＳ１を介して接続されている。同様に第２行の不揮発性メモリセルおよび第３行の不揮発性メモリセルの共用の第１メタル層１Ｍによるソース線ＳＬ２３が２本のワード線ＷＬ２およびＷＬ３の間の領域を横切っており、その下のｎ＋拡散層とコンタクトホールＣＳ１を介して接続されている。このコンタクトホールＣＳ１を介してソース線と接続されたｎ＋拡散領域が不揮発性メモリセルの選択トランジスタＴ１のソースである。

また、図５に示すレイアウト例では、最左列をなすｎ＋拡散領域を第２メタル層２Ｍによるビット線ＢＬ０および反転ビット線ＢＬＢ０が横切り、次の１列をなすｎ＋拡散領域を第２メタル層２Ｍによるビット線ＢＬ１および反転ビット線ＢＬＢ１が横切り、という具合に、ｎ＋拡散領域の各列をビット線ＢＬおよび反転ビット線ＢＬＢが横切っている。

図６に示すように、第２メタル層２Ｍによる反転ビット線ＢＬＢの下方にはＭＴＪ素子である抵抗変化型素子Ｒ２が配置されており、反転ビット線ＢＬＢはこの抵抗変化型素子Ｒ２のフリー層とビアＶ１を介して接続されている。また、図６および図７に示すように、第２メタル層２Ｍによるビット線ＢＬの下方にはＭＴＪ素子である抵抗変化型素子Ｒ１が配置されており、ビット線ＢＬはこの抵抗変化型素子Ｒ１のピン層とビアＶ１を介して接続されている。そして、抵抗変化型素子Ｒ２のピン層と抵抗変化型素子Ｒ１のフリー層は第１メタル層１Ｍによる配線に接続されており、この配線はコンタクトホールＣＳ２を介してｎ＋拡散領域に接続されている。この抵抗変化型素子Ｒ２のピン層と抵抗変化型素子Ｒ１のフリー層とが接続されたｎ＋拡散領域が不揮発性メモリセルの選択トランジスタＴ１のドレインである。

このような、１個のトランジスタと２個の抵抗変化型素子からなる１Ｔ２Ｒの構成にすることにより、従来の２Ｔ２Ｒ方式より小さな面積で、高速動作が可能であり、かつ、低消費電力で安価な不揮発性メモリを実現することができる。

図８は本実施形態による不揮発性メモリセルアレイの他の構成例を示すレイアウト図である。また、図９は図８のＡ−Ａ’線断面図、図１０は図８のＢ−Ｂ’線断面図、図１６にＣ−Ｃ‘面の断面図、図１７にＤ−Ｄ’面の断面図を示す。

図８において、破線で囲まれた領域に不揮発性メモリセルＭ００がある。このレイアウト例では、第２メタル層によるソース線ＳＬ、第１メタル層１Ｍによるビット線ＢＬ、第３メタル層による反転ビット線ＢＬＢが使用されている。

このレイアウト例においても、図９〜図１２に示すように、ｐ型の半導体基板に不揮発性メモリセルの各列間を分離するためのトレンチ分離層ＳＴＩが形成されている。そして、半導体基板において、各トレンチ分離層ＳＴＩに挟まれた領域に、不揮発性メモリセルの選択トランジスタＴ１のソースまたはドレインとなるｎ＋拡散領域が形成されている。

図８に示すように、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、…は、図５の不揮発性メモリセルアレイと同様である。また、ソース線ＳＬ０１、ＳＬ１２、…は、図５のものと同様に２本のワード線の間の領域に配線されているが、これらのソース線は第２メタル層２Ｍにより構成されている。そして、この第２メタル層２Ｍによるソース線ＳＬ０１、ＳＬ１２、…は、図１０に示すように、ビアＶ１−１を介して第１メタル層１Ｍの配線に接続され、この配線がコンタクトホールＣＳ１を介してｎ＋拡散領域に接続されている。このビアＶ１−１、第１メタル層１Ｍによる配線、コンタクトホールＣＳ１を介してソース線ＳＬと接続されたｎ＋拡散領域が不揮発性メモリセルの選択トランジスタＴ１のソースである。

また、図８に示すレイアウト例では、最左列をなすｎ＋拡散領域を第１メタル層１Ｍによるビット線ＢＬ０および第３メタル層３Ｍによる反転ビット線ＢＬＢ０が横切り、次の１列をなすｎ＋拡散領域を第１メタル層１Ｍによるビット線ＢＬ１および第３メタル層３Ｍによる反転ビット線ＢＬＢ１が横切り、という具合に、ｎ＋拡散領域の各列をビット線および反転ビット線ＢＬＢが横切っている。

図８および図９に示すように、第３メタル層３Ｍによる反転ビット線ＢＬＢとその下方の第１メタル層１Ｍによるビット線ＢＬは、深さ方向に平行に並んで配線されている。そして、第３メタル層３Ｍによる反転ビット線ＢＬＢと第１メタル層１Ｍによるビット線ＢＬの間に第２メタル層２Ｍによる配線が配置されている。この第２メタル層２Ｍによる配線には抵抗変化型素子Ｒ２であるＭＴＪ素子ＭＴＪ２のピン層が載っており、このＭＴＪ素子ＭＴＪ２のフリー層はビアＶ２を介して反転ビット線ＢＬＢに接続されている。また、ＭＴＪ素子ＭＴＪ２が載った第２メタル層２Ｍの配線の下面はビアＶ１−３を介して抵抗変化型素子Ｒ１であるＭＴＪ素子ＭＴＪ１のフリー層に接続されている。そして、このＭＴＪ素子ＭＴＪ１のピン層は第１メタル層１Ｍによるビット線ＢＬの上に載っている。

また、ＭＴＪ素子ＭＴＪ２が載った第２メタル層２Ｍの配線は、図８および図９に示すように、ワード線ＷＬと平行に（すなわち、水平方向）ｎ＋拡散領域の右端境界付近まで延びており、この第２メタル層２Ｍの配線の右端部は、図９および図１２に示すように、ビアＶ１−２、第１メタル層１Ｍによる配線、コンタクトホールＣＳ２を介してｎ＋拡散領域に接続されている。この第１メタル層１Ｍによる配線、ビアＶ１−２、第１メタル層１Ｍによる配線、コンタクトホールＣＳ２を介してＭＴＪ素子ＭＴＪ１のピン層と接続されたｎ＋拡散領域が不揮発性メモリの選択トランジスタＴ１のドレインである。

このレイアウト例においても、図５〜図７のレイアウト例と同様な効果が得られる。まや、上述した図５〜図７のレイアウト例では、抵抗変化型素子Ｒ１およびＲ２のピン層とフリー層の向きが逆であり、抵抗変化型素子の製造工程が多少複雑となるが、図８〜図１２のレイアウト例では、抵抗変化型素子Ｒ１、Ｒ２の向きが同一方向となり、製造が容易であるという利点がある。

以上、この発明の実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば図５において、ソース線ＳＬを第２メタル層２Ｍとし、ビット線ＢＬおよび反転ビット線ＢＬＢを第１メタル層１Ｍとしてもよい。また、図８において、ビット線ＢＬを第３メタル層３Ｍとし、反転ビット線ＢＬＢを第１メタル層１Ｍとしてもよい。

Ｔ１……選択トランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＢＬ，ＢＬｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）……ビット線、ＢＬＢ，ＢＬＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）……反転ビット線、ＷＬ，ＷＬｉ（ｉ＝０〜ｍ）……ワード線、ＳＬ，ＳＬｉ−１，ｉ（ｉ＝１、３、…）……ソース線、１００−ｈ（ｈ＝０〜１５）……不揮発性メモリセルアレイ、Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）……不揮発性メモリセル、２００……行デコーダ、３００……列デコーダ、４００……カラムゲート部、ＣＧｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）、ＣＧＢｊｈ（ｊ＝０〜ｎ、ｈ＝０〜１５）……カラム選択スイッチ、ＤＬｈ（ｈ＝０〜１５）……データ線、ＤＬｈＢ（ｈ＝０〜１５）……反転データ線、９００……書込制御回路、６００−ｈ（ｈ＝０〜１５）……書き込みドライバ、７００−ｈ（ｈ＝０〜１５）……センスアンプ、８００−ｈ（ｈ＝０〜１５）……出力回路、５００…バイアス回路。

Claims (8)

1. ビット線および反転ビット線間に直列に介挿された第１および第２の抵抗変化型素子と、
   前記第１および第２の抵抗変化型素子が共通接続された共通ノードとソース線との間に介挿され、ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる選択トランジスタとを具備し、
   前記第１および第２の抵抗変化型素子は、前記ビット線から前記反転ビット線に向かう電流を流したときに各々の抵抗値が第１の方向およびその逆方向の第２の方向に各々変化し、前記反転ビット線および前記ビット線に向かう電流を各々に流したときに各々の抵抗値が前記第２の方向および前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性メモリセル。
2. 請求項１に記載の不揮発性メモリセルを複数使用した不揮発性メモリセルアレイを備えた不揮発性メモリにおいて、
   前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して入力データの書き込みを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、当該不揮発性メモリセルが接続されたビット線および反転ビット線の組と前記ソース線との間に前記入力データに応じた極性の電圧を与えるとともに、当該不揮発性メモリセルの選択トランジスタをＯＮにする選択電圧をワード線に出力し、
   前記不揮発性メモリセルアレイの所望の不揮発性メモリからデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記ソース電圧から所定電圧だけ隔たった電圧を当該不揮発性メモリセルが接続されたビット線および反転ビット線の組に与え、このビット線および反転ビット線に流れる各電流の電流差に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性メモリ。
3. 行列状に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイであって、各不揮発性メモリセルが、前記不揮発性メモリセルアレイにおける不揮発性メモリセルの各列に沿って配線されたビット線および反転ビット線間に直列に介挿された第１および第２の抵抗変化型素子と、前記第１および第２の抵抗変化型素子が共通接続された共通ノードとソース線との間に介挿され、前記不揮発性メモリセルアレイにおける不揮発性メモリセルの各行に沿って配線されたワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる選択トランジスタとを具備し、前記第１および第２の抵抗変化型素子は、前記ビット線から前記反転ビット線に向かう電流を流したときに各々の抵抗値が第１の方向およびその逆方向の第２の方向に各々変化し、前記反転ビット線および前記ビット線に向かう電流を各々に流したときに各々の抵抗値が前記第２の方向および前記第１の方向に各々変化する抵抗変化型素子である不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイにおいてアクセス対象である不揮発性メモリセルが属する行のワード線に前記選択トランジスタをＯＮさせる選択電圧を出力する行デコーダと、
   前記不揮発性メモリセルアレイにおいてアクセス対象である不揮発性メモリセルが属する列のビット線および反転ビット線をデータ線および反転データ線に接続する列デコーダと、
   ライトアクセス時、前記データ線および反転データ線の組に対して入力データに応じた極性の書き込み電圧を印加する書き込み手段と、
   リードアクセス時、前記データ線に流れる電流と前記反転データ線に流れる電流との電流差に基づいて、アクセス対象である不揮発性メモリセルからの読み出しデータを判定する読み出し手段とを具備し、
   前記不揮発性メモリセルアレイのソース線の電位を固定して、前記ライトアクセスおよびリードアクセスを行うことを特徴とする不揮発性メモリ。
   
4. リードアクセスおよびライトアクセスが行われていない期間、前記不揮発性メモリセルアレイにおける全てのビット線および全ての反転ビット線にプリチャージ電圧を印加するバイアス回路を具備し、リードアクセス時およびライトアクセス時に、アクセス対象でない不揮発性メモリセルが属する各列のビット線および反転ビット線にプリチャージ電圧を保持させるようにしたことを特徴とする請求項３に記載の不揮発性メモリ。
5. 行方向に延び、かつ、列方向に並び、行列状に配列された複数のトランジスタのゲートを各々構成する複数本のワード線と、
   前記複数本のワード線と平行に配線され、前記行列状に配列された複数のトランジスタのソースに接続された複数本のソース配線と、
   前記ソース線と異なるレイヤの配線により構成されており、前記複数本のワード線と直交し、前記行列状に配列された複数のトランジスタの各列に沿って配線された複数本のビット線および複数本の反転ビット線と、
   前記複数のトランジスタにおける各列の各トランジスタの各ドレインと当該列のビット線との間に介挿された複数の第１の抵抗変化型素子と、
   前記複数のトランジスタにおける各列の各トランジスタの各ドレインと当該列の反転ビット線との間に介挿された複数の第２の抵抗変化型素子と
   を具備することを特徴とする不揮発性メモリセルアレイ。
6. 前記第１および第２の抵抗変化型素子はＭＴＪ素子であり、
   前記第１の抵抗変化型素子は、ピン層およびフリー層のうちの一方が前記ビット線に接続され、他方を下方に向け、前記第２の抵抗変化型素子は、ピン層およびフリー層のうちの他方が前記反転ビット線に接続され、一方を下方に向けて、前記ビット線および前記反転ビット線の各々の下方に配置されており、前記第１の抵抗変化型素子におけるピン層およびフリー層のうちの他方と、前記第２の抵抗変化型素子におけるピン層およびフリー層のうちの一方は、メタル層配線を介して前記トランジスタのドレインに接続されていることを特徴とする請求項５に記載の不揮発性メモリセルアレイ。
7. 行方向に延び、かつ、列方向に並び、行列状に配列された複数のトランジスタのゲートを各々構成する複数本のワード線と、
   前記複数本のワード線と平行に配線され、前記行列状に配列された複数のトランジスタのソースに接続された複数本のソース配線と、
   前記ソース線と異なるレイヤの配線により構成されており、前記複数本のワード線と直交し、前記行列状に配列された複数のトランジスタの各列に沿って配線された複数本のビット線と、
   前記複数本のビット線と深さ方向に平行に並んで配線され、前記ソース線および前記ビット線のいずれとも異なるレイヤの配線により構成された複数本の反転ビット線と、
   前記複数のトランジスタにおける各列の各トランジスタの各ドレインと当該列のビット線との間に介挿された複数の第１の抵抗変化型素子と、
   前記複数のトランジスタにおける各列の各トランジスタの各ドレインと当該列の反転ビット線との間に介挿された複数の第２の抵抗変化型素子と
   を具備することを特徴とする不揮発性メモリセルアレイ。
8. 前記第１の抵抗変化型素子および前記第２の抵抗変化型素子は、各々ＭＴＪ素子であり、前記ビット線および前記反転ビット線の間に深さ方向に並んで配置されており、前記第１の抵抗変化型素子におけるピン層およびフリー層の一方は前記ビット線に接続され、前記第２の抵抗変化型素子におけるピン層およびフリー層の他方は前記反転ビット線に接続され、前記第１の抵抗変化型素子におけるピン層およびフリー層の他方および前記第２の抵抗変化型素子におけるピン層およびフリー層の一方はメタル層配線を介して前記トランジスタのドレインと接続されていることを特徴とする請求項７に記載の不揮発性メモリセルアレイ。

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