KR20120114056A - 자기 메모리 장치를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조 - Google Patents

자기 메모리 장치를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조 Download PDF

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Abstract

비트라인과 소스라인 간에 접속되며, 비트라인 방향으로 인접하는 한 쌍의 자기 메모리 셀이 소스라인을 공유하는 복수의 자기 메모리 셀로 이루어진 메모리 셀 어레이를 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로로서, 정의 기록전압 공급단자와 부의 기록전압 공급단자 간에 접속되어, 라이트 인에이블 신호 및 데이터 신호에 따라 정의 기록전압 또는 부의 기록전압에 의한 전류를 비트라인에 선택적으로 공급하는 스위칭부를 포함하는 자기 메모리 장치를 제공한다.

Description

자기 메모리 장치를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조{Write Driver Circuit for Magnetic Random Access Memory Apparatus, Magnetic Random Access Memory Apparatus and Layout Structure for the Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 자기 메모리 장치(Magnetic Random Access Memory Apparatus)를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 동작 속도가 빠르고 전력 소모량이 낮은 장점이 있는 반면 휘발성이라는 단점이 있다. 아울러, 플래쉬(Flash) 메모리는 전원이 오프되어도 저장된 정보를 잃지 않는 비휘발성 특성과 통상의 하드 디스크에 비해 소형화가 가능하고 물리적 충격에 강하며, 액세스 속도가 빠른 장점이 있는 반면, DRAM에 비해 동작 속도가 느리며 동작 전압이 높은 단점이 있다.
최근에는 이러한 DRAM 및 플래쉬 메모리의 장점을 지닌 다양한 메모리 장치가 개발되고 있으며, 그 중 대표적인 예로 자기 메모리(Magnetic Random Access Memory) 장치를 들 수 있다. MRAM은 자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로, 자성을 이용하기 때문에 안전성이 우수한 장점이 있다.
일반적으로 MRAM은 비트라인, 워드라인 및 워드라인과 평행한 디지트 라인을 구비하며, 비트라인과 디지트 라인에 동시에 전류가 흐를 때 발생하는 자기장의 벡터 합을 이용하여 데이터를 기록한다. 이러한 MRAM은 추가의 디지트 라인이 필요하기 때문에 셀의 크기를 소형화하는 데 한계가 있다. 또한, 하나의 셀을 선택하여 데이터를 기록할 때, 선택되지 않은 셀들이 자기장에 노출될 수 있고, 이로 인해 비선택 셀의 데이터 저장 상태가 반전되는 문제가 발생할 수 있다.
이러한 MRAM의 문제를 해결하기 위해 스핀 전달을 이용한 자기 메모리 장치(Spin Transfer Torque Magnetic Random Access Memory; STT-MRAM)가 개발되었다.
STT-MRAM은 정렬된 스핀 방향을 갖는 고밀도 전류가 강자성체에 입사할 경우, 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하는 현상 즉, STT(Spin Transfer Torque) 현상을 이용한 것이다. STT-MRAM은 비트라인과 소스라인 사이에 연결되는 하나의 선택 트랜지스터 및 하나의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함한다.
도 1은 일반적인 STT-MRAM에 적용되는 자기 터널 접합 소자의 일 예시도이다.
도시한 것과 같이, 자기 터널 접합 소자(1)는 상부전극으로서의 제 1 전극층과 하부전극으로서의 제 2 전극층, 한 쌍의 자성층인 제 1 자성층과 제 2 자성층 및 한 쌍의 자성층 사이에 형성되는 터널링 장벽층을 포함한다.
여기에서, 제 1 자성층은 MTJ에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제 2 자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 MTJ는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2a 및 2b는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.
먼저, 도 2a는 MTJ 소자에 논리 로우(0) 레벨의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 기록하고자 함에 따라, 해당 워드라인(WL)이 인에이블되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 비트라인(BL)으로부터 소스라인(SL) 방향 즉, MTJ의 상부전극인 제 1 전극층으로부터 하부전극인 제 2 전극층으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제 1 자성층의 방향과 고정 자성층인 제 2 자성층의 자화 방향이 평행(Parallel)하게 되면서, 저저항 상태가 되며, 이 때의 데이터를 논리 로우(0)로 정의할 수 있다.
한편, 도 2b는 MTJ 소자에 논리 하이(1) 상태의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 해당 워드라인(WL)이 인에이블되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 소스라인(SL)으로부터 비트라인(BL) 방향 즉, 제 2 전극층으로부터 제 1 전극층으로 전류가 흐르게 되면(화살표 방향), 제 1 자성층의 방향과 제 2 자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 MTJ가 고저항 상태를 갖게 되고, 이 때의 데이터를 논리 하이(1)로 정의할 수 있다.
이와 같이, 전류의 양방향 흐름을 이용하여 데이터를 기록하는 일반적인 STT-MRAM 장치의 셀 어레이 구조는 도 3과 같다.
도 3에 도시한 것과 같이, 소스라인(SL0, SL1) 및 비트라인(BL0, BL1)는 서로 평행하게 배열되고, 워드라인(WL0, WL1)은 소스라인/비트라인과 수직으로 배열된다.
비트라인과 소스라인 간에는 MTJ 및 선택 트랜지스터가 직렬 접속되어, 비트라인으로부터 소스라인, 또는 소스라인으로부터 비트라인으로 전류를 흘려 데이터를 기록하게 된다.
도 4는 도 3에 도시한 셀 어레이의 레이아웃도이다.
액티브 영역(10)으로 정의된 부분에 MTJ, 선택 트랜지스터가 형성되며, 비트라인과 소스라인 상에 MTJ와 선택 트랜지스터가 직렬 접속되고, 선택 트랜지스터의 게이트 단자에 워드라인이 배치되는 것을 알 수 있다.
이러한 구조의 STT-MRAM은 단위 셀의 면적(12)이 12F2(F≒워드라인의 피치)로, 각각의 셀마다 각각 비트라인 및 소스라인을 구비함에 따라 단위 셀의 면적을 최소화하는 데 한계가 있다.
도 5는 일반적인 STT-MRAM을 위한 라이트 드라이버 회로도이다.
도시한 것과 같이, 라이트 드라이버 회로는 데이터 신호(DATA)의 반전 신호와 라이트 인에이블 신호(WREN)를 입력으로 하여, 두 입력 신호가 모두 하이 레벨인 경우 로우 레벨의 신호를 출력하는 제 1 논리 소자(ND1), 데이터 신호(DATA)의 반전 신호와 라이트 인에이블 신호(WREN)의 반전 신호를 입력으로 하여, 두 입력 신호가 모두 로우 레벨인 경우 하이 레벨의 신호를 출력하는 제 2 논리 소자(NR1)를 포함한다.
아울러, 라이트 드라이버 회로는 제 1 논리 소자(ND1)의 출력 신호에 의해 구동되며 전원전압 단자(VDD)에 소스 단자가 접속되는 제 1 트랜지스터(P1), 제 1 트랜지스터(P1)의 드레인 단자에 드레인 단자가 접속되고 소스 단자가 접지단자(VSS)에 접속되며 제 2 논리 소자(NR1)의 출력 신호에 의해 구동되는 제 2 트랜지스터(N1)를 포함한다. 그리고, 이에 더하여, 전원전압 단자(VDD)에 소스 단자가 접속되고 제 2 논리 소자(NR1)의 반전 출력 신호에 의해 구동되는 제 3 트랜지스터(P2), 제 3 트랜지스터(P2)의 드레인 단자에 드레인 단자가 접속되고 소스 단자가 접지단자(VSS)에 접속되며 제 1 논리 소자(ND1)의 반전 출력 신호에 의해 구동되는 제 4 트랜지스터(N2)를 포함한다.
STT-MRAM에 데이터를 기록하기 위하여 라이트 인에이블 신호(WREN)가 인에이블된다. 그리고, 기록하고자 하는 데이터(DATA)가 하이레벨로 입력되는 경우, 제 1 논리 소자(ND1)의 출력 신호는 하이 레벨, 제 2 논리 소자(NR1)의 출력 신호는 하이 레벨이 되고, 제 2 트랜지스터(N1) 및 제 3 트랜지스터(P2)가 턴온되는 반면, 제 1 트랜지스터(P1) 및 제 4 트랜지스터(N2)는 턴오프된다.
결국 비트라인(BL) 접속 단자는 로우 레벨이 되고 소스라인(SL) 접속 단자는 하이 레벨이 되어, 소스 라인으로부터 비트라인 방향으로 전류가 흐르게 되고 MTJ에는 하이 레벨의 데이터가 기록된다.
반면, 기록하고자 하는 데이터(DATA)가 로우 레벨로 입력되면, 제 1 트랜지스터(P1) 및 제 4 트랜지스터(N2)가 턴온되는 반면, 제 2 트랜지스터(P2) 및 제 3 트랜지스터(N1)가 턴오프된다. 따라서 비트라인(BL)으로부터 소스라인(SL)으로 전류가 흐르게 되어 MTJ에는 로우 레벨의 데이터가 기록된다.
현재의 STT-MRAM은 각 단위 셀마다 비트라인 및 소스라인이 배치된다. 따라서, 도 4에 도시한 것과 같이 단위 셀의 면적이 12F2로 집적도에 한계가 있다.
아울러, 각 단위 셀에 데이터를 기록할 때 도 5와 같은 라이트 드라이버를 통해 전류를 공급한다. 즉, 비트라인(BL)으로 전류를 공급하기 위한 소자(P1, N1) 및 소스라인(SL)으로 전류를 공급하기 위한 소자(P2, N2)가 각각 필요하다. 따라서 소모 전류 면에서의 효율성이 보장되지 않는다.
본 발명은 공통 소스라인을 포함하는 자기 메모리 장치에 대하여 비트라인으로 기록 전류를 공급할 수 있는 라이트 드라이버 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 집적도가 향상된 자기 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 공통 소스라인을 갖는 자기 메모리 장치의 레이아웃 구조를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 자기 메모리 장치를 위한 라이트 드라이버 회로는 비트라인과 소스라인 간에 접속되며, 상기 비트라인 방향으로 인접하는 한 쌍의 자기 메모리 셀이 상기 소스라인을 공유하는 복수의 자기 메모리 셀로 이루어진 메모리 셀 어레이를 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로로서, 정의 기록전압 공급단자와 부의 기록전압 공급단자 간에 접속되어, 라이트 인에이블 신호 및 데이터 신호에 따라 상기 정의 기록전압 또는 상기 부의 기록전압에 의한 전류를 상기 비트라인에 선택적으로 공급하는 스위칭부를 포함한다.
한편, 본 발명의 일 실시예에 의한 자기 메모리 장치는 복수의 워드라인; 상기 복수의 워드라인과 수직하는 복수의 비트라인; 상기 워드라인과 평행한 복수의 공통 소스라인; 상기 비트라인과 상기 공통 소스라인 간에 접속되는 복수의 자기 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 비트라인에 접속되는 라이트 드라이버 회로;를 포함한다.
다른 한편, 본 발명의 일 실시예에 의한 자기 메모리 장치의 레이아웃 구조는 복수의 비트라인; 상기 비트라인과 수직 배열되는 복수의 워드라인; 상기 워드라인과 평행하도록 배열되는 복수의 공통 소스라인; 및 상기 워드라인 및 상기 비트라인 간에 접속되는 복수의 단위 자기 메모리 셀을 포함하는 메모리 셀 어레이;를 포함하고, 단위 자기 메모리 셀은 상기 비트라인의 연장 방향으로 인접한 단위 자기 메모리 셀과 상기 공통 소스라인을 공유한다.
본 발명에 의한 자기 메모리 장치는 공통 소스라인을 구비하며, 공통 소스라인은 접지단자에 고정 접속된다.
공통 소스라인을 도입함에 의해 각 단위 셀마다 소스라인을 형성하지 않고 인접하는 한 쌍의 자기 터널 접합 소자가 하나의 소스라인을 공유하기 때문에 단위 셀의 면적을 대폭 감소시킬 수 있을 뿐 아니라 제조 원가를 절감할 수 있는 이점이 있다.
한편, 공통 소스라인이 접지단자에 고정됨에 따라, 라이트 드라이버는 비트라인으로만 전류를 공급하도록 구성할 수 있다. 결국, 라이트 드라이버를 구성하는 데 필요한 소자의 수를 절반 수준으로 감소시킬 수 있고, 이에 따라 메모리 장치의 동작 소모 전류 또한 감소되므로, 메모리 장치의 동작 효율을 개선할 수 있다.
도 1은 일반적인 STT-MRAM에 적용되는 자기 터널 접합 소자의 일 예시도,
도 2a 및 2b는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면,
도 3은 일반적인 STT-MRAM 장치의 셀 어레이 구조도,
도 4는 도 3에 도시한 셀 어레이의 레이아웃도,
도 5는 일반적인 STT-MRAM을 위한 라이트 드라이버 회로도,
도 6은 본 발명의 일 실시예에 의한 자기 메모리 장치의 셀 어레이 구조도,
도 7은 도 6에 도시한 셀 어레이의 레이아웃도,
도 8은 본 발명의 일 실시예에 의한 자기 메모리 장치를 위한 라이트 드라이버 회로를 설명하기 위한 도면,
도 9 및 도 10은 도 8에 도시한 라이트 드라이버 회로에서의 데이터 기록 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 6은 본 발명의 일 실시예에 의한 자기 메모리 장치의 셀 어레이 구조도이다.
도시한 것과 같이, 본 발명의 일 실시예에 의한 자기 메모리 장치(100)는 복수의 단위 자기 메모리 셀(122, 124)을 포함하는 메모리 셀 어레이(120) 및 메모리 셀 어레이(120)의 비트라인으로 기록전류를 공급하는 라이트 드라이버 회로(110)를 구비한다.
각 단위 자기 메모리 셀(122, 124)은 비트라인(BL)과 공통 소스라인(CSL) 간, 또는 공통 소스라인(CSL)과 비트라인(BL)간에 직렬 접속되는 자기 터널 접합 소자(MTJ) 및 워드라인에 의해 구동되는 선택 트랜지스터(ST)를 포함한다. 아울러, 비트라인(BL)의 연장 방향으로 인접하는 한 쌍의 메모리 셀(122, 124)은 소스라인을 공유하는 공통 소스라인(CSL) 구조를 가지며, 워드라인(WL)과 소스라인(SL)은 상호 평행하고, 비트라인(BL)은 워드라인(WL)/소스라인(SL)과 수직하도록 형성된다.
한 쌍의 메모리 셀에 대하여 본 발명의 자기 메모리 장치의 셀 어레이 구조를 설명하면 다음과 같다.
제 1 자기 메모리 셀(122)은 비트라인(BL0)에 접속되는 제 1 자기 터널 접합 소자(MTJ1) 및 제 1 자기 터널 접합 소자(MTJ1)와 공통 소스단(CS) 간에 접속되어 제 1 워드라인(WL0)에 의해 구동되는 제 1 선택 트랜지스터(ST1)를 포함한다. 그리고, 제 2 자기 메모리 셀(124)은 공통 소스단(CS)에 접속되어 제 2 워드라인(WL1)에 의해 구동되는 제 2 선택 트랜지스터(ST2), 제 2 선택 트랜지스터(ST2)와 비트라인(BL0) 간에 접속되는 제 2 자기 터널 접합 소자(MTJ2) 및 공통 소스단(CS)과 접지단자(VSS) 간에 접속되는 공통 소스라인(CSL)을 포함한다.
한 쌍의 단위 자기 메모리 셀(122, 124)은 공통 소스라인(CSL)을 중심으로 대칭 구조를 가지며, 공통 소스라인(CSL)은 각 워드라인(WL0, WL1)과는 평행하고 각 비트라인(BL0, BL1)과는 수직하도록 배열된다.
도 7은 도 6에 도시한 셀 어레이의 레이아웃도이다.
도시한 것과 같이, 공통 소스라인(CSL)이 워드라인(WL)과 평행하고 비트라인(BL)과 수직하도록 배치된 것을 알 수 있다. 아울러, 하나의 공통 소스라인(CSL)을 중심으로 한 쌍의 자기 터널 접합 소자(MTJ)가 배치된다.
본 발명의 일 실시예에서, 단위 액티브 영역(20) 간의 공간에 더미 워드라인(DWL)을 형성하는 것도 가능하다. 이 경우 배선 형성 공정시 균일한 간격으로 워드라인을 패터닝할 수 있는 이점이 있다.
결국, 단위 자기 메모리 셀의 면적(22)은 6F2가 되어 도 4에 도시한 자기 메모리 장치에 비하여 면적 효율이 대폭 향상된 것을 알 수 있다.
도 6 및 도 7에 도시한 자기 메모리 장치에서, 데이터 기록 동작시 공통 소스라인(CSL)은 접지단자(VSS)에 접속된다. 따라서, 라이트 드라이버는 비트라인으로만 전류를 공급하는 것으로 충분하다. 그리고, 전류의 흐름을 제어하기 위해 접지전압 보다 높으면서 비트라인으로부터 소스라인으로 전류 흐름을 발생할 수 있는 정(+)의 기록전류, 또는 접지전압보다 낮으면서 소스라인으로부터 비트라인으로 전류 흐름을 발생할 수 있는 부(-)의 기록전류을 공급하도록 라이트 드라이버를 구현할 수 있다.
도 8은 본 발명의 일 실시예에 의한 자기 메모리 장치를 위한 라이트 드라이버 회로를 설명하기 위한 도면이다.
단위 자기 메모리 셀(122)의 비트라인(BL)에 기록전류를 공급하기 위하여, 본 발명에 의한 라이트 드라이버 회로(110)는 정의 기록전압 공급단자(+VDD)와 부의 기록전압 공급단자(-VDD) 간에 접속되어, 라이트 인에이블 신호(WREN) 및 데이터 신호(DATA)에 따라 상기 정의 기록전압 또는 상기 부의 기록전압을 선택적으로 공급하는 스위칭부(112)를 포함한다.
아울러, 라이트 인에이블 신호(WREN) 및 데이터 신호(DATA)에 응답하여 스위칭부(112)의 구동 여부를 결정하는 입력 구동부(114)를 더 포함한다. 또한, 입력 구동부(114)는 데이터 신호(DATA)와 라이트 인에이블 신호(WREN)에 응답하여 스위칭부(112)로 제 1 구동신호를 출력하는 제 1 구동부(1141) 및 데이터 신호(DATA)와 라이트 인에이블 신호(WREN)에 응답하여 스위칭부(112)로 제 2 구동신호를 출력하는 제 2 구동부(1143)를 포함하도록 구성된다. 제 1 구동부(1141)는 입력 신호(WREN)가 모두 로우 레벨일 때 로우 레벨의 신호를 출력하도록 구성할 수 있으며, 제 2 구동부(1143)은 입력 신호가 모두 하이 레벨일 때 하이 레벨의 신호를 출력하도록 구성할 수 있다.
보다 구체적으로, 입력 구동부(114)는 데이터 신호(DATA)와 라이트 인에이블 신호(WREN)의 반전 신호를 입력으로 하여 두 입력 신호가 모두 로우 레벨인 경우 하이 레벨의 신호를 출력하는 제 1 논리소자(NR11), 데이터 신호(DATA)와 라이트 인에이블 신호(WREN)를 입력으로 하여 두 입력 신호가 모두 하이 레벨인 경우 로우 레벨의 신호를 출력하는 제 2 논리소자(ND11), 제 1 논리소자(NR11)의 출력을 반전 구동하는 제 1 인버터(IV11), 제 2 논리소자(ND11)의 출력을 반전 구동하는 제 2 인버터(IV12)를 포함한다.
아울러, 스위칭부(112)는 정의 기록전압 단자(+VDD)와 비트라인(BL) 접속 단자 간에 접속되어 제 1 인버터(IV11)의 출력 신호에 의해 구동되는 제 1 스위칭 소자(P11), 비트라인(BL) 접속 단자와 부의 기록전압 단자(-VDD) 간에 접속되어 제 2 인버터(IV12)의 출력 신호에 의해 구동되는 제 2 스위칭 소자(N11)를 포함하도록 구성된다.
단위 자기 메모리 셀(122)은 비트라인(BL)와 공통 소스라인(CSL)에 접속되며 기록 동작시 공통 소스라인(CSL)에는 접지전압이 인가된다.
그리고, 데이터 기록을 위해 라이트 인에이블 신호(WREN)가 인에이블되면, 데이터 신호(DATA)의 레벨에 따라 비트라인에 정의 기록전압(+VDD) 또는 부의 기록전압(-VDD)에 의한 전류가 인가된다. 기록전압은 예를 들어 전원전압(VDD)을 이용하여 공급할 수 있다.
도 9 및 도 10은 도 8에 도시한 라이트 드라이버 회로에서의 데이터 기록 동작을 설명하기 위한 도면이다.
먼저, 도 9는 단위 자기 메모리 셀에 하이 레벨의 데이터를 기록하는 경우를 설명하기 위한 도면이다.
이 경우 라이트 인에이블 신호(WREN) 및 데이터 신호(DATA)가 모두 하이 레벨로 입력되어, 제 1 논리소자(NR11) 및 제 2 논리소자(ND11)로부터 각각 로우 레벨의 신호가 출력된다. 결국 제 1 스위칭 소자(P11)는 턴오프되는 반면, 제 2 스위칭 소자(N11)는 턴온되어 비트라인으로는 부의 기록전압(-VDD)에 의한 전류가 인가된다.
따라서, 화살표로 나타낸 것과 같이 전류는 공통 소스라인(CSL) 즉, 접지단자(VSS)로부터 비트라인(BL) 방향으로 흐르게 되고, 자기 터널 접합 소자(MTJ)를 구성하는 제 1 자성층의 방향과 제 2 자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 MTJ가 고저항 상태로 되어,하이 레벨의 데이터가 기록된다.
도 10은 단위 자기 메모리 셀에 로우 레벨의 데이터를 기록하는 경우를 설명하기 위한 도면으로, 이 경우 라이트 인에이블 신호(WREN)는 하이 레벨로, 데이터 신호(DATA)는 로우 레벨로 입력된다.
입력 신호의 레벨에 따라 제 1 논리소자(NR11) 및 제 2 논리소자(ND11)의 출력 신호는 각각 하이 레벨이 되어, 제 1 스위칭 소자(P11)가 턴온되는 반면, 제 2 스위칭 소자(N11)는 턴오프된다.
따라서, 비트라인(BL)에는 정의 기록전압(+VDD)에 의한 전류가 인가되어, 비트라인(BL)으로부터 공통 소스라인(CSL) 즉, 접지단자(VSS)로 전류 흐름 경로가 형성된다. 결국, 자기 터널 접합 소자(MTJ)의 상부전극인 제 1 전극층으로부터 하부전극인 제 2 전극층으로 전류가 흐르게 되고(화살표 방향), 자유 자성층인 제 1 자성층의 방향과 고정 자성층인 제 2 자성층의 자화 방향이 평행(Parallel)하게 되면서 저저항 상태가 되며, 로우 레벨의 데이터가 기록된다.
본 발명에서는 데이터 기록시 소스라인이 접지단자에 접속된다. 따라서 기록전류는 비트라인으로만 인가하는 것으로도 충분하며, 결국 라이트 드라이버에서 소스라인에 기록전류를 인가하는 구성요소를 배제할 수 있다. 이에 따라, 라이트 드라이버가 차지하는 면적을 감소시킬 수 있을 뿐 아니라, 기록전류 소모량 또한 최소화할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 자기 메모리 장치
110 : 라이트 드라이버 회로
120 : 메모리 셀 어레이
122, 124 : 단위 자기 메모리 셀
MTJ : 자기 터널 접합 소자
BL : 비트라인
CSL : 소스라인
WL : 워드라인

Claims (15)

  1. 비트라인과 소스라인 간에 접속되며, 상기 비트라인 방향으로 인접하는 한 쌍의 자기 메모리 셀이 상기 소스라인을 공유하는 복수의 자기 메모리 셀로 이루어진 메모리 셀 어레이를 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로로서,
    정의 기록전압 공급단자와 부의 기록전압 공급단자 간에 접속되어, 라이트 인에이블 신호 및 데이터 신호에 따라 상기 정의 기록전압 또는 상기 부의 기록전압에 의한 전류를 상기 비트라인에 선택적으로 공급하는 스위칭부를 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 라이트 드라이버 회로는 상기 라이트 인에이블 신호 및 상기 데이터 신호에 응답하여 상기 스위칭부의 구동 여부를 결정하는 입력 구동부를 더 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 입력 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호에 응답하여 상기 스위칭부로 제 1 구동신호를 출력하는 제 1 구동부; 및
    상기 데이터 신호와 상기 라이트 인에이블 신호에 응답하여 상기 스위칭부로 제 2 구동신호를 출력하는 제 2 구동부;
    를 포함하는 자기 메모리 장치를 위한 라이트 드라이버 회로.
  4. 제 3 항에 있어서,
    상기 제 1 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호가 모두 로우 레벨일 때 로우 레벨의 신호를 출력하도록 구성되고, 상기 제 2 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호가 모두 하이 레벨일 때 하이 레벨의 신호를 출력하도록 구성되는 자기 메모리 장치를 위한 라이트 드라이버 회로.
  5. 복수의 워드라인;
    상기 복수의 워드라인과 수직하는 복수의 비트라인;
    상기 워드라인과 평행한 복수의 공통 소스라인;
    상기 비트라인과 상기 공통 소스라인 간에 접속되는 복수의 자기 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 비트라인에 접속되는 라이트 드라이버 회로;
    를 포함하는 자기 메모리 장치.
  6. 제 5 항에 있어서,
    인접하는 한 쌍의 자기 메모리 셀은 상기 공통 소스라인을 공유하는 자기 메모리 장치.
  7. 제 6 항에 있어서,
    상기 한 쌍의 자기 메모리 셀은, 상기 비트라인과 상기 공통 소스라인 간에 직렬 접속되는 제 1 자기 터널 접합 소자 및 제 1 선택 트랜지스터로 이루어지는 제 1 메모리 셀; 및
    상기 공통 소스라인과 상기 비트라인 간에 직렬 접속되는 제 2 선택 트랜지스터 및 제 2 자기 터널 접합 소자로 이루어지는 제 2 메모리 셀;
    을 포함하는 자기 메모리 장치.
  8. 제 5 항에 있어서,
    상기 라이트 드라이버 회로는 상기 자기 메모리 셀에 데이터를 기록하기 위해 상기 비트라인에 기록전류를 공급하고,
    데이터 기록 동작시 상기 공통 소스라인에는 접지전압이 인가되는 자기 메모리 장치.
  9. 제 8 항에 있어서,
    상기 라이트 드라이버 회로는, 정의 기록전압 공급단자와 부의 기록전압 공급단자 간에 접속되어, 라이트 인에이블 신호 및 데이터 신호에 따라 상기 정의 기록전압 또는 상기 부의 기록전압에 의한 전류를 상기 비트라인에 선택적으로 공급하는 스위칭부를 포함하는 자기 메모리 장치.
  10. 제 9 항에 있어서,
    상기 라이트 드라이버 회로는 상기 라이트 인에이블 신호 및 상기 데이터 신호에 응답하여 상기 스위칭부의 구동 여부를 결정하는 입력 구동부를 더 포함하는 자기 메모리 장치.
  11. 제 10 항에 있어서,
    상기 입력 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호에 응답하여 상기 스위칭부로 제 1 구동신호를 출력하는 제 1 구동부; 및
    상기 데이터 신호와 상기 라이트 인에이블 신호에 응답하여 상기 스위칭부로 제 2 구동신호를 출력하는 제 2 구동부;
    를 포함하는 자기 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호가 모두 로우 레벨일 때 로우 레벨의 신호를 출력하도록 구성되고, 상기 제 2 구동부는 상기 데이터 신호와 상기 라이트 인에이블 신호가 모두 하이 레벨일 때 하이 레벨의 신호를 출력하도록 구성되는 자기 메모리 장치.
  13. 복수의 비트라인;
    상기 비트라인과 수직 배열되는 복수의 워드라인;
    한 쌍의 상기 워드라인 사이에 상기 워드라인과 평행하도록 배열되는 복수의 공통 소스라인; 및
    상기 비트라인 및 상기 공통 소스라인 간에 접속되어 상기 워드라인에 인가되는 신호에 의해 구동되는 복수의 단위 자기 메모리 셀을 포함하는 메모리 셀 어레이;를 포함하고,
    상기 단위 자기 메모리 셀은 상기 비트라인의 연장 방향으로 인접한 단위 자기 메모리 셀과 상기 공통 소스라인을 공유하는 자기 메모리 장치의 레이아웃 구조.
  14. 제 13 항에 있어서,
    상기 비트라인의 연장 방향으로 인접하는 상기 한 쌍의 메모리 셀은 상기 공통 소스라인을 중심으로 대칭 구조를 갖는 자기 메모리 장치의 레이아웃 구조.
  15. 제 14 항에 있어서,
    상기 공통 소스라인을 공유하는 상기 한 쌍의 메모리 셀은 동일한 액티브 영역에 형성되고, 인접하는 액티브 영역 사이에 상기 워드라인과 수평한 방향으로 형성되는 더미 워드라인을 더 포함하는 자기 메모리 장치의 레이아웃 구조.
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US13/219,617 US8634232B2 (en) 2011-04-06 2011-08-27 Write driver circuit for MRAM, MRAM and layout structure thereof
JP2011199217A JP2012221546A (ja) 2011-04-06 2011-09-13 磁気メモリ装置のためのライトドライバー回路、磁気メモリ装置及びそのレイアウト構造

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488939B1 (ko) * 2013-06-07 2015-02-06 이화여자대학교 산학협력단 자기 저항 메모리
US9324382B2 (en) 2014-01-03 2016-04-26 Samsung Electronics Co., Ltd. Resistive memory device capable of improving sensing margin of data
KR20220044639A (ko) * 2020-10-02 2022-04-11 샌디스크 테크놀로지스 엘엘씨 반전된 mram 요소 수직 배향을 갖는 개선된 mram 크로스포인트 메모리

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981446B2 (en) * 2013-03-22 2015-03-17 Takashi Nakazawa Magnetic memory and manufacturing method thereof
KR102116792B1 (ko) * 2013-12-04 2020-05-29 삼성전자 주식회사 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
US9411391B2 (en) 2014-02-07 2016-08-09 Apple Inc. Multistage low leakage address decoder using multiple power modes
US9299412B2 (en) 2014-02-26 2016-03-29 Intel Corporation Write operations in spin transfer torque memory
US9431083B2 (en) 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
KR102124209B1 (ko) 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
KR102212755B1 (ko) 2014-07-31 2021-02-05 삼성전자주식회사 전압 발생기 및 이를 포함하는 메모리 장치
US9558800B2 (en) 2015-06-30 2017-01-31 Nxp Usa, Inc. Non-volatile random access memory (NVRAM)
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
TWI665672B (zh) * 2016-09-13 2019-07-11 東芝記憶體股份有限公司 Semiconductor memory device
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10395712B2 (en) * 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395711B2 (en) * 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
US11244983B2 (en) 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM memory cell layout for minimizing bitcell area
US11074970B2 (en) * 2019-10-30 2021-07-27 Micron Technology, Inc. Mux decoder with polarity transition capability
CN112992213B (zh) * 2019-12-16 2023-09-22 上海磁宇信息科技有限公司 存储器的列译码器
CN111599396A (zh) * 2020-04-27 2020-08-28 厦门半导体工业技术研发有限公司 一种rram电路及rram行形成的方法
US11621026B2 (en) 2020-12-01 2023-04-04 International Business Machines Corporation Write driver with magnetic field compensation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014281A (en) * 1997-12-04 2000-01-11 International Business Machines Corporation Using a read element and a read/write coupling path to detect write-safe conditions
JP2004179483A (ja) 2002-11-28 2004-06-24 Hitachi Ltd 不揮発性磁気メモリ
US7224601B2 (en) 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
JP2008269712A (ja) * 2007-04-20 2008-11-06 Renesas Technology Corp 薄膜磁性体半導体記憶装置
US7764536B2 (en) * 2007-08-07 2010-07-27 Grandis, Inc. Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory
JP2009087494A (ja) 2007-10-02 2009-04-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
KR101549979B1 (ko) * 2009-03-02 2015-09-03 삼성전자주식회사 양방향 저항성 메모리 장치, 이를 포함하는 메모리 시스템,및 그것의 데이터 입력 방법
US8077504B2 (en) * 2009-04-09 2011-12-13 Qualcomm Incorporated Shallow trench type quadri-cell of phase-change random access memory (PRAM)
CN102473448B (zh) * 2009-07-10 2015-07-01 希捷科技有限公司 具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列
JP5688081B2 (ja) * 2009-07-10 2015-03-25 シーゲイト テクノロジー エルエルシー ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
US8077501B2 (en) * 2009-09-11 2011-12-13 Grandis, Inc. Differential read and write architecture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488939B1 (ko) * 2013-06-07 2015-02-06 이화여자대학교 산학협력단 자기 저항 메모리
US9324382B2 (en) 2014-01-03 2016-04-26 Samsung Electronics Co., Ltd. Resistive memory device capable of improving sensing margin of data
KR20220044639A (ko) * 2020-10-02 2022-04-11 샌디스크 테크놀로지스 엘엘씨 반전된 mram 요소 수직 배향을 갖는 개선된 mram 크로스포인트 메모리

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