JP2013206493A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】センスアンプのサイズが小さく、かつ、データ読出し動作において中間電圧の必要のない不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、不揮発性の複数のメモリ素子を備える。ビット線対はメモリ素子に電流を流す。センストランジスタは、メモリ素子の第１の端に接続されたゲートを含む。電圧センス線は、センストランジスタの第１の端の電圧を伝達する。センスアンプは電圧センス線から伝達されたセンストランジスタの第１の端の電圧を検知する。
【選択図】図３

Description

本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。

従来、ＭＲＡＭ(Magnetoresistive Random Access Memory)等に用いられるセンスアンプは、メモリセルに流れる電流（セル電流）を検知することによってデータを検出している。従って、ＳＲＡＭ等の電圧検知型のセンスアンプに比較して、ＭＲＡＭ等の電流検知型のセンスアンプはサイズが大きい。

また、ＭＲＡＭ等では、リードディスプレイスターブを抑制するために、データ読出し時のビット線電圧は、高レベル電圧（ＶＤＤ）と低レベル電圧（ＶＳＳ）との間の中間電圧にする必要があった。

Noboru Sakimura et al., "MRAM Cell Technology for Over 500-MHz SoC"IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 42, NO. 4, APRIL 2007 Toshikazu Suzuki et al., "A Stable SRAM Cell Design Against Simultaneously R/W Disturbed Accesses" 2006 Symposium on VLSI Circuits Digest of Technical Papers

センスアンプのサイズが小さく、かつ、データ読出し動作において中間電圧の必要のない不揮発性半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、不揮発性の複数のメモリ素子を備える。ビット線対はメモリ素子に電流を流す。センストランジスタは、メモリ素子の第１の端に接続されたゲートを含む。電圧センス線は、センストランジスタの第１の端の電圧を伝達する。センスアンプは電圧センス線から伝達されたセンストランジスタの第１の端の電圧を検知する。

第１の実施形態に従ったＭＲＡＭのメモリチップを示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 第１の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図。 第１の実施形態に従ったＭＲＡＭの動作を示すタイミング図。 第1の実施形態のレイアウトの一例を示す図。 第1の実施形態のレイアウトの他の例を示す図。 第１の実施形態の変形例１によるＭＲＡＭの動作を示すタイミング図。 第１の実施形態の変形例２によるＭＲＡＭの動作を示すタイミング図。 第２の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図。 第３の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図。 第３の実施形態によるＭＲＡＭの動作を示すタイミング図。 第４の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図。 第４の実施形態によるＭＲＡＭの動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、これに限定されることなく、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲＲＡＭ等）にも適用可能である。

本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。

メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線対（例えばＢＬ１とＢＬ２）とワード線ＷＬとの交点に対応して配置されている。すなわち、メモリセルＭＣの一端は、ビット線対の一方ＢＬ１に接続され、他端はビット線対の他方ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。

センスアンプＳＡは、メモリセルＭＣのデータを検出する機能を有する。本実施形態では、センスアンプＳＡは、電圧検出型のセンスアンプである。ライトドライバＷＤは、例えば、ビット線ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、データを書き込むためにメモリセルＭＣに電圧差を印加する機能を有する。

メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。

データバッファとしてのＤＱバッファＤＱＢは、センスアンプＳＡで検出された読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して受け取った書込みデータを一時的に保持し、その書込みデータをライトドライバＷＤへ転送する。

カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。

ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。

クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。

コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。

アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。

アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。

図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ１側に配置され、ＭＴＪ素子がビット線ＢＬ２側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。セルトランジスタＣＴは、それに接続するＭＴＪ素子が選択されたときにワード線ＷＬの駆動によって導通状態になる。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図２に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して形成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で形成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。

ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。

例えば、センスアンプＳＡには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ“０”とデータ“１”との電圧差（信号差）は数１０ｍＶである。定電圧クランプ型センスアンプを用いた場合、データ“０”とデータ“１”との電流比（信号比）は数μＡである。

このような小さいセル電流はノイズに弱い。従って、電流検知型のセンスアンプを採用した場合、セル電流を検知するために、センスアンプＳＡは、サイズの大きなトランジスタを必要とする。

図３は、第１の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図である。ＭＴＪ素子、セルトランジスタＣＴ、ワード線ＷＬ、ビット線対ＢＬ１、ＢＬ２については、図２を参照して説明した通りである。本実施形態によるＭＲＡＭは、電圧センス線としてのリードビット線ＲＢＬと、センストランジスタ１０と、短絡回路ＳＣとをさらに備えている。

リードビット線ＲＢＬは、各ビット線対ＢＬ１、ＢＬ２ごとに対応して設けられている。尚、隣接する複数のメモリセルＭＣがリードビット線ＲＢＬを共有する場合もある。この場合には、リードビット線ＲＢＬは、複数のビット線対ＢＬ１、ＢＬ２に対応して設けられる。

リードビット線ＲＢＬは、センストランジスタ１０のドレイン（またはソース）とセンスアンプＳＡとの間を接続している。これにより、リードビット線ＲＢＬは、センストランジスタ１０のドレイン（またはソース）の電圧をセンスアンプＳＡへ伝達することができる。

センストランジスタ１０のゲートは、ＭＴＪ素子とセルトランジスタＣＴとの間のノードＮ１（ＭＴＪ素子の第１の端）に接続されている。また、センストランジスタ１０は、ビット線ＢＬ２（ＭＴＪ素子の第２の端）とリードビット線ＲＢＬとの間に接続されている。即ち、センストランジスタ１０のソース（またはドレイン）は、ＭＴＪ素子の第２の端とビット線ＢＬ２との間のノードＮ２に接続されている。センストランジスタ１０は、ノードＮ１の電圧を検知し、ノードＮ１の電圧に応じた電圧をリードビット線ＲＢＬに伝達する。センストランジスタ１０は、Ｎ型ＦＥＴ（Field Effect Transistor）を用いて形成されている。しかし、ビット線対ＢＬ１、ＢＬ２に印加される電圧の正負を逆にすれば、センストランジスタ１０としてＰ型ＦＥＴを用いてもよい。

センスアンプＳＡは、リードビット線ＲＢＬを介して伝達されたセンストランジスタ１０のドレイン（またはソース）の電圧を検知する。即ち、センスアンプＳＡは、電圧検知型のセンスアンプである。電圧検知型のセンスアンプは、ＳＲＡＭ等のメモリにおいて広く知られているので、その構成の詳細な説明は省略する。

例えば、データ読出し動作において、図３のメモリセルＭＣが選択されたものとする。このとき、ビット線ＢＬ１（ノードＮ０）の電圧をＶ０とし、ノードＮ１の電圧をＶ１とし、ノードＮ２の電圧をＮ２とする。このとき、Ｖ１は、式１に示すように、（Ｖ０−Ｖ２）をセルトランジスタＣＴの抵抗値ＲｃｔおよびＭＴＪ素子の抵抗値Ｒｍｔｊによって抵抗分割した値となる。

Ｖ１＝（Ｖ０−Ｖ２）＊（Ｒｍｔｊ／（Ｒｃｔ＋Ｒｍｔｊ）） （式１）
Ｒｍｔｊは、ＭＴＪ素子に格納されているデータの論理によって異なる。Ｒｍｔｊが比較的高い場合、Ｖ１は、Ｖ１＿Ｈとなる。Ｒｍｔｊが比較的低い場合、Ｖ１は、Ｖ１＿Ｌとなる。センストランジスタ１０の閾値電圧Ｖｔｈは、Ｖ１＿ＨとＶ１＿Ｌとのほぼ中間電圧（例えば、Ｖｔｈ＝（Ｖ１＿Ｈ＋Ｖ１＿Ｌ）／２）であることが好ましい。即ち、センストランジスタ１０の閾値電圧Ｖｔｈは、データ読出し動作において、データ“０”を記憶しているＭＴＪ素子のノードＮ１の電圧Ｖ１＿Ｌとデータ“１”を記憶しているＭＴＪ素子のノードＮ１の電圧Ｖ１＿Ｈとの間の中間電圧であることが好ましい。これにより、ＭＴＪ素子に格納されているデータの論理によって、大きな電圧差がリードビット線ＲＢＬにおいて得られる。

短絡回路ＳＣは、ビット線ＢＬ２とリードビット線ＲＢＬとの間に接続されている。短絡回路ＳＣは、データ書込み時において導通状態となり、リードビット線ＲＢＬをビット線ＢＬ２と等電圧にする。これにより、データ書込み動作中においては、リードビット線ＲＢＬとビット線ＢＬ２との間に電圧差が無いので、センストランジスタ１０に貫通電流は流れない。その結果、ＭＴＪ素子へデータを書き込むときに、センストランジスタ１０およびセンスアンプＳＡは、メモリセルＭＣへ悪影響を与えない。短絡回路ＳＣは、ビット線対ごとに（カラムごとに）設ければよい。また、短絡回路ＳＣは、トランジスタを用いて形成すればよい。

このように、本実施形態によるＭＲＡＭは、各メモリセルＭＣにセンストランジスタ１０を追加し、かつ、各ビット線対ＢＬ１、ＢＬ２に対してリードビット線ＲＢＬおよび短絡回路ＳＣを追加することによって、センスアンプＳＡとして電圧検知型センスアンプを採用することができる。

図４は、第１の実施形態に従ったＭＲＡＭの動作を示すタイミング図である。図４は、ｔ１〜ｔ２においてデータ書込み動作を示し、ｔ３〜ｔ４においてデータ読出し動作を示している。

まず、ｔ１において、選択ワード線ＷＬが論理ハイに活性化される。また、短絡回路ＳＣが導通状態になり、リードビット線ＲＢＬをビット線ＢＬ２に短絡させる。これにより、データ書込み時に、リードビット線ＲＢＬは、ビット線ＢＬ２と同電圧に維持されている。

次に、ｔ１１において、書込みデータが選択されたビット線対ＢＬ１、ＢＬ２に伝達される。例えば、図２のＡ１の方向に電流を流す場合には、ビット線ＢＬ１が低レベル電圧になり、ビット線ＢＬ２が高レベル電圧に設定される。一方、Ａ２の方向に電流を流す場合には、ビット線ＢＬ１が高レベル電圧になり、ビット線ＢＬ２が低レベル電圧に設定される。

選択ビット線対ＢＬ１、ＢＬ２の電圧により、選択ロウのノードＮ１の電圧は、式１に示すようにセルトランジスタＣＴおよびＭＴＪ素子によって抵抗分割された電圧Ｖ１となる。データ書込み時においても、電圧Ｖ１は、選択ビット線対ＢＬ１、ＢＬ２の電圧により決定される。非選択ロウではセルトランジスタＣＴが非導通状態であるので、非選択ロウのノードＮ１の電圧は、ビット線ＢＬ２の電圧と等電圧となる。

尚、非選択カラムのビット線対ＢＬ１、ＢＬ２は、ともに低レベル電圧に維持されているので、非選択カラムのノードＮ１の電圧は、低レベル電圧である。

その後、ｔ２において、選択ワード線ＷＬが論理ロウに不活性化されることによって、書込み動作が終了する。書込み動作において、センストランジスタ１０、センスアンプＳＡは動作しない。

データ読出し動作では、まず、ｔ３において、選択ワード線ＷＬが論理ハイに活性化される。このとき、選択されたビット線ＢＬ１とビット線ＢＬ２との間に電圧差が与えられており、選択メモリセルＭＣのＭＴＪ素子にその電圧差が印加される。例えば、図４では、ビット線ＢＬ１に高レベル電圧を印加し、ビット線ＢＬ２に低レベル電圧を印加している。これにより、ＭＴＪ素子に記憶されたデータの論理に応じて、ノードＮ１の電圧がＶ１＿ＬまたはＶ１＿Ｈとなる。尚、非選択のビット線対ＢＬ１、ＢＬ２は、低レベル電圧に維持される。

ＭＴＪ素子に記憶されたデータが、例えば、“１”であり、ＭＴＪ素子が低抵抗状態である場合、ノードＮ１の電圧がＶ１＿Ｌとなる。これにより、センストランジスタ１０は、非導通状態を維持し、あるいは、高抵抗状態を維持する。その結果、高レベル電圧にプリチャージされたリードビット線ＲＢＬは、高レベル電圧を維持する。

ＭＴＪ素子に記憶されたデータが、例えば、“０”であり、ＭＴＪ素子が高抵抗状態である場合、ノードＮ１の電圧がＶ１＿Ｈとなる。これにより、センストランジスタ１０は、導通状態になり、あるいは、低抵抗状態になる。その結果、高レベル電圧にプリチャージされたリードビット線ＲＢＬは、低レベル電圧になる。

センスアンプＳＡは、リードビット線ＲＢＬの電圧レベルを検知することによって選択メモリセルＭＣに格納されていたデータを読むことができる。

ｔ４において、選択ワード線ＷＬが論理ロウに不活性化されると、データ読出し動作は終了する。

ここで、データ読出し期間ｔ３〜ｔ４は、データ書込み期間ｔ１〜ｔ２に比べて短く設定されている。これにより、データの非破壊読出しが可能になる。即ち、図４に示すデータ読出し動作では、データ読出し動作において、データをメモリセルＭＣへ再度書き込む必要がない。

データ書込みにおいて、ＭＴＪ素子に電流を流す時間が短いほど、書込み不良率は増大する。これは、データ読出しにおいては、ＭＴＪ素子に電流を流す時間が短いほど、ＭＴＪ素子のデータを破壊する確率が減少することを意味する。従って、本実施形態のように、データ読出し期間を短くすることによって、データの非破壊読出しが可能になる。

本実施形態によれば、各メモリセルＭＣにセンストランジスタ１０を追加し、各カラムにリードビット線ＲＢＬを追加することによって、センスアンプＳＡとして電圧検知型センスアンプを採用することができる。電圧検知型センスアンプは、ノイズに強く、小型化に有利である。例えば、１メガビットのメモリセルアレイ（マット）に対して電流検知型センスアンプは、８個程度しか配置できない。しかし、電圧検知型センスアンプは、２５６個以上の配置が可能となる。従って、本実施形態では、センストランジスタ１０およびリードビット線ＲＢＬの配置が必要となるので、メモリセルアレイの面積が大きくなるが、センスアンプＳＡの面積が非常に小さくなる。あるいは、センスアンプＳＡの個数を非常に多くできる。即ち、本実施形態は、センスアンプＳＡを各カラムに対して設けることが可能になる。これは、高速読出し動作が可能となることを意味する。例えば、本実施形態によるＭＲＡＭは、ＳＲＡＭと同程度の読出し速度（約１ｎｓ〜２ｎｓ）を得ることができる。

一般に、ＳＲＡＭの各メモリセルは、６個のトランジスタで構成されている。さらに、ＳＲＡＭの各メモリセルは、センストランジスタおよびスイッチングトランジスタを必要とする。スイッチングトランジスタは、非選択時にセンストランジスタとリードビット線との間を切断するトランジスタである。このように、ＳＲＡＭの各メモリセルは、少なくとも８個のトランジスタを必要とする。

これに対し、本実施形態によるＭＲＡＭの各メモリセルは、ＭＴＪ素子、セルトランジスタおよびセンストランジスタのみで構成可能である。よって、ＳＲＡＭと比較すると本実施形態によるＭＲＡＭのメモリセルＭＣは非常に小さい。

このように、本実施形態によるＭＲＡＭは、ＳＲＡＭと同程度の読出し速度を有しながら、メモリセルＭＣの面積をＳＲＡＭのメモリセルの面積よりも小さくすることができる。

尚、本実施形態によるＭＲＡＭでは、ＳＲＡＭおける上記スイッチングトランジスタは不要である。その理由は以下の通りである。非選択時において、ＭＲＡＭのメモリセルＭＣのノードＮ１の電圧は、ＭＴＪ素子に記憶されているデータの論理に関わらず、ビット線ＢＬ２の電圧と等電圧（例えば、低レベル電圧）に固定される。従って、スイッチングトランジスタが無くても、非選択メモリセルのセンストランジスタ１０は動作しない。

本実施形態では、高レベル電圧および低レベル電圧が用いられているが、それらの中間電圧は用いられていない。従って、中間電圧を生成する電源回路が不要である。

図５は、第1の実施形態のレイアウトの一例を示す図である。図５では、ビット線ＢＬ２がロウ方向に隣接する２つのメモリセルＭＣにおいて共有されている。ロウ方向に隣接する２つのメモリセルＭＣ１、ＭＣ２は、それぞれＬ字型にレイアウトされている。１つのメモリセルＭＣ１を、ビット線ＢＬ２を軸に回転させ、かつ、上下に反転させると、該メモリセルＭＣ１に隣接するメモリセルＭＣ２の配置になる。これにより、ロウ方向に隣接する２つのメモリセルＭＣ１，ＭＣ２のレイアウトは、１つの長方形を形成する。この長方形がロウ方向およびカラム方向に連続して配列されることによって第１の実施形態によるＭＲＡＭのレイアウトが形成されている。

ＡＡは、アクティブエリアである。ビット線ＢＬ１は、コンタクトＣＳ１を介してセルトランジスタＣＴのドレインに接続されている。セルトランジスタＣＴのソースは、コンタクトＣＳ２を介してＭＴＪ素子の下端およびセンストランジスタ１０のゲートＧ１０に接続されている。Ｇｃｔは、セルトランジスタＣＴのゲートである。ＭＴＪ素子の上端は、コンタクトＣＳ３およびメタル配線Ｍ１（図示せず）を介してビット線ＢＬ２に接続されている。また、ビット線ＢＬ２は、コンタクトＣＳ４を介してセンストランジスタ１０のソースに接続されている。センストランジスタ１０のドレインは、コンタクトＣＳ５を介してリードビット線ＲＢＬに接続されている。

尚、図５では、ロウ方向に隣接する２つのメモリセルＭＣを表示している。この２つのメモリセルＭＣは、ビット線ＢＬ２を共有している。このため、コンタクトＣＳ４およびＣＳ５は、ビット線ＢＬ２に沿って交互に現われる。

このメモリセルＭＣのサイズは、３０Ｆ^２である。Ｆ（Feature Size）は、半導体製造工程における最小加工寸法を示す。

図６は、第1の実施形態のレイアウトの他の例を示す図である。図５のレイアウトでは、コンタクトＣＳ４、ＣＳ５は、ビット線ＢＬ２に沿って直線状に配置されていたコンタクトＣＳ４、ＣＳ５がビット線ＢＬ２およびリードビット線ＲＢＬの延伸方向へ千鳥配置されている。これにより、図６では、ビット線ＢＬ２およびリードビット線ＲＢＬの両方がロウ方向に隣接する２つのメモリセルＭＣ１、ＭＣ２において共有されている。コンタクトＣＳ４は、ロウ方向に隣接する２つのメモリセルＭＣによって共有されている。図６に示すその他のレイアウトは、図５に示すレイアウトと同様でよい。データ書込みまたはデータ読出し時にメモリセルＭＣ１、ＭＣ２は、同時に選択されないので、図６のようなレイアウトでも問題はない。

（第１の実施形態の変形例１）
図７は、第１の実施形態の変形例１によるＭＲＡＭの動作を示すタイミング図である。本変形例によるＭＲＡＭの構成は、第１の実施形態によるＭＲＡＭの構成と同様でよい。

本変形例では、データ読出し時における選択ビット線対ＢＬ１、ＢＬ２の電圧差がデータ書込み時における選択ビット線対ＢＬ１、ＢＬ２の電圧差よりも小さい。例えば、データ書込み時における選択ビット線対ＢＬ１、ＢＬ２の電圧がＶｄｄまたはＶｓｓとすると、データ読出し時における選択ビット線対ＢＬ１、ＢＬ２の電圧は、それぞれＶｄｄ＿ＬおよびＶｓｓ＿Ｈとなる。ここで、Ｖｄｄ＿Ｌは、Ｖｄｄよりも低く、Ｖｓｓ＿Ｈよりも高い電圧である。Ｖｓｓ＿Ｈは、Ｖｓｓよりも高く、Ｖｄｄ＿Ｌよりも低い電圧である。

このように、データ読出し時における選択ビット線対ＢＬ１、ＢＬ２の電圧差（Ｖｄｄ＿Ｌ−Ｖｓｓ＿Ｈ）を小さくすることによって、メモリセルＭＣのデータを破壊することなく、データ読出し時間ｔ３〜ｔ４を長くすることができる。

尚、選択ビット線対ＢＬ１、ＢＬ２の電圧がそれぞれＶｄｄ＿ＬおよびＶｓｓ＿Ｈとなることに伴い、ノードＮ１の電圧差（Ｖ１＿Ｈ−Ｖ１＿Ｌ）が第1の実施形態のそれより小さくなる。

本変形例の他の動作は、第１の実施形態の動作と同様である。従って、本変形例は、第１の実施形態と同様の効果を得ることができる。尚、本変形例では、高レベル電圧Ｖｄｄと低レベル電圧Ｖｓｓとの間の電圧Ｖｄｄ＿Ｌ、Ｖｓｓ＿Ｈを生成する電源回路が必要となる。

本変形例では、データ読出し時に、ビット線ＢＬ１およびＢＬ２の両方の電圧を、高レベル電圧Ｖｄｄおよび低レベル電圧Ｖｓｓからシフトさせている。しかし、ビット線ＢＬ１およびＢＬ２のいずれか一方の電圧のみをシフトさせてもよい。これにより、データ読出し時におけるノードＮ１の電圧Ｖ１を調節してもよい。つまり、電圧Ｖ１＿Ｌと電圧Ｖ１＿Ｈとの間の中間電圧がセンストランジスタ１０の閾値電圧Ｖｔｈとほぼ等しくなるように、データ読出し時におけるビット線ＢＬ１およびＢＬ２の電圧をシフトさせてもよい。

（第１の実施形態の変形例２）
図８は、第１の実施形態の変形例２によるＭＲＡＭの動作を示すタイミング図である。本変形例によるＭＲＡＭの構成は、第１の実施形態によるＭＲＡＭの構成と同様でよい。

変形例２では、ＭＲＡＭは、メモリセルＭＣのデータがデータ読出し時に破壊されることを想定してライトバックを実行する。この場合、ｔ３〜ｔ４の読出し動作のうちｔ１３〜ｔ１４は、ライトバックの期間である。これにより、データ読出し時にメモリセルＭＣのデータが破壊されても、メモリセルＭＣにデータを書き戻すことによって、メモリセルＭＣのデータを元に戻すことができる。

本変形例の他の動作は、第１の実施形態の動作と同様である。従って、本変形例は、第１の実施形態と同様の効果を得ることができる。尚、本変形例では、データ読出し期間ｔ３〜ｔ４は短くする必要が無い。

（第２の実施形態）
図９は、第２の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図である。第２の実施形態では、センストランジスタ１０のソース（またはドレイン）が低レベル電圧Ｖｓｓ（接地電圧）に接続されており、短絡回路ＳＣを有さない。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

第２の実施形態では、センストランジスタ１０がリードビット線ＲＢＬと低レベル電圧Ｖｓｓとの間に接続されている。このように、センストランジスタ１０のソース（またはドレイン）が低レベル電圧Ｖｓｓ（接地電圧）に固定されていても、第２の実施形態は、第１の実施形態と同様に動作することができる。よって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

ただし、第２の実施形態は、短絡回路ＳＣを有さないので、データ書込み時において、リードビット線ＲＢＬは電位的にフローティング状態にする必要がある。

上記変形例１および変形例２は、第２の実施形態にも適用することができる。

（第３の実施形態）
図１０は、第３の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図である。第３の実施形態では、センストランジスタ１０のソース（またはドレイン）がビット線ＢＬ１に接続されている。また、短絡回路ＳＣは、ビット線ＢＬ１とリードビット線ＲＢＬとの間に接続されている。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

図１１は、第３の実施形態によるＭＲＡＭの動作を示すタイミング図である。第３の実施形態では、センストランジスタ１０がビット線ＢＬ１とリードビット線ＲＢＬとの間に接続されている。このため、リードビット線ＲＢＬは、データ読出し前において、低レベル電圧Ｖｓｓにプリチャージされている。そして、データ読出し時において、選択メモリセルＭＣのデータの論理に応じて、リードビット線ＲＢＬの電圧は、高レベル電圧Ｖｄｄに遷移するか、あるいは、低レベル電圧Ｖｓｓを維持する。

例えば、ＭＴＪ素子に記憶されたデータが、例えば、“１”であり、ＭＴＪ素子が低抵抗状態である場合、ノードＮ１の電圧がＶ１＿Ｌとなる。これにより、センストランジスタ１０は、非導通状態を維持し、あるいは、高抵抗状態を維持する。その結果、低レベル電圧にプリチャージされたリードビット線ＲＢＬは、低レベル電圧を維持する。

ＭＴＪ素子に記憶されたデータが、例えば、“０”であり、ＭＴＪ素子が高抵抗状態である場合、ノードＮ１の電圧がＶ１＿Ｈとなる。これにより、センストランジスタ１０は、導通状態になり、あるいは、低抵抗状態になる。その結果、低レベル電圧にプリチャージされたリードビット線ＲＢＬは、高レベル電圧になる。

このように、第３の実施形態では、リードビット線ＲＢＬの電圧の動作が第１の実施形態のそれと逆になる。第３の実施形態のその他の動作は、第１の実施形態の動作と同様である。

従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。また、上記変形例１および変形例２は、第３の実施形態にも適用することができる。

（第４の実施形態）
図１２は、第４の実施形態によるＭＲＡＭのメモリセルＭＣの構成を示す説明図である。第４の実施形態では、センストランジスタ１０のドレイン（またはソース）が、スイッチングトランジスタ１１を介してリードビット線ＲＢＬに接続されている。スイッチングトランジスタ１１のゲートは、データ読出し時に駆動されるリードワード線ＲＷＬに接続されている。第４の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。

図１３は、第４の実施形態によるＭＲＡＭの動作を示すタイミング図である。第４の実施形態では、リードワード線ＲＷＬがデータ読出し期間ｔ３〜ｔ４において活性化されており、それ以外の期間において不活性状態である。これにより、スイッチングトランジスタ１１は、データ読出し期間ｔ３〜ｔ４において導通状態となる。つまり、スイッチングトランジスタ１１は、データ読出し時にセンストランジスタ１０をリードビット線ＲＢＬに接続するが、それ以外の期間においてセンストランジスタ１０をリードビット線ＲＢＬから切断する。これにより、リードビット線ＲＢＬは、データ読出し以外の期間において高レベル電圧にプリチャージすることができる。即ち、リードビット線ＲＢＬをフローティング状態にする必要はない。第４の実施形態のその他の動作は、第２の実施形態の動作と同様でよい。従って、第４の実施形態は、第２の実施形態と同様の効果を得ることができる。

第４の実施形態では、ＳＲＡＭのようにスイッチングトランジスタ１１が設けられている。しかし、８個のトランジスタを要するＳＲＡＭのメモリセルと比べると、第４の実施形態によるＭＲＡＭのメモリセルＭＣは、依然としてサイズが小さい。また、第４の実施形態によるＭＲＡＭは不揮発性メモリであることにおいてＳＲＡＭより優位である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＢＬ１、ＢＬ２・・・ビット線、ＷＬ・・・ワード線、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、１０・・・センストランジスタ、ＲＢＬ・・・リードビット線、短絡回路・・・ＳＣ、Ｎ０〜Ｎ２・・・ノード、ＲＷＬ・・・リードワード線

Claims (10)

1. 不揮発性の複数のメモリ素子と、
   前記メモリ素子に電流を流すビット線対と、
   前記メモリ素子の第１の端に接続されたゲートを含むセンストランジスタと、
   前記センストランジスタの第１の端の電圧を伝達する電圧センス線と、
   前記電圧センス線から伝達された前記センストランジスタの第１の端の電圧を検知するセンスアンプと、
   前記電圧センス線と前記ビット線対のうち第１または第２のビット線との間に接続され、データ書込み時に導通状態となり、データ読出し時に非導通状態となる短絡回路とを備え、
   前記センストランジスタの閾値電圧は、データ読出し動作において、第１の論理データを記憶している前記メモリ素子の第１の端の電圧と第２の論理データを記憶している前記メモリ素子の第１の端の電圧との間のほぼ中間電圧に設定されていることを特徴とする半導体記憶装置。
2. 不揮発性の複数のメモリ素子と、
   前記メモリ素子に電流を流すビット線対と、
   前記メモリ素子の第１の端に接続されたゲートを含むセンストランジスタと、
   前記センストランジスタの第１の端の電圧を伝達する電圧センス線と、
   前記電圧センス線から伝達された前記センストランジスタの第１の端の電圧を検知するセンスアンプとを備えた半導体記憶装置。
3. 前記センストランジスタの閾値電圧は、データ読出し動作において、第１の論理データを記憶している前記メモリ素子の第１の端の電圧と第２の論理データを記憶している前記メモリ素子の第１の端の電圧との間のほぼ中間電圧に設定されていることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記センストランジスタの第２の端は、前記メモリ素子の第２の端に接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. データ読出し時における前記ビット線対の電圧差が、データ書込み時における前記ビット線対の電圧差よりも小さいことを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
6. 前記センストランジスタの第２の端は、接地電圧に保持されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
7. 前記センストランジスタの第２の端は、前記ビット線対のうち第１のビット線に接続されており、
   前記メモリ素子の第２の端は、前記ビット線対のうち第２のビット線に接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
8. 前記電圧センス線と前記ビット線対のうち第１または第２のビット線との間に接続され、データ書込み時に導通状態となり、データ読出し時に非導通状態となる短絡回路をさらに備えたことを特徴とする請求項２から請求項５、請求項７のいずれかに記載の半導体記憶装置。
9. 前記センストランジスタの第１の端と前記電圧センス線との間に接続されているスイッチングトランジスタと、
   前記スイッチングトランジスタのゲートに接続され、データ読出し時に駆動されるリードワード線とをさらに備えたことを特徴とする請求項２または請求項３に記載の半導体記憶装置。
10. 不揮発性の複数のメモリ素子と、前記メモリ素子に電流を流すビット線対と、前記メモリ素子の第１の端に接続されたゲートを含むセンストランジスタと、前記センストランジスタの第１の端の電圧を伝達する電圧センス線と、前記電圧センス線から伝達された前記センストランジスタの第１の端の電圧を検知するセンスアンプとを備えた半導体記憶装置の駆動方法であって、
    データ読出し動作において、前記ビット線対から前記メモリ素子に電流を流し、
    前記メモリ素子に記憶されたデータの論理に応じて導通状態または非導通状態になった前記センストランジスタの第１の端の電圧を前記電圧センス線に伝達し、
    前記電圧センス線に伝達された前記センストランジスタの一端の電圧を前記センスアンプにおいて検知することを具備する半導体記憶装置の駆動方法。

Images