JP5518777B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5518777B2 JP5518777B2 JP2011068661A JP2011068661A JP5518777B2 JP 5518777 B2 JP5518777 B2 JP 5518777B2 JP 2011068661 A JP2011068661 A JP 2011068661A JP 2011068661 A JP2011068661 A JP 2011068661A JP 5518777 B2 JP5518777 B2 JP 5518777B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- memory
- data
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000015654 memory Effects 0.000 claims description 207
- 239000000758 substrate Substances 0.000 claims description 20
- 230000004048 modification Effects 0.000 description 37
- 238000012986 modification Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 230000005415 magnetization Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/08—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting magnetic elements, e.g. toroidal cores
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Description
図1は、第1の実施形態に従ったMRAMのメモリセルアレイの構成例を示す概略図である。メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを含む。各メモリセルMCは、互いに隣接する2本のビット線対BLi、BLi+1(iは整数)とワード線WLiとの交点に対応して配置されている。ビット線BLiは、第1の方向としてのカラム方向に延伸しており、ワード線WLiは、カラム方向に対して直交する第2の方向としてのロウ方向に延伸している。
図4は、本実施形態によるメモリセルアレイMCAのレイアウトを示す平面図である。図5(A)〜図5(D)は、それぞれ図4のA−A線、B−B線、C−C線、D−D線に沿った断面図である。図6(A)は、アクティブエリアAAおよびゲート電極GC(ワード線WL)のレイアウトを示す平面図であり、図6(B)は、上部電極UEおよびビアコンタクトV0のレイアウトを示す平面図である。さらに、図7(A)は、MTJ素子および上部電極UEのレイアウトを示す平面図であり、図7(B)は、上部電極UE、ビアコンタクトV1およびビット線BLのレイアウトを示す平面図である。尚、コンタクトプラグCB0及びCB1は図6及び図7には図示していないが、図5に示すようにV0とMTJの両方の下部に配置される。
図8は、第1の実施形態の変形例に従ったMRAMのメモリセルアレイの構成例を示す概略図である。上記実施形態では、互いにロウ方向に隣接する2つのメモリセルMCi、MCi+1の各MTJ素子に流す読み出し動作時のセル電流Icellは互いに逆方向(図2のA1、A2)である。これに対し、本変形例によるMRAMでは、複数のメモリセルMCの各MTJ素子に流れる読み出し時のセル電流Icellは、同一方向(図2のA1またはA2のいずれかのみ)に流れる。従って、本変形例では、センスアンプSAは、メモリセルアレイMCAの両側に、各ビット線BLiに対応して設けられている。尚、メモリセルアレイMCの左側に設けられたセンスアンプをSALとし、その右側に設けられたセンスアンプをSARとする。
図10は、第2の実施形態に従ったMRAMのメモリセルアレイの構成例を示す概略図である。第2の実施形態は、複数のメモリセルMCの配置において第1の実施形態と異なる。第1の実施形態では、図4に示すように半導体基板10の表面上方から見たときに、アクティブエリアAAおよび上部電極UEは、ロウ方向に連続する矩形波形状に見えるように配置されている。これに対し、第2の実施形態では、図11に示すように半導体基板10の表面上方から見たときに、上部電極UEは、ロウ方向とカラム方向に対して斜め方向に連続する階段形状に見えるように配置されている。以下、第2の実施形態によるメモリセルアレイMCAのような構成を階段型構成ともいう。
図11は、第2の実施形態によるメモリセルアレイMCAのレイアウトを示す平面図である。図12(A)および図12(B)は、それぞれ図11のC−C線およびD−D線に沿った断面図である。図11のA−A線およびB−B線に沿った断面図は、図5(A)および図5(B)と実質的に同様であるので、ここでは省略する。図13(A)は、上部電極UEおよびビアコンタクトV0のレイアウトを示す平面図である。図13(B)は、MTJ素子および上部電極UEのレイアウトを示す平面図であり、図13(C)は、上部電極UE、ビアコンタクトV1およびビット線BLのレイアウトを示す平面図である。アクティブエリアAAおよびワード線WLのレイアウト図は、図6(A)と同様であるので、ここでは省略する。また、コンタクトプラグCB0およびCB1についても第1の実施形態と同様である。
図14は、第2の実施形態の変形例に従ったMRAMのメモリセルアレイの構成例を示す概略図である。本変形例は、第1の実施形態の変形例を第2の実施形態に適用した形態である。
図15(A)〜図15(D)は、第3の実施形態に従ったMRAMのメモリセルアレイMCAの断面図である。第3の実施形態では、ビアコンタクトV1がMTJ素子の上方に上部配線UEを介して設けられている点で第1の実施形態と異なる。第3の実施形態のその他の構成は、対応する第1の実施形態の構成と同様でよい。
図16(A)および図16(B)は、第4の実施形態に従ったMRAMのメモリセルアレイMCAの断面図である。第4の実施形態では、ビアコンタクトV1がMTJ素子の上方に上部配線UEを介して設けられている点で第2の実施形態と異なる。第4の実施形態のその他の構成は、対応する第2の実施形態の構成と同様でよい。
図17は、第5の実施形態に従ったMRAMのメモリセルアレイ、ローカルDQ線およびセンスアンプの構成例を示す概略図である。第5の実施形態では、n組(nは整数)のビット線対BLi、BLi+1に対応する複数のメモリセルMCを1つのカラムブロックCBとして定義する。そして、ローカルDQ線LDQとセンスアンプSAは、カラムブロックCBごとに同時にnビットのデータにアクセスできるよう構成される。メモリセルアレイMCA自体の構成は、第1の実施形態におけるメモリセルアレイMCAの構成(矩形波型構成)と同様でよい。
図18は、第6の実施形態に従ったMRAMのメモリセルアレイ、ローカルDQ線およびセンスアンプの構成例を示す概略図である。第6の実施形態は、メモリセルアレイMCAが第2の実施形態のメモリセルアレイMCAの構成(階段型構成)である点で第5の実施形態と異なる。第6の実施形態のその他の構成は、対応する第5の実施形態の構成と同様でよい。従って、第6の実施形態におけるセンスアンプSAとカラムブロックCBとの間の接続関係は、第5の実施形態におけるそれと同じでよい。
図19は、第5の実施形態の変形例に従ったMRAMのメモリセルアレイ、ローカルDQ線、トランスファゲートXFERおよびセンスアンプの構成例を示す概略図である。本変形例によるMRAMは、ビット線対BLi、BLi+1のうち一方をローカルDQ線LDQを介してセンスアンプSAに接続し、他方をローカルDQ線LDQを介することなく基準電圧VSSに接続するように構成されている。これにより、メモリセルアレイMCAの両側に設けられたセンスアンプSAが同時にデータを読み出すことができる。例えば、カラムブロックCBからnビットデータを読み出すとき、メモリセルアレイMCAの両側にn/2個ずつのセンスアンプSAを設ければよい。
図20は、第6の実施形態の変形例に従ったMRAMのメモリセルアレイ、ローカルDQ線、トランスファゲートXFERおよびセンスアンプの構成例を示す概略図である。本変形例は、第5の実施形態の変形例を第6の実施形態に適用したものである。
Claims (10)
- 半導体基板と、
前記半導体基板の上部および上方に設けられ、データを記憶する記憶素子およびセルトランジスタを含む複数のメモリセルと、
前記メモリセルごとにそれぞれ素子分離され、前記半導体基板上において第1の方向に配列された複数のアクティブエリアであって、前記第1の方向とほぼ直交する第2の方向に隣接する前記アクティブエリアの配列間において、前記第1の方向に半ピッチずつずれて配置されている複数のアクティブエリアと、
前記メモリセルの第1のメモリセルの前記記憶素子の一端を、該第1のメモリセルに対して前記第2の方向に隣接する第2のメモリセルの前記セルトランジスタとビット線とに接続する複数の上部電極とを備えた半導体記憶装置。 - 前記複数のアクティブエリアは、それぞれ前記第1の方向に延伸した形状を有し、
前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、
前記半導体基板の表面上方から見たときに、前記複数のアクティブエリアおよび前記複数の上部電極は、連続した矩形波形状または連続した階段形状に見えるように配置されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、
前記第1の方向に隣接する2つの前記上部電極の端部は、前記第2の方向において揃って配置されていることを特徴とする請求項2に記載の半導体記憶装置。 - 前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、
前記第1の方向に隣接する2つの前記上部電極は、前記第2の方向に半ピッチずつずれて配置されていることを特徴とする請求項2に記載の半導体記憶装置。 - 複数のビット線と、
複数のワード線と、
互いに隣接する2本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルであって、前記2本のビット線間に接続された複数の前記メモリセルのそれぞれの前記セルトランジスタのゲートが互いに異なる前記ワード線に接続された複数のメモリセルと、
前記メモリセルごとにそれぞれ素子分離され、前記半導体基板上において第1の方向に配列された複数のアクティブエリアであって、前記第1の方向とほぼ直交する第2の方向に隣接する前記アクティブエリアの配列間において、前記第1の方向に半ピッチずつずれて配置されている複数のアクティブエリアとを備え、
互いに隣接する複数の前記メモリセルの複数の前記記憶素子および複数の前記セルトランジスタは、交互に直列に接続されることを特徴とする半導体記憶装置。 - 前記複数のメモリセルのうち第1のメモリセルの前記記憶素子は、該第1のメモリセルに隣接する第2のメモリセルの前記セルトランジスタに接続され、
前記第2のメモリセルの前記記憶素子は、該第2のメモリセルにさらに隣接する第3のメモリセルの前記セルトランジスタに接続されていることを特徴とする請求項5に記載の半導体記憶装置。 - 前記第1、前記第2および前記第3のメモリセルは、同一の前記ビット線対の間に接続されていることを特徴とする請求項6に記載の半導体記憶装置。
- 前記第1、前記第2または前記第3のメモリセルからデータを読み出し、あるいは、前記第1、前記第2または前記第3のメモリセルへデータを書き込むとき、前記第1、前記第2および前記第3のメモリセルが接続された同一の前記ビット線対を介してデータを読み出し、あるいは、該ビット線対を介してデータを書き込むことを特徴とする請求項7に記載の半導体記憶装置。
- 前記第1のメモリセルは、前記複数のビット線のうち第1のビット線と該第1のビット線に隣接する第2のビット線との間に接続されており、
前記第2のメモリセルは、前記複数のビット線のうち前記第2のビット線と該第2のビット線に隣接する第3のビット線との間に接続されており、
前記第3のメモリセルは、前記複数のビット線のうち前記第3のビット線と該第3のビット線に隣接する第4のビット線との間に接続されていることを特徴とする請求項6に記載の半導体記憶装置。 - 前記第1のメモリセルからデータを読み出し、あるいは、前記第1のメモリセルへデータを書き込むとき、前記第1および前記第2のビット線の対を介してデータを読み出し、あるいは、該第1および該第2のビット線の対を介してデータを書き込み、
前記第2のメモリセルからデータを読み出し、あるいは、前記第2のメモリセルへデータを書き込むとき、前記第2および前記第3のビット線の対を介してデータを読み出し、あるいは、該第2および該第3のビット線の対を介してデータを書き込み、
前記第3のメモリセルからデータを読み出し、あるいは、前記第3のメモリセルへデータを書き込むとき、前記第3および前記第4のビット線の対を介してデータを読み出し、あるいは、該第3および該第4のビット線の対を介してデータを書き込むことを特徴とする請求項9に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011068661A JP5518777B2 (ja) | 2011-03-25 | 2011-03-25 | 半導体記憶装置 |
US13/424,798 US8681538B2 (en) | 2011-03-25 | 2012-03-20 | Semiconductor storage device |
US14/172,739 US8879310B2 (en) | 2011-03-25 | 2014-02-04 | Semiconductor storage device |
US14/505,398 US9007821B2 (en) | 2011-03-25 | 2014-10-02 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011068661A JP5518777B2 (ja) | 2011-03-25 | 2011-03-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012203964A JP2012203964A (ja) | 2012-10-22 |
JP5518777B2 true JP5518777B2 (ja) | 2014-06-11 |
Family
ID=46877218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011068661A Active JP5518777B2 (ja) | 2011-03-25 | 2011-03-25 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (3) | US8681538B2 (ja) |
JP (1) | JP5518777B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5518777B2 (ja) | 2011-03-25 | 2014-06-11 | 株式会社東芝 | 半導体記憶装置 |
WO2014080616A1 (ja) * | 2012-11-20 | 2014-05-30 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
US9014381B2 (en) * | 2012-12-20 | 2015-04-21 | Qualcomm Incorporated | Switch techniques for load sensing |
JP6121961B2 (ja) | 2014-09-17 | 2017-04-26 | 株式会社東芝 | 抵抗変化メモリ |
US9747966B2 (en) * | 2015-08-25 | 2017-08-29 | Toshiba Memory Corporation | Semiconductor memory device for sensing memory cell with variable resistance |
JP6271655B1 (ja) * | 2016-08-05 | 2018-01-31 | 株式会社東芝 | 不揮発性メモリ |
KR102379706B1 (ko) * | 2017-10-25 | 2022-03-28 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
CN112992965B (zh) * | 2019-12-13 | 2023-08-15 | 联华电子股份有限公司 | 磁阻式随机存取存储器的布局图案 |
CN115191028A (zh) | 2020-03-03 | 2022-10-14 | 索尼半导体解决方案公司 | 存储器单元和存储器单元阵列 |
CN114974339A (zh) * | 2021-02-22 | 2022-08-30 | 联华电子股份有限公司 | 存储器阵列 |
US12020768B2 (en) * | 2021-12-28 | 2024-06-25 | Micron Technology, Inc. | Semiconductor device having output buffer |
CN118230788A (zh) * | 2024-03-14 | 2024-06-21 | 新存科技(武汉)有限责任公司 | 半导体器件及其控制方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5695864A (en) | 1995-09-28 | 1997-12-09 | International Business Machines Corporation | Electronic device using magnetic components |
JP4350459B2 (ja) | 2003-08-26 | 2009-10-21 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
KR100527536B1 (ko) | 2003-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 마그네틱 램 |
US7173841B2 (en) * | 2004-12-03 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic memory array |
JP4799218B2 (ja) | 2006-03-03 | 2011-10-26 | 株式会社東芝 | スピン注入書き込み型磁気記憶装置 |
JP4157571B2 (ja) | 2006-05-24 | 2008-10-01 | 株式会社東芝 | スピン注入磁気ランダムアクセスメモリ |
JP2008091703A (ja) | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
JP5159116B2 (ja) | 2007-02-07 | 2013-03-06 | 株式会社東芝 | 半導体記憶装置 |
JP4864760B2 (ja) | 2007-02-15 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み/読み出し方法 |
JP4538067B2 (ja) | 2008-10-23 | 2010-09-08 | 株式会社東芝 | 半導体記憶装置 |
JP4945592B2 (ja) | 2009-03-13 | 2012-06-06 | 株式会社東芝 | 半導体記憶装置 |
JP5025702B2 (ja) | 2009-09-18 | 2012-09-12 | 株式会社東芝 | 半導体記憶装置 |
JP2012015458A (ja) | 2010-07-05 | 2012-01-19 | Toshiba Corp | 抵抗変化型半導体メモリ |
JP5518777B2 (ja) | 2011-03-25 | 2014-06-11 | 株式会社東芝 | 半導体記憶装置 |
-
2011
- 2011-03-25 JP JP2011068661A patent/JP5518777B2/ja active Active
-
2012
- 2012-03-20 US US13/424,798 patent/US8681538B2/en active Active
-
2014
- 2014-02-04 US US14/172,739 patent/US8879310B2/en active Active
- 2014-10-02 US US14/505,398 patent/US9007821B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8681538B2 (en) | 2014-03-25 |
US20150023085A1 (en) | 2015-01-22 |
JP2012203964A (ja) | 2012-10-22 |
US8879310B2 (en) | 2014-11-04 |
US9007821B2 (en) | 2015-04-14 |
US20120243286A1 (en) | 2012-09-27 |
US20140153311A1 (en) | 2014-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5518777B2 (ja) | 半導体記憶装置 | |
JP5025702B2 (ja) | 半導体記憶装置 | |
JP5677187B2 (ja) | 半導体記憶装置 | |
KR101312366B1 (ko) | 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치 | |
JP4780878B2 (ja) | 薄膜磁性体記憶装置 | |
JP5159116B2 (ja) | 半導体記憶装置 | |
JP5677186B2 (ja) | 半導体記憶装置 | |
JP5100514B2 (ja) | 半導体メモリ | |
WO2012081453A1 (ja) | 半導体記憶装置 | |
JP2007115956A (ja) | 半導体記憶装置 | |
JP2012204399A (ja) | 抵抗変化メモリ | |
JP5277312B2 (ja) | 半導体記憶装置 | |
US8503223B2 (en) | Semiconductor storage device | |
JP2011222829A (ja) | 抵抗変化メモリ | |
EP2630643B1 (en) | Reference cell architectures for small memory array block activation | |
US8437181B2 (en) | Shared bit line SMT MRAM array with shunting transistors between the bit lines | |
JP5227133B2 (ja) | 半導体記憶装置 | |
KR100558012B1 (ko) | 반도체 메모리 소자 | |
JP7291410B2 (ja) | 磁気メモリ装置 | |
JP2013026337A (ja) | 半導体装置及び磁気ランダムアクセスメモリ | |
JP2014049547A (ja) | 半導体記憶装置 | |
JP2012256693A (ja) | 半導体記憶装置 | |
KR101325188B1 (ko) | 자기 저항 메모리 | |
JP5331998B2 (ja) | 不揮発性半導体記憶装置 | |
JP2013206493A (ja) | 半導体記憶装置およびその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130911 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140402 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5518777 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |