JP4799218B2 - スピン注入書き込み型磁気記憶装置 - Google Patents

Description

本発明は、スピン注入書き込み型磁気記憶装置に関し、例えば、メモリセルアレイの構成に関する。

磁気ランダムアクセスメモリ（Magnetic Random Access Memory（ＭＲＡＭ）)は、メモリセルとして磁気抵抗効果素子を利用する。磁気抵抗効果素子は磁化方向が可変の自由層（記録層）と磁化方向が固定された固定層とを含み、それらの間に非磁性層が挟まれている。自由層の磁化の向きが固定層の磁化の向きと平行なときに低抵抗状態となり、反平行のときに高抵抗状態となる。この抵抗状態の違いが情報の記録に用いられる。

情報の読み出しは、磁気抵抗効果素子に読み出し電流を流して、読み出し電流を流す前後の抵抗状態の違いを検出することによって行われる。情報の書き込みは、メモリセルで直交する２本の書き込み線を流れる電流により発生させた磁場が自由層の磁化を反転させることによって行われる。このようなメモリセルが複数配置されることによりメモリセルアレイが構成される。

磁気記憶装置の微細化に伴い、書き込み線、磁気抵抗効果素子等の、各要素の相互間の距離が狭まる。このため、磁場による書き込み方法を用いる磁気記憶装置では、書き込み電流を供給される書き込み線からの磁場が、この書き込み線近傍の、書き込み対象でないメモリセルへも誤って情報を書き込むおそれが強い。この傾向は、磁気記憶装置の微細化に伴い、一層強くなる。

また、磁場書き込みの場合、書き込みに足る大きさの磁場を発生させるために大きな電流が必要となり、消費電力を小さくするのが難しい。

一方で、スピン注入による書き込み（磁化反転）が注目されている（特許文献１）。その特徴は、磁気抵抗効果素子の自由層に、固定層の磁気モーメントによりスピン偏極させた電流を流して自由層の磁化の向きを変化させることによって、電流の向きに応じたデータを書き込むことである。この方式は、磁場による書き込みと比べて、ナノスケールの磁性体に対して、より直接的な作用を及ぼすことが可能である。そのため、隣接メモリセルへの誤書き込みが生じないとともに、高速な磁化反転が期待できる。また、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。

スピン注入書き込み方式では、書き込まれる情報に応じて磁気抵抗効果素子に双方向の書き込み電流を流すことを必要とする。そのため、書き込み線の寄生容量の充放電に起因する、誤書き込みや書き込み速度の低下に注意を払う必要がある。また、スピン注入書き込み方式では、磁場書き込みの場合と異なり、２本の書き込み線が磁気抵抗効果素子を挟むように配置される必要がない。したがって、磁場書き込み方式において用いられた、メモリセルと配線との接続、位置関係をそのままスピン注入書き込み方式に転用することはできない。

さらに、メモリセルおよび配線等の配置は、単にスピン注入書き込み方式を実現できるのみでは足りず、高集積化をも実現可能であることが求められる。

この出願の発明に関連する先行技術文献情報としては次のものがある。
米国特許第5,695,864号明細書

本発明は、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供しようとするものである。

本発明の第１の視点によるスピン注入書き込み型磁気記憶装置は、一端が第１ノードに接続される磁気抵抗効果素子と、第１拡散領域が前記磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタとを有するメモリセルを含み、第１方向に延在し、前記選択トランジスタのゲート電極に接続される選択線と、第２方向に延在し、前記第１ノードに接続される第１配線と、前記第２方向に延在し、前記第２ノードに接続される第２配線と、を具備し、前記第１方向に隣り合う前記メモリセル同士は前記第１ノードを共有し、前記第２方向に隣り合う前記メモリセル同士は前記第２ノードを共有する、ことを特徴とする。

本発明の第２の視点によるスピン注入書き込み型磁気記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられ、第１方向に延びる第１ゲート電極と、前記第１ゲート電極を挟み、前記半導体基板の表面に形成された第１拡散領域および第２拡散領域と、前記第１拡散領域上に設けられる第１プラグと、前記第２拡散領域上に設けられる第２プラグと、前記第２プラグ上に設けられる第１磁気抵抗効果素子と、前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極に平行に延びる第２ゲート電極と、前記第２ゲート電極を挟み、前記半導体基板の表面に形成された第３拡散領域および第４拡散領域と、前記第３拡散領域上に設けられる第３プラグと、前記第４拡散領域上に設けられる第４プラグと、前記第４プラグ上に設けられる第２磁気抵抗効果素子と、前記半導体基板表面に沿う第２方向に延び、前記第１プラグおよび前記第３プラグを共通接続する第１接続部を有する第１配線と、前記第２方向に延び、前記第１磁気抵抗効果素子および前記第２磁気抵抗効果素子を共通接続する第２接続部を有する第２配線と、を具備し、前記第１ゲート電極と前記第２ゲート電極は、前記第２プラグおよび前記第４プラグを挟み、前記第２拡散領域と前記第４拡散領域は、前記第１方向に沿って並ぶ、ことを特徴とする。

本発明によれば、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図１乃至図１３を参照して第１実施形態に係る磁気記憶装置について説明する。図１は、第１実施形態に係る磁気記憶装置の回路図である。図１に示すように、複数のメモリセル１が設けられる。複数のメモリセル１からメモリセルアレイ２が構成される。各メモリセル１は直列接続された磁気抵抗効果素子３と選択トランジスタ４とから構成される。

磁気抵抗効果素子３は、スピン注入書き込み方式によって、２つの定常状態を取り得る構成を有している。より具体的には、例えば、図２に示すように、少なくとも順に積層された、強磁性材料からなる固定層１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（記録層）１０１を含む。

なお、自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。固定層１０３の磁化方向は固定されている。これは、例えば、固定層１０３の、非磁性層と反対の面上に反強磁性層１０４を設けることにより行うことができる。

一方、自由層１０１の磁化方向に関しては、このような固着化機構を設けない。よって、自由層１０１の磁化方向は可変である。

中間層１０２は、固定層１０３と自由層１０１との間に働く直接的な相互作用が無視できる程度に固定層１０３と自由層１０１とを隔離するだけの膜厚が必要である。同時に、磁気抵抗効果素子３に電流を流した場合に、固定層１０３を透過した伝導電子が自由層１０１に至るまでに電子のスピンの方向が反転しないことが要求されるため、中間層１０２の膜厚はスピン拡散長よりも薄いことが必要である。中間層１０２として非磁性金属、非磁性半導体、絶縁膜等を用いることができる。

さらに、自由層１０１の非磁性層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５、１０６が設けられていても良い。

固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１０３を通過した電子流のうちの多くは、固定層１０３の磁化方向と平行なスピンを有する。この電子流が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、残りの電子流は、固定層１０３の磁化方向と反平行なスピンを有する。

逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。この電子流は、自由層１０１を透過し、このうちの固定層１０３の磁化方向に反平行なスピンを有する電子の多くは、固定層１０３により反射されて自由層１０１に戻ってくる。そして、自由層１０１に再度流入し、固定層１０３の磁化方向に反平行なスピンを有する電子が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、自由層１０１を透過した、固定層１０３の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１０３を透過する。

自由層１０１、固定層１０３に用いる強磁性材料として、例えばＣｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。反強磁性層１０４の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ₂Ｏ₃、磁性半導体などを用いることができる。

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ₂Ｏ₃、ＳｉＯ₂、ＭｇＯ、ＡｌＮなどを用いることができる。

図１に示すように、２種のアクセス配線１１、１２が、紙面の左右方向に沿って、隣接して延びている。アクセス配線１１、１２はアクセス配線対を構成し、複数のアクセス配線対が、紙面の上下方向に並んで設けられる。

アクセス配線対を構成するアクセス配線１１、１２間に複数のメモリセル１が接続される。メモリセル１の磁気抵抗効果素子３側の端部はアクセス配線１１と接続され、選択トランジスタ４側の端部はアクセス配線１２と接続される。このため、１つのメモリセル１を選択するのに、１対のアクセス配線対を特定する必要がある。

選択トランジスタ４のゲート電極は、他のアクセス配線対と接続された選択トランジスタ４のゲート電極と、選択線１３を介して接続される。各選択線１３は、ロウデコーダ１８と接続される。ロウデコーダ１８は、アドレス信号を供給され、アドレス信号に応じた選択線１３を活性化することによって、アドレス信号が指定するロウを選択する。

各アクセス配線１１の一端は、パストランジスタ１４を介して共通線１５と接続される。各アクセス配線１２の一端は、パストランジスタ１６を介して共通線１７と接続される。

パストランジスタ１４、１６のゲート電極は、カラムデコーダ２１と接続される。カラムデコーダ２１は、アドレス信号を供給される。上記のように、１つのカラムを選択するのに、１対のアクセス配線対を指定する必要がある。よって、アドレス信号に応じたカラムを選択する際に、カラムデコーダ２１は、１対のアクセス配線１１、１２と接続されたパストランジスタ１４、１６をともにオンする。

共通線１５、１７は、電流ソース／シンカ２２に接続される。電流ソース／シンカ２２は、制御信号を供給され、制御信号に応じて共通線１５、１７のうちの一方に電流を供給し、一方から電流を引き抜く。

電流ソース／シンカ２２は、例えば、図３に示す構成を有する。図３に示すように、共通線１５、１７の各々に対して、電流ソース／シンカ２４が接続される。電流ソース／シンカ２４は、電源電位端と接地端との間に直列接続された定電流源２５、トランジスタ等のスイッチ回路２６、２７から構成される。スイッチ回路２６、２７の接続ノードが、共通線１５、１７に接続される。

電流ソース／シンカ２４が電流ソースとして機能する場合、制御信号によってスイッチ回路２６がオンされる。一方、電流シンカとして機能する場合、制御信号によってスイッチ回路２７がオンされる。

また、図１に示すように、共通線１７には、読み出し回路２３が接続されている。また、読み出し回路２３は、共通線１５に接続されていてもよい。読み出し回路２３は、センスアンプ回路等を含んでいる。

書き込みの際、アドレス信号に応じて、オンした１対のパストランジスタ１４、１６と、活性化された１つの行選択線１３と接続された選択トランジスタ４と、によって１つの電流経路が構成される。この電流経路の形成によって、この電流経路中の磁気抵抗効果素子３（選択磁気抵抗効果素子）に書き込み電流が供給されることにより、選択磁気抵抗効果素子３にデータが書き込まれる。

書き込まれるデータは、共通線１５、１７の何れに電流ソースが接続され、何れに電流シンカが接続されるかによって制御される。

読み出しの際は、書き込みと同様にして指定された磁気抵抗効果素子３に、磁化反転を起こさない程度の小さな読み出し電流が供給される。そして、読み出し回路２３は、磁気抵抗効果素子３の抵抗状態に起因する電流値あるいは電圧値を、参照値と比較することで、その抵抗状態を判定する。

次に、図４および図８を参照して、第１実施形態に係る磁気記憶装置の構造について説明する。図４は、第１実施形態のメモリセルアレイの一部の平面図である。図５は半導体基板からプラグまでの平面図であり、図６は１層目の配線層および磁気抵抗効果素子までの平面図であり、図７は２層目の配線層までの平面図である。図８は第１実施形態のメモリセルアレイの斜視図である。

図４乃至図８に示すように、半導体基板３１の表面の上方に複数のゲート電極３２ａ乃至３２ｄ（包括的に指す場合、ゲート電極３２と称する）が設けられる。各ゲート電極３２は、半導体基板３１の表面上のゲート絶縁膜３３上に設けられる。ゲート電極３２ａ乃至３２ｄは、図４乃至図７の上下方向に沿って、相互に距離をおいて、並んで配置されている。ゲート電極３２ａ乃至３２ｄの組は、これらを１つの単位として、図面の左右方向に沿って周期的に複数個設けられる。

図面の左右方向に沿って、複数の単位基本構造（単位基本構造）が設けられる。図４乃至図７は、単位基本構造３４ａ、３４ｂ（包括的に指す場合、単位基本構造３４と称する）の一部を示しており、図８は、単位基本構造３４の一部を示している。

各単位基本構造３４は、同じ構造を有しており、各々が、素子領域３６ａ、３６ｂ、ソース／ドレイン拡散領域４１ａ乃至４１ｆ、プラグ４２ｂ、４２ｅ、４３ａ、４３ｃ、４３ｄ、４３ｆ、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆ、アクセス配線（配線層）１１、１２を含んでいる。

ゲート電極３２ｄ、３２ａ間の領域からゲート電極３２ｂ、３２ｃ間の領域に、素子分離絶縁膜３５によって区画された素子領域３６ａが形成される。ゲート電極３２ｂ、３２ｃ間の領域からゲート電極３２ｄ、３２ａ間の領域に、素子分離絶縁膜３５によって区画された素子領域３６ｂが形成される。以下、素子領域３６ａ、３６ｂを包括的に指す場合、素子領域３６と称する。

素子領域３６ａと素子領域３６ｂとは、図面の上下方向において相互に離れている。ゲート電極３２ｂ、３２ｃ間において、素子領域３６ａは、その上側において素子領域３６ｂと離れて隣接している。ゲート電極３２ｄ、３２ａ間において、素子領域３６ａは、その上側において別の素子領域３６ｂと離れて隣接している。このように配置された素子領域３６ａ、３６ｂの組は、これを１つの単位として、図面の左右方向に沿って周期的に複数個設けられる。この規則に従った１群の素子領域３６ａ、３６ｂが１つの単位基本構造３４に属する。

また、ゲート電極３２ｂ、３２ｃ間において、素子領域３６ａは、その下側において別の単位基本構造３４に属する素子領域３６ｂと離れて隣接している。ゲート電極３２ｄ、３２ａ間において、素子領域３６ａは、その下側において別の単位基本構造３４に属する素子領域３６ａと離れて隣接している。

各素子領域３６ａ内の半導体基板３１の表面において、ゲート電極３２ｄ、３２ａの間、ゲート電極３２ａ、３２ｂの間、ゲート電極３２ｂ、３２ｃの間には、ソース／ドレイン拡散領域４１ａ乃至４１ｃが、それぞれ設けられる。

各素子領域３６ｂ内の半導体基板３１の表面において、ゲート電極３２ｂ、３２ｃの間、ゲート電極３２ｃ、３２ｄの間、ゲート電極３２ｄ、３２ａの間には、ソース／ドレイン拡散領域４１ｄ乃至４１ｆが、それぞれ設けられる。ゲート電極３２と、その両側の１対のソース／ドレイン拡散領域４１により選択トランジスタ４が構成される。

プラグ４２ｂ、４２ｅは、ソース／ドレイン拡散領域４１ｂ、４１ｅ上に設けられる。配線層１１は、半導体基板３１の上方に設けられる。配線層１１は、プラグ４１ａ、４１ｆ間、プラグ４１ｃ、４１ｄ間の領域に亘る直線部と、突出部１１ｂ、１１ｅと、を有する。突出部１１ｂ、１１ｅは、プラグ４２ｂ、４２ｅの上方にそれぞれ位置し、プラグ４２ｂ、４２ｅの上面とそれぞれ接続されている。

プラグ４３ａ、４３ｃ、４３ｄ、４３ｆは、ソース／ドレイン拡散領域４１ａ、４１ｃ、４１ｄ、４１ｆ上にそれぞれ設けられ、それらとそれぞれ接続されている。プラグ４３ａ、４３ｃ、４３ｄ、４３ｆ上には、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆがそれぞれ設けられ、それらとそれぞれ接続されている。

配線層１２は、配線層１１の上方、典型例として直上に、配線層１１に沿って設けられる。配線層１２は、配線層１１の上方の直線部と、突出部１２ａ、１２ｃ、１２ｄ、１２ｆと、を有する。突出部１２ａ、１２ｃ、１２ｄ、１２ｆは、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆの上方にそれぞれ位置し、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆの上面上にそれぞれ設けられ、それらとそれぞれ接続されている。

以上の構成の単位基本構造３４が、ゲート電極３２の延びる方向において、並んで、複数個配置されることにより、メモリセルアレイ２が構成される。

メモリセルアレイは、図９に示す構造を有していても良い。図９は、第１実施形態の第１変形例のメモリセルアレイの斜視図である。図９に示すように、配線層１２は、磁気抵抗効果素子３ａ、３ｃの上を亘る直線部と、磁気抵抗効果素子３ｄ、３ｆ上にそれぞれ位置する突出部１２ｄ、１２ｆを有する。もちろん、配線層１２は、磁気抵抗効果素子３ｄ、３ｆ上を亘る直線部と、磁気抵抗効果素子３ａ、３ｃ上に位置する突出部を有していてもよい。

また、メモリセルアレイは、図１０乃至図１２に示す構造を有していても良い。図１０は第１実施形態の第２変形例のメモリセルアレイの１層目の配線層および磁気抵抗効果素子までの平面図である。図１１は第１実施形態の第２変形例のメモリセルアレイの２層目の配線層までの平面図である。図１２は第１実施形態の第２変形例のメモリセルアレイの斜視図である。図８に対応する位置の構成は、不変である。

図１０乃至図１２に示すように、磁気抵抗効果素子３はプラグ４３より大きな幅を有しいてもよい。また、各配線層１２は、この配線層１２が属する単位基本構造３４ａ、３４ｂに含まれる全ての磁気抵抗効果素子３および各磁気抵抗効果素子３相互間の領域を覆う。このように配線層１２の幅を太くすることにより、配線層１２の抵抗値を減ずることができる。

また、メモリセルアレイは、図１３に示す構造を有していても良い。図１３は、第１実施形態の第３変形例のメモリセルアレイの斜視図である。図１３に示すように、配線層１２が、半導体基板３１と配線層１１との間に設けられる。これに合わせて、プラグ４２はプラグ４３より高くなっている。

以上、述べたように、第１実施形態に係る磁気記憶装置によれば、図４から分かるように、相互に隣接する配線層１１、１２間の距離が広い。通常考えられる、スピン注入書き込み方式を実現する配線構造として、行列状の磁気抵抗効果素子の、左右方向に並んだ磁気抵抗効果素子の直上に沿ってアクセス配線対の一方を直線的に設け、これを磁気抵抗効果素子に接続することが挙げられる。そして、他方のアクセス配線は、一方のアクセス配線相互間の下方に設けられ、選択トランジスタのソース／ドレイン拡散領域と接続される。

しかしながら、この構造では、一方のアクセス配線同士、また他方のアクセス配線同士のピッチが狭くなる。このため、最小の設計ルールが適用されると、パストランジスタを配置することは不可能であると予想される。これを回避するためには、アクセス配線相互間のピッチを広げることが求められる。ピッチを広げることは非常に困難であると予想される。これを回避するために、単純にアクセス配線相互間のピッチを広げただけでは、磁気記憶装置の集積度の低下に繋がる。

これに対して、第１実施形態によれば、配線層１１相互間および配線層１２相互間のピッチを広くし、パストランジスタ１４、１６の配置を容易としつつも、磁気記憶装置の集積度を高くできる。よって、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供できる。

（第２実施形態）
第２実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。

図１４は、第２実施形態のメモリセルアレイの一部の平面図である。図１４に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から１つ左隣のゲート電極３２相互間に形成される。

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ａ、３２ｂ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｂ、３２ｃ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ｄ、３２ａ間に形成される。

プラグ４３ａ、４２ｂ、４３ｃ、４３ｄ、４２ｅ、４３ｆ、磁気抵抗効果素子３ａ乃至３ｆ、配線層１１、１２の突出部１２ａ、１１ｂ、１２ｃ、１２ｄ、１１ｅ、１２ｆは、第１実施形態と同じく、それぞれソース／ドレイン拡散領域４１ａ乃至４１ｆの上方に形成される。また、単位基本構造３４ａの構造も第１実施形態と同じである。

第２実施形態によれば、第１実施形態と同じ効果を得られる。

（第３実施形態）
第３実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。

図１５は、第３実施形態のメモリセルアレイの一部の平面図である。図１５に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から２つ左隣のゲート電極３２相互間に形成される。換言すれば、単位基本構造３４ｂと、単位基本構造３４ａとは、配線層１１に関して線対象である。

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ｂ、３２ｃ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ｄ、３２ａ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ａ、３２ｂ間に形成される。

プラグ４３ａ、４２ｂ、４３ｃ、４３ｄ、４２ｅ、４３ｆ、磁気抵抗効果素子３ａ乃至３ｆ、配線層１１、１２の突出部１２ａ、１１ｂ、１２ｃ、１２ｄ、１１ｅ、１２ｆは、第１実施形態と同じく、それぞれソース／ドレイン拡散領域４１ａ乃至４１ｆの上方に形成される。また、単位基本構造３４ａの構造も第１実施形態と同じである。

第３実施形態によれば、第１実施形態と同じ効果を得られる。

（第４実施形態）
第４実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。

図１６は、第４実施形態のメモリセルアレイの一部の平面図である。図１６に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から３つ左隣（１つ右隣）のゲート電極３２相互間に形成される。

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｄ、３２ａ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ａ、３２ｂ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ｂ、３２ｃ間に形成される。

プラグ４３ａ、４２ｂ、４３ｃ、４３ｄ、４２ｅ、４３ｆ、磁気抵抗効果素子３ａ乃至３ｆ、配線層１１、１２の突出部１２ａ、１１ｂ、１２ｃ、１２ｄ、１１ｅ、１２ｆは、第１実施形態と同じく、それぞれソース／ドレイン拡散領域４１ａ乃至４１ｆの上方に形成される。また、単位基本構造３４ａの構造も第１実施形態と同じである。

第４実施形態によれば、第１実施形態と同じ効果を得られる。

（第５実施形態）
第１実施形態では、１つの配線層１２に対して１つの配線層１１が設けられる。これに対して、第５実施形態では、１つの配線層１２に対して２つの配線層１１が設けられる。

図１７は、第５実施形態に係る磁気記憶装置の回路図である。図１７に示すように、メモリセル１は、一端をアクセス配線１２接続され、他端を２本のアクセス配線１１の一方と接続される。１本のアクセス配線１２と、このアクセス配線１２とメモリセルを介して接続された２本のアクセス配線１１と、からアクセス配線の組が構成される。

アクセス配線１１は、２組のアクセス配線の組によって共有される。その他の回路構成は、第１実施形態と同じである。

次に、図１８および図１９を参照して、第５実施形態に係る磁気記憶装置の構造について説明する。図１８は、第５実施形態のメモリセルアレイの一部の平面図であり、図１９は第５実施形態のメモリセルアレイの斜視図である。

図１８および図１９に示すように、配線層１１の構成以外は、第１実施形態（図４および図５）と同じである。配線層１１は、２本の配線層１２相互間の、ソース／ドレイン拡散領域４１ｆ、４１ａ間、ソース／ドレイン拡散領域４１ｃ、４１ｄ間領域に亘る。配線層１１は、第１実施形態と同じく、プラグ４２ｂ、４２ｅの上方において、突出部１１ｂ、１１ｅを有する。突出部１１ｂ、１１ｅは、それぞれ、プラグ４２ｂ、４２ｅの上面と接続されている。

第５実施形態によれば、配線層１１相互間および配線層１２相互間のピッチを広くし、パストランジスタ１４、１６の配置を容易としつつも、磁気記憶装置の集積度を高くできる。

（第６実施形態）
第６実施形態は、第１乃至第５実施形態に付加して用いられ、パストランジスタの配置に関する。

図２０、図２１は、第６実施形態に係る磁気記憶装置のレイアウトを示している。図２０は、第１実施形態のメモリセルアレイ構造に本実施形態を適用した場合であり、図２１は、第５実施形態のメモリセルアレイ構造に本実施形態を適用した場合である。

図２０、図２１に示すように、メモリセルアレイ２、ロウデコーダ１８、カラムデコーダ２１、電流ソース／シンカ２２、読み出し回路２３は、半導体基板３１上に配置されている。

アクセス配線１１、１２は、半導体基板３１の平面の左右方向に沿って延びている。パストランジスタ１４、１６は、アクセス配線１１、１２の同じ側（図では右側）に接続されている。ロウデコーダ１８はメモリセルアレイ２の、例えば下側に配置され、カラムデコーダ２１は、パストランジスタ１４、１６の組からなる領域の右側に配置されている。

共通線１５、１７は、半導体基板３１の平面の上下方向に沿って延びている。電流ソース／シンカ２２、読み出し回路２３は、共通線１５、１７の、それぞれ下側、上側に配置されている。

また、図２２、図２３の配置とすることもできる。図２２、図２３は、第６実施形態の他の例に係る磁気記憶装置のレイアウトを示している。図２２、図２３は、第１、第２実施形態のメモリセルアレイ構造の場合にそれぞれ対応する。

図２２、図２３に示すように、各パストランジスタ１４は、メモリセルアレイ２の左右のうちの一方の側（右を例示）において、アクセス配線１１と接続される。一方、各パストランジスタ１６は、メモリセルアレイ２の左右のうちの他方の側（左を例示）において、アクセス配線１２と接続される。これに合わせて、共通線１５はメモリセルアレイ２の右側に配置され、共通線１７はメモリセルアレイ２の左側に配置される。

電流ソース／シンカ２２は、共通線１５、１７に対して１つずつ設けられる。ただし、各電流ソース／シンカ２２は、図３と異なって１系統のみで足り、１つの電流ソース／シンカ２２内には、１つの電流ソース／シンカ２４が設けられる。

図２２、図２３の構成によれば、一方の電流ソース／シンカ２２から、アクセス配線１１、メモリセル１、アクセス配線１２を介して他方のソース／シンカ２２に至る経路の距離が、メモリセル１の位置によらず、一定となる。このため、メモリセル１相互間の特性を揃えることができ、動作マージンの大きい磁気記憶装置を実現できる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

第１実施形態の磁気記憶装置の回路図。 磁気抵抗効果素子の断面図。 電流ソース／シンカの回路図。 第１実施形態のメモリセルアレイの平面図。 第１実施形態のメモリセルアレイの一部の平面図。 第１実施形態のメモリセルアレイの一部の平面図。 第１実施形態のメモリセルアレイの一部の平面図。 第１実施形態のメモリセルアレイの斜視図。 第１実施形態の第１変形例のメモリセルアレイの斜視図。 第１実施形態の第２変形例のメモリセルアレイの一部の平面図。 第１実施形態の第２変形例のメモリセルアレイの一部の平面図。 第１実施形態の第２変形例のメモリセルアレイの斜視図。 第１実施形態の第３変形例のメモリセルアレイの斜視図。 第２実施形態のメモリセルアレイの平面図。 第３実施形態のメモリセルアレイの平面図。 第４実施形態のメモリセルアレイの平面図。 第５実施形態の磁気記憶装置の回路図。 第５実施形態のメモリセルアレイの平面図。 第５実施形態のメモリセルアレイの斜視図。 第６実施形態の磁気記憶装置のレイアウト図。 第６実施形態の磁気記憶装置のレイアウト図。 第６実施形態の磁気記憶装置のレイアウト図。 第６実施形態の磁気記憶装置のレイアウト図。

符号の説明

１…メモリセル、２…メモリセルアレイ、３…磁気抵抗効果素子、４…選択トランジスタ、１１、１２…アクセス配線（配線層）、３１…半導体基板、３２…ゲート電極、３３…ゲート絶縁膜、３４…単位基本構造、３５…素子分離絶縁膜、３６…素子領域、４１…ソース／ドレイン拡散領域、４２、４３…プラグ。

Claims (6)

1. 一端が第１ノードに接続される磁気抵抗効果素子と、第１拡散領域が前記磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタとを有するメモリセルを含み、
   第１方向に延在し、前記選択トランジスタのゲート電極に接続される選択線と、
   第２方向に延在し、前記第１ノードに接続される第１配線と、
   前記第２方向に延在し、前記第２ノードに接続される第２配線と、
   を具備し、
   前記第１方向に隣り合う前記メモリセル同士は前記第１ノードを共有し、
   前記第２方向に隣り合う前記メモリセル同士は前記第２ノードを共有する、
   ことを特徴とするスピン注入書き込み型磁気記憶装置。
2. 半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して設けられ、第１方向に延びる第１ゲート電極と、
   前記第１ゲート電極を挟み、前記半導体基板の表面に形成された第１拡散領域および第２拡散領域と、
   前記第１拡散領域上に設けられる第１プラグと、
   前記第２拡散領域上に設けられる第２プラグと、
   前記第２プラグ上に設けられる第１磁気抵抗効果素子と、
   前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極に平行に延びる第２ゲート電極と、
   前記第２ゲート電極を挟み、前記半導体基板の表面に形成された第３拡散領域および第４拡散領域と、
   前記第３拡散領域上に設けられる第３プラグと、
   前記第４拡散領域上に設けられる第４プラグと、
   前記第４プラグ上に設けられる第２磁気抵抗効果素子と、
   前記半導体基板表面に沿う第２方向に延び、前記第１プラグおよび前記第３プラグを共通接続する第１接続部を有する第１配線と、
   前記第２方向に延び、前記第１磁気抵抗効果素子および前記第２磁気抵抗効果素子を共通接続する第２接続部を有する第２配線と、
   を具備し、
   前記第１ゲート電極と前記第２ゲート電極は、前記第２プラグおよび前記第４プラグを挟み、
   前記第２拡散領域と前記第４拡散領域は、前記第１方向に沿って並ぶ、
   ことを特徴とするスピン注入書き込み型磁気記憶装置。
3. 前記第１配線と前記第２配線は、前記基板面上で重なる位置に設けられていることを特徴とする請求項２記載のスピン注入書き込み型磁気記憶装置。
4. 前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極の前記第２ゲート電極と反対側において前記第１ゲート電極に平行に延びる第３ゲート電極と、
   前記半導体基板の表面に形成され、前記第１拡散領域と共に前記第３ゲート電極を挟む第５拡散領域と、
   前記第５拡散領域上に設けられる第５プラグと、
   前記第５プラグ上に設けられる第３磁気抵抗効果素子と、
   前記半導体基板上にゲート絶縁膜を介して設けられ、前記第２ゲート電極の前記第１ゲート電極と反対側において前記第２ゲート電極に平行に延びる第４ゲート電極と、
   前記半導体基板の表面に形成され、前記第３拡散領域と共に前記第４ゲート電極を挟む第６拡散領域と、
   前記第６拡散領域上に設けられる第６プラグと、
   前記第６プラグ上に設けられる第４磁気抵抗効果素子と、
   をさらに具備し、
   前記第２配線が、第３接続部により前記第３磁気抵抗効果素子と接続され、第４接続部により前記第４磁気抵抗効果素子と接続され、
   前記第１ゲート電極と前記第３ゲート電極は前記第１プラグを挟み、
   前記第２ゲート電極と前記第４ゲート電極は前記第３プラグを挟む、
   ことを特徴とする請求項２記載のスピン注入書き込み型磁気記憶装置。
5. 前記第１乃至前記第４ゲート電極が繰り返し配置されていることを特徴とする請求項４に記載のスピン注入書き込み型磁気記憶装置。
6. 隣り合う前記第１配線同士について、前記第１拡散領域乃至前記第４拡散領域が線対称構造となるように配置されていることを特徴とする請求項５記載のスピン注入書き込み型磁気記憶装置。

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