JP4796640B2 - 半導体記憶装置、及び、電子機器 - Google Patents
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Description
前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線に前記書き換え電圧と異なるプリチャージ電圧を印加する第2電圧印加回路と、を有し、
前記記憶素子に記憶された情報を書き換える書き換え動作の夫々において、
前記第2電圧印加回路は、
前記第1電圧印加回路が前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線の双方に前記プリチャージ電圧を予め印加するとともに、
前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線との接続を切断し、前記選択されたメモリセルに接続する前記第2ビット線に前記プリチャージ電圧の印加を継続することを第1の特徴とする。
本発明の一実施形態に係る半導体記憶装置(以下、「本発明装置1」と称す)の回路構成図を図1に示す。本発明装置1は、メモリセルアレイ100、第1電圧印加回路101、及び、第2電圧印加回路102を有し、メモリセルアレイ100には、可変抵抗素子としてR11〜R1n,R21〜R2n,・・・が、また、メモリセル選択用のトランジスタとしてQ11〜Q1n,Q21〜Q2n,・・・が、夫々、行方向(図の縦方向)と列方向(図の横方向)にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、また、同一列に配列されたメモリセルのトランジスタ入出力端子のうち可変抵抗素子と接続しない他方端同士が、夫々、第1ビット線BL11,BL12,・・・に接続され、同一列に配列されたメモリセルの可変抵抗素子のトランジスタと接続しない他方端同士が、夫々、第2ビット線BL21,・・・に接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線WL1〜WLnに接続されている。メモリセルアレイ100内のメモリセルの書き換え・読み出し動作時においては、動作対象のメモリセルを選択し、選択されたメモリセルに接続するワード線及び第1ビット線には夫々、選択ワード線電圧及び選択第1ビット線電圧を各別に印加し、非選択のメモリセルに接続する第1ビット線には非選択第1ビット線電圧を各別に印加し、第2ビット線にはプリチャージ電圧を印加して、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
本発明の一実施形態に係る半導体記憶装置(以下、「本発明装置2」と称す)の回路構成図を図4に示す。本発明装置2は、メモリセルアレイ400、第1電圧印加回路401、及び、第2電圧印加回路402を有している。メモリセルアレイ400及び第2電圧印加回路402の構成については、夫々、図1に示される、第1実施形態に係る本発明装置1のメモリセルアレイ100及び第2電圧印加回路102と同じであるので説明を省略する。ワード線印加回路(図示せず)の構成についても本発明装置1と同様であり、説明を省略する。
本発明の第1又は第2実施形態に係る半導体記憶装置を電子機器に搭載する場合の一例として、デジタルカメラに搭載する場合の当該デジタルカメラの回路ブロック図を図6に示す。このデジタルカメラ600は、本発明装置1、或いは、本発明装置2で構成された不揮発性メモリ608と619を備えている。上記不揮発性メモリ608は、撮影画像の記憶に用いられており、不揮発性メモリ619は、液晶パネル622のばらつき補正値の記憶に用いられている。
以下に、別実施形態につき説明する。
100,300,400,700: メモリセルアレイ
101,301,401,701: 第1電圧印加回路(書き換え電圧印加回路)
102,302,402,702: 第2電圧印加回路(プリチャージ電圧印加回路)
600: デジタルカメラ
601: パワースイッチ
602: 電池
603: DC/DCコンバータ
604: シャッター
606: CPU
607: DRAM
608: 不揮発性メモリ
610: 映像処理部
611: データバッファ
612: JPEG処理部
613: MPEG処理部
614: ビデオエンコーダ
616: レンズ
617: 光学系駆動部
618: CCD
619: 不揮発性メモリ
620: A/Dコンバータ
621: 液晶ドライバ
622: 液晶パネル
800: (従来の)メモリセルアレイ
801: 書き換え電圧印加回路
802: 初期化回路
1000: ビット線ノイズ
1001: コモン線ノイズ
BL1,BL2: ビット線
BL11,BL12,BL13: 第1ビット線
BL21,BL22: 第2ビット線
CML: コモン線
WL1〜WLn: ワード線
Q11〜Q1n,Q21〜Q2n,Q31〜Q3n: セルトランジスタ
R11〜R1n,R21〜R2n,R31〜R3n: 可変抵抗素子
φ1〜φ5,φ11,φ12,φ21,φ22,φ31,φ32,φ41,φ42: 切替信号
Claims (12)
- 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を夫々接続する、列方向に延伸する第1ビット線と、
前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、行または列方向に延伸する第2ビット線と、
書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、
前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧を印加する第1電圧印加回路と、
前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線に前記書き換え電圧と異なるプリチャージ電圧を印加する第2電圧印加回路と、を有し、
前記記憶素子に記憶された情報を書き換える書き換え動作の夫々において、
前記第2電圧印加回路は、
前記第1電圧印加回路が前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線の双方に前記プリチャージ電圧を予め印加するとともに、
前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線との接続を切断し、前記選択されたメモリセルに接続する前記第2ビット線に前記プリチャージ電圧の印加を継続することを特徴とする半導体記憶装置。 - 前記第2電圧印加回路は、
前記第1電圧印加回路が前記書き換え電圧を印加する前に、書き換え対象として選択されなかった非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間も、前記非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線に前記プリチャージ電圧の印加を継続することを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1電圧印加回路は、
前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第1ビット線に前記プリチャージ電圧を印加することを特徴とする請求項1または2に記載の半導体記憶装置。 - 前記第2電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、
前記プリチャージ電源線は前記第2ビット線の夫々と直接接続し、前記第1ビット線の夫々と前記セルトランジスタとは別の第1トランジスタを介して接続することを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。 - 前記第1電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、
前記書き換え電源線は前記第1ビット線の夫々と第2トランジスタを介して接続することを特徴とする請求項1〜4の何れか一項に記載の半導体記憶装置。 - 前記第1電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第1書き換え電源線及び第2書き換え電源線を有することを特徴とする請求項1〜4の何れか一項に記載の半導体記憶装置。
- 前記第1書き換え電源線は前記第1ビット線の夫々と第3トランジスタを介して接続し、
前記第2書き換え電源線は前記第1ビット線の夫々と第4トランジスタを介して接続することを特徴とする請求項6に記載の半導体記憶装置。 - 前記プリチャージ電圧は、前記第1書き換え電源線に印加される前記書き換え電圧と、
前記第2書き換え電源線に印加される前記書き換え電圧の中間電圧であることを特徴とする請求項6又は7に記載の半導体記憶装置。 - 前記第2ビット線は、列方向に延伸することを特徴とする請求項1〜8の何れか一項に記載の半導体記憶装置。
- 前記メモリセルアレイは、前記第2ビット線が行方向に延伸する場合列方向において隣接する二つのメモリセル行毎に、或いは、前記第2ビット線が列方向に延伸する場合行方向において隣接する二つのメモリセル列毎に、一本の前記第2ビット線が共有されることを特徴とする請求項1〜9の何れか一項に記載の半導体記憶装置。
- 前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が前記書き換え電圧の印加により遷移する可変抵抗素子であることを特徴とする請求項1〜10の何れか一項に記載の半導体記憶装置。
- 請求項1〜11の何れか一項に記載の半導体記憶装置を備えた電子機器。
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