KR20100015194A - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 리드 모드에서 비트라인 클램프 신호의 전압 레벨을 오버 드라이브 전압 레벨로 구동하여 센싱 전압 마진을 향상시키는 기술을 개시한다.
구체적으로, 본 발명은 상 변화 저항 소자를 포함하고 데이터의 리드/라이트가 이루어지는 셀 어레이, 리드 모드의 제 1 구간에서 비트라인 클램프 신호를 오버 드라이브 전압 레벨로 출력하는 센싱 전압 조정부, 및 상기 셀 어레이로부터 인가된 센싱 전압과 레퍼런스 전압을 비교 및 증폭하되, 상기 비트라인 클램프 신호에 따라 센싱 전압 레벨의 범위를 제어하는 센스 앰프를 포함하는 상 변화 메모리 장치를 개시한다.

Description

상 변화 메모리 장치 {PHASE CHANGE MEMORY DEVICE}
본 발명은 리드 모드에서 비트라인 클램프 신호의 전압 레벨을 오버 드라이브 전압 레벨로 구동하여 센싱 전압 마진을 향상시키는 상 변화 메모리 장치에 관한 것이다. 더 상세하게는, 리드 모드의 제 1 구간에서 비트라인 클램프 신호의 전압 레벨을 오버 드라이브 전압 레벨로 구동하다가 제 1 구간 이후의 제 2 구간에서 이보다 낮은 정상 전압 레벨로 구동함으로써 센싱 전압 마진을 향상시키는 상 변화 메모리 장치와 관련된다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(Chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous Phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
종래의 상 변화 메모리 장치는 리셋인 경우와 세트인 경우의 센싱 전압 사이에 충분한 센싱 전압 마진이 확보되지 못하여 레퍼런스 전압을 기준으로 리셋과 세트를 명확하게 판별할 수 없는 경우가 발생한다는 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명은 리드 모드에서 비트라인 클램프 신호의 전압 레벨을 오버 드라이브 전압 레벨로 구동하여 센싱 전압 마진을 향상시키는 상 변화 메모리 장치를 개시한다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 상 변화 저항 소자를 포함하고 데이터의 리드/라이트가 이루어지는 셀 어레이, 리드 모드의 제 1 구간에서 비트라인 클램프 신호를 오버 드라이브 전압 레벨로 출력하는 센싱 전압 조정부, 및 상기 셀 어레이로부터 인가된 센싱 전압과 레퍼런스 전압을 비교 및 증폭하되, 상기 비트라인 클램프 신호에 따라 센싱 전압 레벨의 범위를 제어하는 센스 앰프를 포함하는 상 변화 메모리 장치를 개시한다.
본 발명은 비트라인 클램프 신호를 오버 드라이브 전압으로 구동함으로써 리셋의 경우와 세트의 경우에 센싱 전압의 차이를 크게 할 수 있다는 장점이 있다. 즉, 센싱 전압의 마진을 크게 하여 레퍼런스 전압을 기준으로 리셋인 경우의 센싱 전압과 세트인 경우의 센싱 전압을 쉽게 구별할 수 있게 된다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구범위에 속하는 것으로 보 아야 할 것이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부의 회로도이다.
본 발명은 셀 어레이 CA와, 컬럼 스위칭부 YSW를 포함한다. 여기서, 컬럼 스위칭부 YSW는 복수 개의 PMOS 트랜지스터 SW1~SW4로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 컬럼 스위칭부 YSW의 구성을 PMOS 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS 트랜지스터로도 구현 가능하다.
그리고, 셀 어레이 CA는 비트라인 BL과 워드라인 WL이 교차하는 영역마다 형성된 복수 개의 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
본 발명은 리드 모드에서 선택된 워드라인 WL에 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드 전압 Vread이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
또한, PMOS 트랜지스터 SW1~SW4는 비트라인 BL과 글로벌 비트라인 GBL 사이 에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 이 경우, 본 발명은 하나의 글로벌 비트라인 GBL에 복수 개의 비트라인 BL이 연결되어 계층적 비트라인 구조를 이룬다.
그리고, 컬럼 선택신호 LY1_m~LY4_m에 따라 PMOS 트랜지스터 SW1~SW4가 선택적으로 턴온(Turn On)되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치를 도시한 블록 다이어그램이다.
본 발명의 상 변화 메모리 장치는 센싱 전압 조정부(100), 센스 앰프(SA_1,SA_2,...,SA_N), 라이트 구동부(W/D_1,W/D_2,...,W/D_N) 및 메인 레퍼런스 전압 공급부(300)를 포함한다.
센스 앰프(SA_1,SA_2,...,SA_N) 각각은 센싱 전류 전압 변환부(200_1,200_2,...,200_N), 증폭기(A_1,A_2,...,A_N)를 포함한다. 센스 앰프(SA_1,SA_2,...,SA_N) 각각은 글로벌 비트라인(GBL_1,GBL_2,...GBL_N)을 통해 인가되는 셀 데이터를 감지하고 레퍼런스 전압 VREF과 비교하여 데이터 "1"과 데이터 "0"을 구별한다.
센스 앰프(SA)에 포함된 센싱 전류 전압 변환부(200)는 비트라인 클램프 신호 BL_CLMP에 따라 글로벌 비트라인 GBL에 흐르는 셀 센싱 전류를 전압으로 변환하여 센싱 전압 VDAT을 출력한다. 센싱 전류 전압 변환부(200)는 비트라인 클램프 신호 BL_CLMP에 따라 센싱 전류의 값이 제한된다. 여기서, 비트라인 클램프 신호 BL_CLMP는 복수 개의 센스 앰프(SA_1,SA_2,...,SA_N) 각각에 공통으로 인가된다.
메인 레퍼런스 전압 공급부(300)는 리드 동작시 메모리 셀에서 센싱된 셀 데이터를 구분하기 위한 기준이 되는 레퍼런스 전압 VREF을 출력한다.
증폭기 A는 센싱 전류 전압 변환부(200)에서 출력된 센싱 전압 VDAT과 레퍼런스 전압 VREF을 비교 및 증폭하여 입출력 버스 IO_BUS에 출력한다. 라이트 구동부 W/D는 셀에 데이터를 라이트 할 때 입출력 버스 IO_BUS로부터 인가되는 입력 데이터에 대응하는 구동 전압을 글로벌 비트라인 GBL에 출력한다.
센싱 전압 조정부(100)는 리드 모드의 제 1 구간에서 비트라인 클램프 신호 BL_CLMP를 오버 드라이브 전압 레벨로 출력하고 제 1 구간 이후의 제 2 구간에서 비트라인 클램프 신호 BL_CLMP를 오버 드라이브 전압 레벨보다 낮은 정상 전압 레벨로 출력한다.
도 6은 본 발명에 따른 센싱 전류 전압 변환부(200)의 상세 회로도이다.
센싱 전류 전압 변환부(200)는 프리차지부(210)와, 센싱 전류 공급 조정부(220)와, 클램프 전압 조정부(230)와, 클램프 전압 프리차지 제어부(240) 및 클램프 전압 프리차지부(250)를 포함한다.
프리차지부(210)는 PMOS 트랜지스터 P2를 포함한다. PMOS 트랜지스터 P2는 고전압 VPPSA 인가단과 센싱 전압 VDAT 출력단 사이에 연결되어 게이트 단자를 통해 프리차지 신호 PRE_VDAT가 인가된다.
그리고, 센싱 전류 공급 조정부(220)는 PMOS 트랜지스터 P3를 포함한다. PMOS 트랜지스터 P3는 고전압 VPPSA 인가단과 센싱 전압 VDAT 출력단 사이에 연결 되어 게이트 단자를 통해 비트라인 클램프 신호 BL_CLMP가 인가된다.
클램프 전압 조정부(230)는 NMOS 트랜지스터 N3를 포함한다. NMOS 트랜지스터 N3는 센싱 전압 VDAT의 출력단과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 비트라인 클램프 신호 BL_CLMP가 인가된다.
클램프 전압 프리차지 제어부(240)는 PMOS 트랜지스터 P4를 포함한다. PMOS 트랜지스터 P4는 전원전압 VDD 인가단과 NMOS 트랜지스터 N4 사이에 연결되어 게이트 단자를 통해 비트라인 클램프 신호 BL_CLMP가 인가된다.
클램프 전압 프리차지부(250)는 NMOS 트랜지스터 N4를 포함한다. NMOS 트랜지스터 N4는 PMOS 트랜지스터 P4와 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 프리차지 신호 PRE_CLMP가 인가된다.
이러한 구성을 갖는 센싱 전류 전압 변환부(200)에 관한 동작을 이하에서 설명한다.
프리차지부(210)는 프리차지 신호 PRE_VDAT의 활성화시 PMOS트랜지스터 P2가 턴온되어 센싱 전압 VDAT이 출력되기 이전에 센싱 전압 VDAT을 고전압 VPPSA 레벨로 프리차지 시킨다.
센싱 전류 공급 조정부(220)는 비트라인 클램프 신호 BL_CLMP에 따라 PMOS트랜지스터 P3에 흐르는 센싱 전류 iSEN의 양을 조정하여 센싱 전압 VDAT을 제어한다. 여기서, 센싱 전류 iSEN는 비트라인 클램프 신호 BL_CLMP에 의해 제어된다.
센싱 전류 공급 조정부(220)는 글로벌 비트라인 GBL으로부터 인가되는 셀의 센싱 전류를 센싱 전압 VDAT으로 변환하게 된다.
센싱 모드의 활성화시에 셀의 센싱 전류는 센싱 전류 공급 조정부(220)에 흐르는 센싱 전류 iSEN로 나타낸다. 그리고, 센싱 모드의 활성화 이전에 프리차지부(210), 클램프 전압 조정부(230), 클램프 전압 프리차지 제어부(240) 및 클램프 전압 프리차지부(250)에 따라 글로벌 비트라인 GBL이 프리차지 클램프 전압 VPRE_CLMP 레벨로 프리차지 된다.
클램프 전압 조정부(230)는 비트라인 클램프 신호 BL_CLMP에 따라 글로벌 비트라인 GBL을 오버 드라이브 전압 VCLMP_H 레벨로 조정하게 된다. 클램프 전압 프리차지 제어부(240)는 비트라인 클램프 신호 BL_CLMP가 활성화되기 이전에 글로벌 비트라인 GBL을 전원전압 VDD 레벨로 프리차지 시킨다. 여기서, 비트라인 클램프 신호 BL_CLMP는 글로벌 비트라인 GBL을 통해 셀로부터 인가되는 센싱 전압을 제어하기 위한 신호이다.
클램프 전압 프리차지부(250)는 프리차지 신호 PRE_CLMP에 따라 글로벌 비트라인 GBL을 전원전압 VDD 레벨로 프리차지 시킨다.
즉, 비트라인 클램프 신호 BL_CLMP가 로우 레벨로 비활성화될 경우 PMOS트랜지스터 P4가 턴온되어 글로벌 비트라인 GBL이 전원전압 VDD 레벨로 프리차지 된다. 이때, 프리차지 신호 PRE_CLMP가 활성화될 경우 NMOS트랜지스터 N4가 턴온되어 전원전압 VDD을 글로벌 비트라인 GBL에 공급한다. 여기서, 전원전압 VDD는 외부에서 공급되는 전원이다.
한편, 비트라인 클램프 신호 BL_CLMP가 하이 레벨로 활성화될 경우 NMOS트랜지스터 N3가 턴온되어 오버 드라이브 전압 VCLMP_H 레벨이 된다.
도 7은 본 발명에 따른 센싱 전류 전압 변환부(200)의 동작 타이밍도이다.
도 7을 참조하면, 프리차지 구간 t0에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 비트라인 클램프 신호 BL_CLMP, 프리차지 신호 PRE_CLMP, 및 글로벌 비트라인 GBL이 그라운드 전압 GND 레벨을 유지한다.
프리차지 신호 PRE_VDAT가 로우 레벨로 활성화될 경우 PMOS 트랜지스터 P2가 턴온되어 센싱 전압 VDAT이 출력되기 이전에 센싱 전압 VDAT을 고전압 VPPSA 레벨로 프리차지 시킨다.
그리고, 비트라인 클램프 신호 BL_CLMP가 로우 레벨일 경우 PMOS 트랜지스터 P4가 턴온되어 클램프 전압 프리차지부(250)를 전원전압 VDD 레벨로 프리차지 시킨다. 이때, 비트라인 클램프 신호 BL_CLMP가 로우 레벨인 경우 NMOS 트랜지스터 N3가 턴오프 상태를 유지하게 된다. 이에 따라, 글로벌 비트라인 GBL이 그라운드 전압 GND 레벨을 유지하게 된다.
리드 모드 구간 t1에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 및 비트라인 클램프 신호 BL_CLMP가 그라운드 전압 GND 레벨을 유지한다. 그리고, 프리차지 신호 PRE_CLMP가 프리차지 클램프 전압 VPRE_CLMP 레벨로 천이한다. 이에 따라, 클램프 전압 프리차지 제어부(240)로부터 인가되는 전원전압 VDD 레벨에 따라 글로벌 비트라인 GBL의 전압 레벨이 서서히 상승하게 된다.
리드 모드 구간 t2은 제 1 구간(오버 드라이브 구간)으로 나타내며, 이 구간에서 비트라인 클램프 신호 BL_CLMP는 그라운드 전압 GND 레벨에서 오버 드라이브 전압 VCLMP_H 레벨로 천이한다.
또한, 제 1 구간에서 워드라인 WL이 펌핑전압 VPP 레벨로 천이한다. 이에 따라, NMOS 트랜지스터 N3가 턴온되어 글로벌 비트라인 GBL의 전압 레벨이 t1 구간보다 더 상승하게 된다. 이때, 비트라인 클램프 신호 BL_CLMP가 오버 드라이브 전압 VCLMP_H 레벨로 천이할 경우 센싱 전압 VDAT은 고전압 VPPSA에서 전원전압 VDD 레벨로 하강하는 전압 레벨 곡선을 그리게 된다.
리드 모드 구간 t3은 제 2 구간으로 나타내며, 이 구간에서 비트라인 클램프 신호 BL_CLMP는 오버 드라이브 전압 VCLMP_H 레벨에서 정상 전압 VCLMP_L 레벨로 천이한다(이산적으로 하강함). 정상 전압 VCLMP_L 레벨은 오버 드라이브 전압 VCLMP_H 레벨보다는 낮고 그라운드 전압 GND 레벨보다는 높게 설정된다.
또한, 제 2 구간에서 프리차지 신호 PRE_CLMP가 프리차지 클램프 전압 VPRE_CLMP 레벨에서 그라운드 전압 GND 레벨로 천이하게 된다. 이에 따라, NMOS 트랜지스터 N4가 턴오프 상태가 되어 글로벌 비트라인 GBL은 리드 전압 Vread 레벨을 유지하게 된다. 이 경우 글로벌 비트라인 GBL은 리셋의 경우와 세트의 경우에 서로 다른 리드 전압 Vread 레벨을 가지게 된다.
제 1 구간에서 비트라인 클램프 신호 BL_CLMP는 오버 드라이브 전압 VCLMP_H 레벨을 유지하므로 PMOS 트랜지스터 P3에 의해 센싱 전류 iSEN가 적게 흐르게 된다. 센싱 전류 iSEN가 적게 흐르는 경우에 리셋 동작이 수행되므로, 이 센싱 전류 iSEN에 대한 리드 전압 Vread이 리셋인 경우의 리드 전압 Vread_RESET이 된다. 따라서, 리셋인 경우의 리드 전압 Vread_RESET은 비트라인 클램프 신호 BL_CLMP의 전압 레벨인 오버 드라이브 전압 VCLMP_H 레벨에서 NMOS 트랜지스터 N3의 문턱전압 Vth을 뺀 만큼의 전압 레벨 VCLMP_H-Vth이 된다.
제 2 구간에서 비트라인 클램프 신호 BL_CLMP는 오버 드라이브 전압 VCLMP_H 레벨에서 정상 전압 레벨 VCLMP_L로 천이하므로 PMOS 트랜지스터 P3에 의헤 센싱 전류 iSEN가 제 2 구간보다 많이 흐르게 된다. 센싱 전류 iSEN가 많이 흐르는 경우에 세트 동작이 수행되므로, 이 센싱 전류 iSEN에 대한 리드 전압 Vread이 세트인 경우의 리드 전압 Vread_SET이 된다. 따라서, 세트인 경우의 리드 전압 Vread_SET은 비트라인 클램프 신호 BL_CLMP의 전압 레벨인 정상 전압VCLMP_L 레벨에서 NMOS 트랜지스터 N3의 문턱전압 Vth을 뺀 만큼의 전압 레벨 VCLMP_L-Vth이 된다.
또한, 제 2 구간에서는 프리차지 신호 PRE_VDAT가 그라운드 전압 GND 레벨에서 고전압 VPPSA 레벨로 천이하게 된다. 이에 따라, PMOS 트랜지스터 P2가 턴오프된다. 이 상태에서 글로벌 비트라인 GBL의 리드 전압 Vread_RESET/SET에 따라 센싱 전압 VDAT이 출력된다.
도 8은 본 발명에 따른 센싱 전류 전압 변환부(200)의 다른 동작 타이밍도이다.
도 8을 참조하면, 다른 구간에서의 동작은 상기 실시예와 동일하고 리드 모드 구간 t3에서의 타이밍 동작만 상이하다. 즉, 이 실시예에서는 비트라인 클램프 신호 BL_CLMP가 제 1 구간에서 오버 드라이브 전압 VCLMP_H 레벨로 일정하게 유지되다가 제 2 구간에서 점차적으로(연속적으로) 하강하여 정상 전압 VCLMP_L 레벨이 된다. 이 경우에도, 글로벌 비트라인 GBL의 리드 전압 Vread_RESET/SET은 상기 실시예와 같이 나타난다.
프리차지 구간 t4에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 비트라인 클램프 신호 BL_CLMP, 프리차지 신호 PRE_CLMP, 및 글로벌 비트라인 GBL이 그라운드 전압 GND 레벨을 유지한다.
도 9는 본 발명에 따른 리셋 데이터 및 세트 데이터를 센싱하는 방법을 도시하는 그래프이다. 도 9를 참조하면, 센싱 전압 VDAT이 레퍼런스 전압 VREF 보다 높을 경우 "리셋 데이터"를 센싱하고, 센싱 전압 VDAT이 레퍼런스 전압 VREF 보다 낮을 경우 "세트 데이터"를 센싱한다.
도 10는 본 발명에 따라 오버 드라이브 전압을 인가할 경우 센싱 전압 VDAT마진이 향상되는 특성을 나타내는 그래프이다. 도 10을 참조하면, VPPSA 전압 레벨이 상승할수록리셋인 경우의 센싱 전압 VDAT과 세트인 경우의 센싱 전압 VDAT사이의 마진이 더 커지는 것을 확인할 수 있다.
따라서, 본 발명의 상 변화 메모리 장치는 리드 모드에서 비트라인 클램프 신호 BL_CLMP의 전압 레벨을 오버 드라이브 전압 VCLMP_H 레벨로 구동함으로써 리셋인 경우와 세트인 경우의 센싱 전압 마진을 향상시킬 수 있다. 그 결과, 레퍼런스 전압 VREF을 기준으로 리셋인 경우의 센싱 전압과 세트인 경우의 센싱 전압을 쉽게 구별할 수 있게 된다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 도시한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 도시한다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작 원리를 도시한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부의 회로도이다.
도 5는 본 발명에 따른 상 변화 메모리 장치를 도시한 블록 다이어그램이다.
도 6은 본 발명에 따른 센싱 전류 전압 변환부의 상세 회로도이다.
도 7은 본 발명에 따른 센싱 전류 전압 변환부의 동작 타이밍도이다.
도 8은 본 발명에 따른 센싱 전류 전압 변환부의 다른 동작 타이밍도이다.
도 9는 본 발명에 따른 리셋 데이터 및 세트 데이터를 센싱하는 방법을 도시하는 그래프이다.
도 10는 본 발명에 따라 오버 드라이브 전압을 인가할 경우 센싱 전압 마진이 향상되는 특성을 나타내는 그래프이다.

Claims (16)

  1. 상 변화 저항 소자를 포함하고 데이터의 리드/라이트가 이루어지는 셀 어레이;
    리드 모드의 제 1 구간에서 비트라인 클램프 신호를 오버 드라이브 전압 레벨로 출력하는 센싱 전압 조정부; 및
    상기 셀 어레이로부터 인가된 센싱 전압과 레퍼런스 전압을 비교 및 증폭하되, 상기 비트라인 클램프 신호에 따라 센싱 전압 레벨의 범위를 제어하는 센스 앰프를 포함하는 상 변화 메모리 장치.
  2. 청구항 1에 있어서,
    상기 센싱 전압 조정부는
    상기 리드 모드의 제 1 구간 이후의 제 2 구간에서 상기 비트라인 클램프 신호를 상기 오버 드라이브 전압 레벨보다 낮은 정상 전압 레벨로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 청구항 2에 있어서,
    상기 센싱 전압 조정부는
    상기 비트라인 클램프 신호가 상기 오버 드라이브 전압 레벨에서 상기 정상 전압 레벨로 이산적으로 하강하도록 하는 것을 특징으로 하는 상 변화 메모리 장 치.
  4. 청구항 2에 있어서,
    상기 센싱 전압 조정부는
    상기 비트라인 클램프 신호가 상기 오버 드라이브 전압 레벨에서 상기 정상 전압 레벨로 연속적으로 하강하도록 하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 청구항 1에 있어서,
    라이트 데이터에 대응하는 구동 전압을 상기 셀 어레이에 공급하는 라이트 구동부를 더 포함하는 상 변화 메모리 장치.
  6. 청구항 5에 있어서,
    상기 센스 앰프에 상기 레퍼런스 전압을 공급하는 메인 레퍼런스 전압 공급부를 더 포함하는 상 변화 메모리 장치.
  7. 청구항 1에 있어서,
    상기 비트라인 클램프 신호는 복수 개의 센스 앰프에 공통으로 인가되는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 청구항 1에 있어서,
    상기 센스 앰프는
    상기 셀 어레이로부터 인가된 센싱 전류를 상기 센싱 전압으로 변환하고, 상기 비트라인 클램프 신호에 따라 상기 센싱 전압을 일정하게 제어하는 센싱 전류 전압 변환부; 및
    상기 센싱 전압과 상기 레퍼런스 전압을 비교 및 증폭하는 증폭기를 포함하는 상 변화 메모리 장치.
  9. 청구항 8에 있어서,
    상기 센싱 전류 전압 변환부는
    제 1 프리차지 신호에 따라 상기 센싱 전압을 고전압으로 프리차지 시키는 프리차지부;
    상기 비트라인 클램프 신호에 따라 상기 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 공급 조정부;
    상기 비트라인 클램프 신호에 따라 글로벌 비트라인의 클램프 전압을 조정하는 클램프 전압 조정부;
    제 2 프리차지 신호에 따라 상기 글로벌 비트라인을 전원전압의 레벨로 프리차지 시키는 클램프 전압 프리차지부; 및
    상기 비트라인 클램프 신호에 따라 상기 전원전압을 상기 클램프 전압 프리차지부에 선택적으로 공급하는 클램프 전압 프리차지 제어부를 포함하는 상 변화 메모리 장치.
  10. 청구항 9에 있어서,
    상기 센싱 전류 전압 변환부는
    프리차지 동작시 상기 프리차지부 및 상기 클램프 전압 프리차지 제어부가 동작하여 상기 센싱 전압이 상기 고전압 레벨로 프리차지 되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 청구항 9에 있어서,
    상기 센싱 전류 전압 변환부는
    리드 모드 동작시 상기 클램프 전압 프리차지부가 동작하여 상기 글로벌 비트라인의 전압 레벨을 1차적으로 상승시키는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 청구항 11에 있어서,
    상기 센싱 전류 전압 변환부는
    상기 리드 모드 동작시 상기 클램프 전압 조정부가 동작하여 상기 글로벌 비트라인 전압 레벨을 2차적으로 상승시키는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 청구항 9에 있어서,
    상기 센싱 전류 전압 변환부는
    상기 클램프 전압 조정부가 턴온된 상태에서 상기 센싱 전류 공급 조정부에 흐르는 상기 센싱 전류의 양을 조정하여 상기 센싱 전압을 제어하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 청구항 13에 있어서,
    상기 비트라인 클램프 신호의 전압 레벨이 낮아질 경우 상기 센싱 전류의 레벨이 상승하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 청구항 13에 있어서,
    상기 글로벌 비트라인의 리셋 리드 전압은 상기 오버 드라이브 전압 레벨에서 상기 센싱 전류 공급 조정부에 포함된 MOS 트랜지스터의 문턱 전압을 뺀 만큼의 전압 레벨인 것을 특징으로 하는 상 변화 메모리 장치.
  16. 청구항 13에 있어서,
    상기 글로벌 비트라인의 세트 리드 전압은 상기 정상 전압 레벨에서 상기 센싱 전류 공급 조정부에 포함된 MOS 트랜지스터의 문턱 전압을 뺀 만큼의 전압 레벨인 것을 특징으로 하는 상 변화 메모리 장치.
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