KR100887069B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강하고 레이아웃 면적을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 서브 셀 어레이와, 컬럼 선택신호에 따라 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하고, 서브 셀 어레이는 프리차지 모드시 비트라인 디스차지 신호에 응답하여 비트라인을 방전시키는 더미 셀을 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 5는 종래의 상 변화 메모리 장치에 관한 상세 회로도.
도 6은 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 7은 도 6의 셀 어레이에서 프리차지 모드의 바이어스 조건을 설명하기 위한 도면.
도 8은 도 7의 실시예에 따른 프리차지 모드의 동작 파형도.
도 9는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 다른 실시예.
도 10은 도 9의 셀 어레이에서 프리차지 모드의 바이어스 조건을 설명하기 위한 도면.
도 11은 도 10의 실시예에 따른 프리차지 모드의 동작 파형도.
본 발명은 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 관한 것으로, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강할 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
종래의 셀 어레이는 복수개의 비트라인 BL1~BL4과 복수개의 워드라인 WL1~WL4이 교차하는 영역에 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준전압 ref과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 기준전압 ref 인가단에는 레퍼런스 전류 Iref가 흐르게 된다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
도 5는 종래의 상 변화 메모리 장치에 관한 구성도이다.
상 변화 메모리 장치는 복수개의 셀 어레이 CA_m,CA_n와, 프리차지 모드시 비트라인 BL의 전하를 방전하기 위한 비트라인 디스차지 스위치 N1~N8, 및 컬럼 스위치 N9~N16를 포함한다. 복수개의 셀 어레이 CA_m,CA_n 각각은 비트라인 BL과 워드라인 WL이 교차하는 영역에 형성된 단위 셀 C을 포함한다.
여기서, 비트라인 디스차지 스위치 N1~N8는 비트라인 BL과 그라운드 전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_m,BLDIS_n에 의해 제어된다. 비트라인 디스차지 신호 BLDIS_m,BLDIS_n의 활성화시 비트라인 디스차지 스위치 N1~N8가 턴온되어 각 비트라인 BL에 그라운드 전압을 공급하고 비트라인 BL의 디스차지 경로를 제공한다.
또한, 컬럼 스위치 N9~N16는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 컬럼 선택신호 LY1_m~LY4_m, LY1_n~LY4_n에 의해 제어된다. 컬럼 선택신호 LY1_m~LY4_m, LY1_n~LY4_n에 따라 컬럼 스위치 N9~N16가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다.
그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다. 그리고, 컬럼 선택신호 LY1_n~LY4_n 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
이러한 구성을 갖는 종래의 메모리 장치는, 액티브 사이클 동안에 비트라인 디스차지 신호 BLDIS가 로우 레벨로 비활성화된다. 그리고, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS가 하이 레벨로 활성화되어 비트라인 BL을 그라운드 전압으로 방전한다.
상술된 비트라인 디스차지 스위치 N1~N8는 주로 NMOS트랜지스터 이루어진다. 그리고, 종래의 상 변화 메모리 장치는 셀 어레이 CA의 외부에 별도의 비트라인 디스차지 스위치 N1~N8를 구비한다. 이에 따라, 종래의 상 변화 메모리 장치는 비트라인 BL의 디스차지 경로를 제공하기 위해 별도의 스위치 영역을 구비하게 되어 전체적인 사이즈가 증가하게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 더미 셀 어레이를 이용하여 비트라인 스위치 기능을 수행하여 별도의 디스차지 경로를 형성하기 위한 회로를 구비하지 않도록 하는데 그 목적이 있다.
둘째, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강하고 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 서브 셀 어레이; 컬럼 선택신호에 따라 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하고, 서브 셀 어레이는 프리차지 모드시 비트라인 디스차지 신호에 응답하여 비트라인을 방전시키는 더미 셀을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 복수개의 셀 어레이 CA_m,CA_n와, 컬럼 스위칭 수단을 포함한다. 여기서, 컬럼 스위칭 수단은 NMOS트랜지스터 N17~N24로 이루어지는 것이 바람직하다. 그리고, 복수개의 셀 어레이 CA_m,CA_n 각각은 단위 셀 C과 더미 셀 DC_m,DC_n을 포함한다.
복수개의 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 그리고, 더미 셀 DC_m은 각각의 비트라인 BL과 NMOS트랜지스터 N17~N20 사이에 연결되어 비트라인 디스차지 신호 BLDIS_m에 의해 제어된다. 또한, 더미 셀 DC_n은 비트라인 BL과 NMOS트랜지스터 N21~N24 사이에 연결되어 비트라인 디스차지 신호 BLDIS_n에 의해 제어된다.
또한, NMOS트랜지스터 N17~N20는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 그리고, NMOS트랜지스터 N21~N24는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다.
이에 따라, 컬럼 선택신호 LY1_m~LY4_m, LY1_n~LY4_n에 따라 NMOS트랜지스터 N17~N24가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다.
그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다. 그리고, 컬럼 선택신호 LY1_n~LY4_n 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 7은 도 6의 셀 어레이에서 프리차지 모드시의 바이어스 조건을 설명하기 위한 도면이다.
셀 어레이 CA_n는 단위 셀 C과 더미 셀 DC_n을 포함한다. 여기서, 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 그리고, 더미 셀 DC_n은 비트라인 BL과 비트라인 디스차지 신호 BLDIS_n 인가단이 교차하는 영역에 각각 형성된 복수개의 더미 단위 셀 DC1~DC4을 포함한다.
여기서, 복수개의 더미 셀 DC_n은 프리차지 모드시 비트라인 BL의 전하를 방전하기 위해 구비되며, 단위 셀 C과 동일한 구조를 갖는다. 복수개의 더미 단위 셀 DC1~DC4 각각은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 비트라인 디스차지 신호 BLDIS_n 인가단에 연결된다.
이러한 구성을 갖는 본 발명은 액티브 구간에서는 비트라인 디스차지 신호 BLDIS_n가 하이 레벨이 되어 전류 경로가 차단된다. 반면에, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 비트라인 BL이 그라운드 전압으로 방전된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 로우 레벨로 비활성화 되어 턴오프 상태를 유지하게 된다.
또한, 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
도 8은 도 7의 실시예에 따른 프리차지 모드의 동작 파형도이다.
먼저, 액티브 구간 t0에서는 컬럼 선택신호 LY1_n~LY4_n 중 해당하는 하나의 컬럼 선택신호 LY1_n가 활성화 상태가 되고, 나머지 컬럼 선택신호 LY2_n~LY4_n는 로우 레벨을 유지하게 된다. 이에 따라, NMOS트랜지스터 N21~N24 중 컬럼 선택신호 LY1_n를 게이트 단자로 입력받는 NMOS트랜지스터 N21가 턴온된다. 이때, 나머지 NMOS트랜지스터 N22~N24는 턴오프 상태를 유지한다. 따라서, 해당 비트라인 BL1과 글로벌 비트라인 GBL이 서로 연결된다.
그리고, 비트라인 디스차지 신호 BLDIS_n는 하이 레벨을 유지하여 더미 셀 DC을 비활성화시킨다. 또한, 선택된 워드라인 WL1_n은 로우 레벨을 유지하여 단위 셀 C을 활성화시킨다.
이후에, 프리차지 구간 t1에서는 모든 컬럼 선택신호 LY1_n~LY4_n가 로우 레벨이 된다. 이에 따라, 모든 NMOS트랜지스터 N21~N24가 턴오프된다. 따라서, 비트라인 BL과 글로벌 비트라인 GBL의 연결이 차단된다.
그리고, 비트라인 디스차지 신호 BLDIS_n는 로우 레벨을 유지하여 더미 셀 DC을 활성화시킨다. 즉, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 상 변화 저항 소자 RCR 및 다이오드 D를 통해 비트라인 BL이 그라운드 전압으로 방전된다. 또한, 선택된 워드라인 WL1_n은 하이 레벨을 유지하여 단위 셀 C을 비활성화시킨다.
이어서, 액티브 구간 t2에서는 해당 컬럼 선택신호 LY1_n와 비트라인 디스차지 신호 BLDIS_n가 다시 하이 레벨로 천이한다. 그리고, 선택된 워드라인 WL1_n이 다시 로우 레벨로 천이되어 액티브 동작을 수행하게 된다.
도 9는 본 발명에 따른 상 변화 메모리 장치에 관한 다른 실시예이다.
본 발명은 복수개의 셀 어레이 CA_m,CA_n와, 컬럼 스위칭 수단을 포함한다. 여기서, 컬럼 스위칭 수단은 PMOS트랜지스터 P1~P8로 이루어지는 것이 바람직하다. 그리고, 복수개의 셀 어레이 CA_m,CA_n 각각은 단위 셀 C과 더미 셀 DC_m,DC_n을 포함한다.
복수개의 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 그리고, 더미 셀 DC_m은 각각의 비트라인 BL과 PMOS트랜지스터 P1~P4 사이에 연결되어 비트라인 디스차지 신호 BLDIS_m에 의해 제어된다. 또한, 더미 셀 DC_n은 비트라인 BL과 PMOS트랜지스터 P5~P8 사이에 연결되어 비트라인 디스차지 신호 BLDIS_n에 의해 제어된다.
또한, PMOS트랜지스터 P1~P4는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 그리고, PMOS트랜지스터 P5~P8는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다.
이에 따라, 컬럼 선택신호 LY1_m~LY4_m, LY1_n~LY4_n에 따라 PMOS트랜지스터 P1~P8가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다.
그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다. 그리고, 컬럼 선택신호 LY1_n~LY4_n 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 10은 도 9의 셀 어레이에서 프리차지 모드시의 바이어스 조건을 설명하기 위한 도면이다.
셀 어레이 CA_n는 단위 셀 C과 더미 셀 DC_n을 포함한다. 여기서, 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 그리고, 더미 셀 DC_n은 비트라인 BL과 비트라인 디스차지 신호 BLDIS_n 인가단이 교차하는 영역에 각각 형성된 복수개의 더미 단위 셀 DC1~DC4을 포함한다.
여기서, 복수개의 더미 셀 DC_n은 프리차지 모드시 비트라인 BL의 전하를 방전하기 위해 구비되며, 단위 셀 C과 동일한 구조를 갖는다. 복수개의 더미 단위 셀 DC1~DC4 각각은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 비트라인 디스차지 신호 BLDIS_n 인가단에 연결된다.
이러한 구성을 갖는 본 발명은 액티브 구간에서는 비트라인 디스차지 신호 BLDIS_n가 하이 레벨이 되어 전류 경로가 차단된다. 반면에, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 비트라인 BL이 그라운드 전압으로 방전된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴오프 상태를 유지하게 된다.
또한, 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
도 11은 도 10의 실시예에 따른 프리차지 모드의 동작 파형도이다.
먼저, 액티브 구간 t0에서는 컬럼 선택신호 LY1_n~LY4_n 중 해당하는 하나의 컬럼 선택신호 LY1_n가 활성화 상태가 되고, 나머지 컬럼 선택신호 LY2_n~LY4_n는 하이 레벨을 유지하게 된다. 이에 따라, PMOS트랜지스터 P5~P8 중 컬럼 선택신호 LY1_n를 게이트 단자로 입력받는 PMOS트랜지스터 P5가 턴온된다. 이때, 나머지 PMOS트랜지스터 P6~P8는 턴오프 상태를 유지한다. 따라서, 해당 비트라인 BL1과 글로벌 비트라인 GBL이 서로 연결된다.
그리고, 비트라인 디스차지 신호 BLDIS_n는 하이 레벨을 유지하여 더미 셀 DC을 비활성화시킨다. 또한, 선택된 워드라인 WL1_n은 로우 레벨을 유지하여 단위 셀 C을 활성화시킨다.
이후에, 프리차지 구간 t1에서는 모든 컬럼 선택신호 LY1_n~LY4_n가 하이 레 벨이 된다. 이에 따라, 모든 PMOS트랜지스터 P5~P8가 턴오프된다. 따라서, 비트라인 BL과 글로벌 비트라인 GBL의 연결이 차단된다.
그리고, 비트라인 디스차지 신호 BLDIS_n는 로우 레벨을 유지하여 더미 셀 DC을 활성화시킨다. 즉, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 상 변화 저항 소자 RCR 및 다이오드 D를 통해 비트라인 BL이 그라운드 전압으로 방전된다. 또한, 선택된 워드라인 WL1_n은 하이 레벨을 유지하여 단위 셀 C을 비활성화시킨다.
이어서, 액티브 구간 t2에서는 해당 컬럼 선택신호 LY1_n가 로우 레벨로 천이하고, 비트라인 디스차지 신호 BLDIS_n가 다시 하이 레벨로 천이한다. 그리고, 선택된 워드라인 WL1_n이 다시 로우 레벨로 천이되어 액티브 동작을 수행하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 더미 셀 어레이를 이용하여 비트라인 스위치 기능을 수행하여 별도의 디스차지 경로를 형성하기 위한 회로를 구비하지 않도록 한다.
둘째, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강하고 레이아웃 면적을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 서브 셀 어레이;
    컬럼 선택신호에 따라 상기 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하고,
    상기 서브 셀 어레이는 프리차지 모드시 비트라인 디스차지 신호에 응답하여 상기 비트라인을 방전시키는 더미 셀을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 더미 셀은 상 변화 저항 셀과 동일한 구조로 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 더미 셀은
    상기 비트라인과 연결되며, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 비트라인 디스차지 신호의 인가단 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 다이오드 소자는 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서, 상기 다이오드 소자의 P형 영역은 상기 상 변화 저항 소자와 연결되고 N형 영역은 상기 비트라인 디스차지 신호의 인가단에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항에 있어서, 상기 비트라인 디스차지 신호는 상기 프리차지 모드시 로우 레벨로 활성화되고, 액티브 모드시 하이 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 1항에 있어서, 상기 컬럼 스위칭 수단은 상기 비트라인과 상기 글로벌 비트라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 8항에 있어서, 상기 컬럼 선택신호는 상기 프리차지 모드시 로우 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 1항에 있어서, 상기 컬럼 스위칭 수단은 상기 비트라인과 상기 글로벌 비트라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10항에 있어서, 상기 컬럼 선택신호는 상기 프리차지 모드시 하이 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 글로벌 비트라인은 복수개의 셀 어레이에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445880B2 (en) 2009-06-10 2013-05-21 Hynix Semiconductor Inc. Phase change memory device having bit-line discharge block and method of fabricating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900119B1 (ko) * 2008-01-30 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 테스트 방법
JP5082130B2 (ja) * 2008-02-19 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置
KR101150547B1 (ko) * 2010-05-27 2012-06-01 에스케이하이닉스 주식회사 상 변화 메모리 장치
US8284589B2 (en) 2010-08-20 2012-10-09 Sandisk 3D Llc Single device driver circuit to control three-dimensional memory element array
KR101786496B1 (ko) 2010-10-19 2017-10-19 삼성전자주식회사 메모리 장치, 이의 제조 방법, 및 상기 메모리 장치를 포함하는 메모리 시스템
WO2016018313A1 (en) * 2014-07-30 2016-02-04 Hewlett-Packard Development Company, L.P. Apparatus having a memory cell and a shunt device
AU2015403494A1 (en) 2015-07-27 2018-02-22 Usg Boral Building Products Pty Limited Angle protector
US10192616B2 (en) * 2016-06-28 2019-01-29 Western Digital Technologies, Inc. Ovonic threshold switch (OTS) driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects
CN109189435A (zh) * 2018-09-21 2019-01-11 英业达科技有限公司 复杂可编程逻辑器件的固件更新方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070060685A (ko) * 2005-12-09 2007-06-13 삼성전자주식회사 상 변화 메모리 장치 및 그것의 메모리 셀 어레이
KR20070073304A (ko) * 2006-01-04 2007-07-10 삼성전자주식회사 메모리 셀에 스트레스 전류를 인가하는 상 변화 메모리장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781409B2 (en) * 2001-10-10 2004-08-24 Altera Corporation Apparatus and methods for silicon-on-insulator transistors in programmable logic devices
US6909656B2 (en) * 2002-01-04 2005-06-21 Micron Technology, Inc. PCRAM rewrite prevention
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2004110961A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 電流駆動回路および半導体記憶装置
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
JP4428284B2 (ja) * 2005-04-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびその書込み方法
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
KR100909754B1 (ko) * 2008-01-30 2009-07-29 주식회사 하이닉스반도체 상 변화 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070060685A (ko) * 2005-12-09 2007-06-13 삼성전자주식회사 상 변화 메모리 장치 및 그것의 메모리 셀 어레이
KR20070073304A (ko) * 2006-01-04 2007-07-10 삼성전자주식회사 메모리 셀에 스트레스 전류를 인가하는 상 변화 메모리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445880B2 (en) 2009-06-10 2013-05-21 Hynix Semiconductor Inc. Phase change memory device having bit-line discharge block and method of fabricating the same

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Publication number Publication date
KR20090010603A (ko) 2009-01-30
US7944739B2 (en) 2011-05-17
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