KR100905172B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로, 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인을 구현하여 레이아웃 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 셀을 포함하는 복수개의 서브 셀 어레이와, 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인과, 로오 어드레스를 디코딩하여 서브 로오 스위치 제어신호를 출력하는 서브 로오 디코더와, 글로벌 로오 디코더 라인의 전압 레벨에 따라 서브 로오 스위치 제어신호를 복수개의 서브 셀 어레이에 출력하는 서브 로오 스위치와, 워드라인 액티브 신호에 따라 복수개의 서브 셀 어레이의 워드라인을 선택하고, 글로벌 로오 디코더 라인의 전압 레벨을 제어하는 글로벌 로오 디코더 블록을 포함하는 것을 특징으로 한다.

Description

상 변화 메모리 장치{Phase change memory device}
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 전체 구성도.
도 6은 본 발명에 따른 셀 어레이 상에서의 워드라인과 글로벌 로오 디코더 라인의 단면 구조를 나타낸 도면.
도 7은 본 발명에 따른 셀 어레이 상에서 워드라인과 글로벌 로오 디코더 라인의 단면 구조를 나타낸 도면.
도 8은 도 7의 셀 어레이에서 글로벌 로오 디코더 라인의 연결 관계를 나타낸 회로도.
도 9는 도 4의 서브 셀 어레이 및 서브 로오 스위치에 관한 상세 회로도.
도 10은 도 4의 서브 셀 어레이 및 서브 로오 스위치에 관한 다른 실시예.
도 11은 도 4의 서브 셀 어레이 및 서브 로오 스위치에 관한 또 다른 실시예.
도 12는 도 4의 글로벌 로오 스위치에 관한 상세 회로도.
도 13은 도 4의 글로벌 로오 스위치에 관한 다른 실시예.
도 14는 도 4의 글로벌 로오 스위치에 관한 또 다른 실시예.
본 발명은 상 변화 메모리 장치에 관한 것으로, 상 변화 저항 소자를 포함하는 메모리 장치에서 로오 디코더 및 로도 디코더 라인의 구조를 개선한 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반 대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 메모리 장치에 있어서, 로오 디코더 및 글로벌 로오 디코더 라인의 구조를 개선하여 레이아웃 사이즈를 줄이고 회로 구성을 단순화시킬 수 있도록 하는데 그 목적이 있다.
둘째, 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인을 구현하여 라인 저항을 줄이고 메탈 공정 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.
셋째, 글로벌 로오 디코더와 서브 로오 스위치의 회로 구성을 개선하여 단순화시킬 수 있도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 셀을 포함 하는 복수개의 서브 셀 어레이; 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인; 로오 어드레스를 디코딩하여 서브 로오 스위치 제어신호를 출력하는 서브 로오 디코더; 글로벌 로오 디코더 라인의 전압 레벨에 따라 서브 로오 스위치 제어신호를 복수개의 서브 셀 어레이에 출력하는 서브 로오 스위치; 워드라인 액티브 신호에 따라 복수개의 서브 셀 어레이의 워드라인을 선택하고, 글로벌 로오 디코더 라인의 전압 레벨을 제어하는 글로벌 로오 디코더 블록을 포함하는 것을 특징으로 한다.
또한, 본 발명은 로오 방향으로 복수개 배열된 워드라인; 컬럼 방향으로 복수개 배열된 비트라인; 워드라인과 비트라인이 교차하는 영역에 형성되며, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 셀을 포함하는 복수개의 셀 어레이; 및 복수개의 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인을 포함하고, 글로벌 로오 디코더 라인은 워드라인과 동일한 레벨의 메탈 층에 형성된 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 서브 로오 디코더(Sub Row Decoder;100)와, 셀 어레이(120)와, 글로벌 로오 디코더 블록 GXDEC_B을 포함한다. 여기서, 셀 어레이(120)는 복수개의 서브 셀 어레이 SCA_1~SCA_n와, 복수개의 서브 로오 스위치 SRSW_0~SRSW_(n+1)를 포함한다. 그리고, 글로벌 로오 디코더 블록 GXDEC_B은 글로벌 프리차지 제어 부(130)와, 글로벌 로오 스위치(140) 및 글로벌 로오 디코더(Global Row Decoder;150)를 포함한다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 워드라인 WL이 서로 교차하도록 배치된다. 그리고, 각각의 워드라인 WL은 서브 로오 스위치 SRSW에 각각 연결된다. 즉, 서브 로오 스위치 SRSW의 일단은 워드라인 WL에 연결되고, 다른 일단은 서브 로오 디코더(100)와 연결된다. 서브 로오 디코더(100)는 로오 어드레스를 디코딩하여 서브 로오 스위치 제어신호 SRS_0~SRS_n를 출력한다.
또한, 복수개의 서브 로오 스위치 SRSW_1~SRSW_n의 게이트 단자들은 글로벌 로오 디코더 라인 GXDEC에 공통 연결된다. 그리고, 복수개의 서브 로오 스위치 SRSW_0~SRSW_(n+1)는 그 일단을 통해 각각 서브 로오 디코더(100)의 출력인 서브 로오 스위치 제어신호 SRS_0~SRS_n가 인가된다.
또한, 글로벌 프리차지 제어부(130)는 글로벌 로오 디코더 라인 GXDEC의 신호와 워드라인 액티브 신호 WL_ACT에 따라 워드라인 프리차지 신호 WL_PREC를 출력한다.
글로벌 로오 스위치(140)는 워드라인 WL과 연결되며, 워드라인 프리차지 신호 WL_PREC에 따라 워드라인을 프리차지시킨다. 또한, 글로벌 로오 스위치(140)는 워드라인 프리차지 신호 WL_PREC에 의해 제어되며, 워드라인 프리차지 신호 WL_PREC를 공유하게 된다.
또한, 글로벌 로오 디코더(150)는 글로벌 로오 디코더 라인 GXDEC과 연결된다. 그리고, 글로벌 로오 디코더(150)는 복수개의 로오 어드레스 Xadd0~Xaddn를 디코딩하여 글로벌 로오 디코더 라인 GXDEC을 선택한다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 전체 구성도이다.
본 발명의 셀 어레이(120)는 로오 방향으로 복수개 배열된 워드라인 WL과, 컬럼 방향으로 복수개 배열된 비트라인 BL을 포함한다. 그리고, 복수개의 워드라인 WL과 복수개의 글로벌 비트라인 GBL이 교차하는 영역에 단위 셀 C을 포함한다. 이러한 글로벌 비트라인 GBL(또는, 비트라인 BL)은 센스앰프 S/A와 라이트 구동부 W/D와 연결된다.
여기서, 센스앰프 S/A는 글로벌 비트라인 GBL으로부터 인가되는 셀 데이터를 센싱 및 증폭한다. 그리고, 라이트 구동부 W/D는 단위 셀 C에 저장되는 라이트 데이터에 해당하는 구동전압을 공급한다.
글로벌 로오 디코더 블록 GXDEC_B은 셀 어레이(120)의 워드라인 WL 및 글로벌 로오 디코더 라인 GXDEC을 선택하게 된다. 여기서, 글로벌 로오 디코더 라인 GXDEC은 워드라인 WL과 동일한 레벨의 메탈 층을 사용하여 형성하게 된다. 그리고, 특정 개수(예를 들어, 7개)의 워드라인 WL 마다 글로벌 로오 디코더 라인 GXDEC(예를 들어, 1개)을 배치하게 된다.
도 6은 본 발명에 따른 셀 어레이(120) 상에서의 워드라인 WL과 글로벌 로오 디코더 라인 GXDEC의 단면 구조를 나타낸 도면이다.
도 6의 단면 구조에서 보는 바와 같이, 워드라인 WL과 글로벌 로오 디코더 라인 GXDEC은 동일한 레벨의 메탈 층을 이용하여 형성하게 된다. 이러한 동일한 레벨의 메탈 층을 기준으로 할 경우, 복수개의 워드라인 WL 중 특정 위치에 배치된 워드라인 WL을 글로벌 로오 디코더 라인 GXDEC으로 사용하게 된다.
도 7은 본 발명에 따른 셀 어레이(120) 상에서 워드라인 WL과 글로벌 로오 디코더 라인 GXDEC의 단면 구조를 나타낸 도면이다.
도 7의 단면 구조에서 보는 바와 같이, 워드라인 WL과 글로벌 로오 디코더 라인 GXDEC은 동일한 크기의 라인으로 이루어진다. 그리고, 워드라인 WL을 이용하여 형성된 로오 디코더 라인 GXDEC은 셀과 연결시키지 않도록 한다.
즉, 워드라인 WL은 셀과 연결되는 콘택 라인을 형성하게 되고, 로오 디코더 라인 GXDEC는 셀 과의 콘택 라인을 형성하지 않고 개방하게 된다.
도 8은 도 7의 셀 어레이(120)에서 글로벌 로오 디코더 라인 GXDEC의 연결 관계를 나타낸 회로도이다.
비트라인 BL과 워드라인 WL이 교차하는 영역에 형성된 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 상 변화 저항 소자 PCR는 비트라인 BL과 다이오드 D의 P형 영역 사이에 연결된다. 그리고, 다이오드 D는 P형 영역이 상 변화 저항 소자 PCR에 연결되고, N형 영역이 워드라인 WL과 연결된다.
반면에, 글로벌 로오 디코더 라인 GXDEC과 연결되는 단위 셀 DEC_C은 단위 셀 C과 동일하게 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 그리고, 상 변화 저항 소자 PCR는 비트라인 BL과 다이오드 D의 P형 영역 사이에 연결된다.
하지만, 단위 셀 DEC_C에 포함된 다이오드 D는 P형 영역이 상 변화 저항 소자 PCR에 연결되고, N형 영역이 워드라인 WL과 연결되지 않고 오픈된 상태가 된다. 즉, 다이오드 D의 P형 영역은 상 변화 저항 소자 PCR와 연결되지만, N형 영역은 글 로벌 로오 디코더 라인 GXDEC과 콘택이 형성되지 않아 오픈된 상태가 된다.
이러한 본 발명은 공정의 편의성 및 규칙성을 위해 단위 셀 DEC_C을 단위 셀 C과 같이 동일하게 형성하지만, 단위 셀 DEC_C에 포함된 다이오드 D를 오픈된 상태로 형성하여 실질적인 셀로 사용되지는 않도록 한다. 즉, 워드라인 WL과 동일한 메탈 층에 형성된 워드라인 WL을 글로벌 로오 디코더 라인 GXDEC으로 사용하여 전체 셀 어레이의 면적을 줄일 수 있도록 한다.
도 9는 도 4의 서브 셀 어레이 SCA 및 서브 로오 스위치 SRSW에 관한 상세 회로도이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 워드라인 WL은 서브 로오 스위치 SRSW에 연결된다. 즉, 서브 로오 스위치 SRSW는 워드라인 WL과 서브 로오 디코더(100) 사이에 연결된 복수개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 NMOS트랜지스터 N0~N3로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 로오 스위치 SRSW를 NMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PMOS트랜지스터로 구현할 수도 있다.
NMOS트랜지스터 N0~N3의 드레인 단자는 이와 대응하는 각각의 워드라인 WL0~WL3에 연결되고, 게이트 단자는 글로벌 로오 디코더 라인 GXDEC에 공통 연결된다. 그리고, NMOS트랜지스터 N0~N3는 각각의 소스 단자를 통해 서브 로오 디코더(100)의 출력인 서브 로오 스위치 제어신호 SRS_0~SRS_3가 인가된다.
도 10은 도 4의 서브 셀 어레이 SCA 및 서브 로오 스위치 SRSW에 관한 다른 실시예이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 여기서, 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 워드라인 WL은 서브 로오 스위치 SRSW에 연결된다. 즉, 서브 로오 스위치 SRSW는 워드라인 WL과 서브 로오 디코더(100) 사이에 연결된 복수 개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT) B0~B3로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 로오 스위치 SRSW를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
바이폴라 정션 트랜지스터 B0~B3의 콜렉터(Collector) 단자는 이와 대응하는 각각의 워드라인 WL0~WL3에 연결되고, 베이스(Base) 단자는 글로벌 로오 디코더 라인 GXDEC에 공통 연결된다. 그리고, 바이폴라 정션 트랜지스터 B0~B3는 각각의 이미터(Emitter) 단자를 통해 서브 로오 디코더(100)의 출력인 서브 로오 스위치 제어신호 SRS_0~SRS_3가 인가된다.
도 11은 도 4의 서브 셀 어레이 SCA 및 서브 로오 스위치 SRSW에 관한 또 다른 실시예이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 여기서, 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 워드라인 WL은 서브 로오 스위치 SRSW에 연결된다. 즉, 서브 로오 스위치 SRSW는 워드라인 WL과 서브 로오 디코더(100) 사이에 연결된 복수개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 PNPN 다이오드 스위치 PNSW0~PNSW3로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 로오 스위치 SRSW를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
PNPN 다이오드 스위치 PNSW0~PNSW3의 P형 영역(Collector)은 이와 대응하는 각각의 워드라인 WL0~WL3에 연결되고, P형 영역(Base)은 글로벌 로오 디코더 라인 GXDEC에 공통 연결된다. 그리고, PNPN 다이오드 스위치 PNSW0~PNSW3는 각각의 N형 이미터(Emitter) 단자를 통해 서브 로오 디코더(100)의 출력인 서브 로오 스위치 제어신호 SRS_0~SRS_3가 인가된다.
이러한 PNPN 다이오드 스위치에 관한 상세 구조 및 동작 원리는 동일 발명자에 의해 출원된 특허 출원번호 제 2003-0090962호에 개시된바 있다.
도 12는 도 4의 글로벌 로오 스위치(140)에 관한 상세 회로도이다.
글로벌 로오 스위치(140)는 셀 어레이(120)의 워드라인 WL과 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 PMOS트랜지스터 P0~P3로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 글로벌 로오 스위치를 낮은 전압의 구동 특성을 위 해 PMOS트랜지스터로 구현하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터로 구현할 수도 있다.
여기서, 각각의 PMOS트랜지스터 P0~P3의 드레인 단자는 워드라인 WL0~WL3에 연결되고, 게이트 단자를 통해 워드라인 프리차지 신호 WL_PREC가 공통으로 인가된다. 각각의 PMOS트랜지스터 P0~P3의 소스 단자는 워드라인 전원인 펌핑전압 VPP 인가단에 연결된다.
이러한 복수개의 PMOS트랜지스터 P0~P3는 하나의 워드라인 프리차지 신호 WL_PREC가 공통 게이트 단자를 통해 인가되어, 워드라인 프리차지 신호 WL_PREC를 공유하게 된다. 이에 따라, 워드라인 프리차지 신호 WL_PREC의 활성화시 워드라인 WL을 펌핑전압 VPP 레벨로 프리차지 하게 된다.
도 13은 도 4의 글로벌 로오 스위치(140)에 관한 다른 실시예이다.
글로벌 로오 스위치(140)는 셀 어레이(120)의 워드라인 WL0~WL3과 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT) B4~B7로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 글로벌 로오 스위치를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
여기서, 각각의 바이폴라 정션 트랜지스터 B4~B7의 이미터 단자는 워드라인 WL0~WL3에 연결되고, 베이스 단자를 통해 워드라인 프리차지 신호 WL_PREC가 공통으로 인가된다. 각각의 바이폴라 정션 트랜지스터 B4~B7의 콜렉터 단자는 워드라 인 전원인 펌핑전압 VPP 인가단과 연결된다.
이러한 복수개의 바이폴라 정션 트랜지스터 B4~B7는 하나의 워드라인 프리차지 신호 WL_PREC가 공통 베이스 단자를 통해 인가되어, 워드라인 프리차지 신호 WL_PREC를 공유하게 된다. 이에 따라, 워드라인 프리차지 신호 WL_PREC의 활성화시 워드라인 WL을 펌핑전압 VPP 레벨로 프리차지 하게 된다.
도 14는 도 4의 글로벌 로오 스위치(140)에 관한 또 다른 실시예이다.
글로벌 로오 스위치(140)는 셀 어레이(120)의 워드라인 WL0~WL3과 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 PNPN 다이오드 스위치 PNSW4~PNSW7로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 글로벌 로오 스위치를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
여기서, 각각의 PNPN 다이오드 스위치 PNSW4~PNSW7의 N형 영역(Emitter)은 워드라인 WL0~WL3에 연결되고, P형 영역(Base)을 통해 워드라인 프리차지 신호 WL_PREC가 공통으로 인가된다. 각각의 PNPN 다이오드 스위치 PNSW4~PNSW7의 P형 영역(Collector)은 워드라인 전원인 펌핑전압 VPP 인가단과 연결된다.
이러한 복수개의 PNPN 다이오드 스위치 PNSW4~PNSW7는 하나의 워드라인 프리차지 신호 WL_PREC가 공통 P형 영역을 통해 인가되어, 워드라인 프리차지 신호 WL_PREC를 공유하게 된다. 이에 따라, 워드라인 프리차지 신호 WL_PREC의 활성화시 워드라인 WL을 펌핑전압 VPP 레벨로 프리차지 하게 된다.
이러한 구성을 갖는 본 발명은 액티브(Active) 동작 모드시 글로벌 로오 디코더(150)가 하이 상태가 된다. 그리고, 워드라인 WL이 로우 레벨로 인에이블 될 경우 워드라인 액티브 신호 WL_ACT가 하이 레벨이 되어 글로벌 로오 스위치 P0~P3가 턴오프 상태를 유지한다. 그리고, 서브 로오 디코더(100)가 로우 상태가 되어 워드라인 WL이 플로팅(Floating) 상태가 된다.
반면에, 본 발명은 비활성화 동작 모드시 글로벌 로오 디코더(150)가 로우 상태가 된다. 그리고, 워드라인 WL이 하이 레벨로 디스에이블 될 경우 워드라인 액티브 신호 WL_ACT가 로우 레벨이 된다. 이에 따라, 글로벌 로오 스위치 P0~P3가 턴온되어 워드라인 WL이 펌핑 전압 VPP 레벨로 프리차지된다.
이때, 서브 로오 스위치 N0~N3가 턴온되고, 서브 로오 디코더(100)가 하이 상태가 된다. 따라서, 서브 로오 디코더(100)의 출력인 서브 로오 스위치 제어신호 SRS_0~SRS_3가 워드라인 WL에 인가된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 메모리 장치에 있어서, 로오 디코더의 구조를 개선하여 레이아웃 사이즈를 줄이고 회로 구성을 단순화시킬 수 있도록 한다.
둘째, 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인을 구현하여 라인 저항을 줄이고 메탈 공정 마진을 향상시킬 수 있도록 한다.
셋째, 글로벌 로오 디코더와 서브 로오 스위치의 회로 구성을 개선하여 단순 화시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

  1. 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 셀을 포함하는 복수개의 서브 셀 어레이;
    상기 복수개의 서브 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인;
    로오 어드레스를 디코딩하여 서브 로오 스위치 제어신호를 출력하는 서브 로오 디코더;
    상기 글로벌 로오 디코더 라인의 전압 레벨에 따라 상기 서브 로오 스위치 제어신호를 상기 복수개의 서브 셀 어레이에 출력하는 서브 로오 스위치;
    워드라인 액티브 신호에 따라 상기 복수개의 서브 셀 어레이의 워드라인을 선택하고, 상기 글로벌 로오 디코더 라인의 전압 레벨을 제어하는 글로벌 로오 디코더 블록을 포함하는 것을 특징으로 하는 상 변화 메모리 장치로서,
    상기 서브 로오 스위치 제어신호에 따라 상기 복수개의 서브 셀 어레이 각각에 포함된 상 변화 저항 셀 각각에 대하여 선택적으로 리드/라이트 동작을 수행하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 글로벌 로오 디코더 블록은
    상기 글로벌 로오 디코더 라인의 전압 레벨 및 상기 워드라인 액티브 신호에 따라 워드라인 프리차지 신호를 출력하는 글로벌 프리차지 제어부;
    상기 워드라인 프리차지 신호에 따라 상기 워드라인을 선택적으로 프리차지시키는 글로벌 로오 스위치; 및
    상기 로오 어드레스를 디코딩하여 상기 글로벌 로오 디코더 라인을 선택하는 글로벌 로오 디코더를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 2항에 있어서, 상기 글로벌 로오 스위치는 상기 워드라인과 워드라인 전원의 인가단 사이에 연결되어 상기 워드라인 프리차지 신호에 따라 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 3항에 있어서, 상기 복수개의 스위칭 소자는 PMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 3항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 3항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 3항에 있어서, 상기 워드라인 전원은 펌핑전압인 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 1항에 있어서, 상기 서브 로오 스위치는 상기 워드라인과 상기 서브 로오 스위치 제어신호의 인가단 사이에 연결되어 상기 글로벌 로오 디코더 라인의 전압 레벨에 의해 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변 화 메모리 장치.
  9. 제 8항에 있어서, 상기 복수개의 스위칭 소자는 NMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 8항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 8항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 글로벌 로오 디코더 라인은 상기 워드라인과 동일한 레벨의 메탈 층에 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 1항에 있어서, 상기 글로벌 로오 디코더 라인에 형성된 단위 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자에 연결된 다이오드 소자를 포함하고,
    상기 다이오드 소자는 상기 글로벌 로오 디코더 라인과의 연결 콘택이 개방되어 오픈 상태를 형성하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 로오 방향으로 복수개 배열된 워드라인;
    컬럼 방향으로 복수개 배열된 비트라인;
    상기 워드라인과 상기 비트라인이 교차하는 영역에 형성되며, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 셀을 포함하는 복수개의 셀 어레이; 및
    상기 복수개의 셀 어레이에 의해 공유되는 글로벌 로오 디코더 라인을 포함하는 상 변화 메모리 장치로서,
    상기 복수 개의 워드라인 중 하나의 워드라인을 상기 글로벌 로오 디코더 라인으로 사용하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15항에 있어서, 상기 글로벌 로오 디코더 라인은 상기 복수 개의 비트라인 각각과 연결되지 않는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 15항에 있어서, 상기 상 변화 저항 셀은
    상기 비트라인과 연결된 상 변화 저항 소자; 및
    상기 상 변화 저항 소자의 일단과 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 15항에 있어서, 상기 글로벌 로오 디코더 라인에 형성된 단위 셀은
    상기 비트라인과 연결된 상 변화 저항 소자; 및
    상기 상 변화 저항 소자에 연결된 다이오드 소자를 포함하고,
    상기 다이오드 소자는 상기 글로벌 로오 디코더 라인과의 연결 콘택이 개방되어 오픈 상태를 형성하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 15항에 있어서, 상기 글로벌 로오 디코더 라인은 특정 개수의 워드라인 마다 하나씩 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
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