KR100909754B1 - 상 변화 메모리 장치 - Google Patents

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KR100909754B1
KR100909754B1 KR1020080009612A KR20080009612A KR100909754B1 KR 100909754 B1 KR100909754 B1 KR 100909754B1 KR 1020080009612 A KR1020080009612 A KR 1020080009612A KR 20080009612 A KR20080009612 A KR 20080009612A KR 100909754 B1 KR100909754 B1 KR 100909754B1
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change memory
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강희복
홍석경
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주식회사 하이닉스반도체
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로, 액티브 모드시 비트라인의 방전 경로를 형성하는 더미 셀 어레이를 액티브시켜 프리차지 모드시 과도한 누설전류가 발생하지 않도록 하는 기술을 개시한다. 이러한 본 발명은, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀과, 제 1비트라인 디스차지 신호에 응답하여 비트라인을 방전시키고 상 변화 저항 셀과 동일한 구조로 형성되는 더미 셀을 포함하는 셀 어레이, 및 컬럼 선택신호에 따라 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하되, 더미 셀은 프리차지 모드시 제 1비트라인 디스차지 신호에 응답하여 방전 경로가 차단되고, 액티브 모드시 제 1구간 동안 제 1비트라인 디스차지 신호에 응답하여 비트라인을 방전시키도록 한다.

Description

상 변화 메모리 장치{Phase change memory device}
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 6은 본 발명에 따른 상 변화 메모리 장치의 프리차지 모드 바이어스 조건을 설명하기 위한 도면.
도 7은 본 발명에 따른 상 변화 메모리 장치의 액티브 모드로 전환시의 바이어스 조건을 설명하기 위한 도면.
도 8은 도 7의 상 변화 메모리 장치에서 셀 프로그램 시의 전압 전류 특성을 나타낸 그래프.
도 9는 본 발명에 따른 상 변화 메모리 장치에서 로컬 스위치와 디코더를 나타낸 구성도.
도 10은 도 9의 디코더에 관한 상세 회로도.
도 11은 본 발명에 따른 상 변화 메모리 장치에서 액티브 초기 동작을 설명하기 위한 도면.
도 12는 본 발명에 따른 상 변화 메모리 장치에서 액티브 후기 동작을 설명하기 위한 도면.
도 13은 본 발명에 따른 상 변화 메모리 장치의 액티브 모드시 동작 파형도.
본 발명은 상 변화 메모리 장치에 관한 것으로, 액티브 모드시 비트라인의 방전 경로를 형성하는 더미 셀 어레이를 액티브시켜 프리차지 모드시 과도한 누설전류가 발생하지 않도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
종래의 셀 어레이는 복수개의 비트라인 BL1~BL4과 복수개의 워드라인 WL1~WL4이 교차하는 영역에 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준전압 ref과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 기준전압 ref 인가단에는 레퍼런스 전류 Iref가 흐르게 된다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 더미 셀 어레이를 이용하여 비트라인 스위치 기능을 수행하여 별도의 디스차지 경로를 형성하기 위한 회로를 구비하지 않도록 하는데 그 목적이 있다.
둘째, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강하고 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다.
셋째, 액티브 동작 모드시 비트라인의 방전 경로를 형성하는 더미 셀 어레이를 액티브시켜 프리차지 모드시 더미 셀 어레이에 의한 과도한 누설전류가 발생하지 않도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀과, 제 1비트라인 디스차지 신호에 응답하여 비트라인을 방전시키고 상 변화 저항 셀과 동일한 구조로 형성되는 더미 셀을 포함하는 셀 어레이; 및 컬럼 선택신호에 따라 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하되, 더미 셀은 프리차지 모드시 제 1비트라인 디스차지 신호에 응답하여 방전 경로가 차단되고, 액티브 모드시 제 1구간 동안 제 1비트라인 디스차지 신호에 응답하여 비트라인을 방전시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도이다.
본 발명은 셀 어레이 CA와 컬럼 스위칭부 CSW를 포함한다. 그리고, 셀 어레이 CA는 단위 셀 C과 더미 셀 DC을 포함한다.
여기서, 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
그리고, 더미 셀 DC은 비트라인 BL과 비트라인 디스차지 신호 BLDIS_n 인가단이 교차하는 영역에 각각 형성된 복수개의 더미 단위 셀 DC1~DC4을 포함한다. 여기서, 더미 셀 DC은 프리차지 모드시 비트라인 BL의 전하를 방전하기 위해 구비되며, 단위 셀 C과 동일한 구조를 갖는다.
복수개의 더미 단위 셀 DC1~DC4 각각은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다. 상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 비트라인 디스차지 신호 BLDIS_n 인가단에 연결된다.
또한, 컬럼 스위칭부 CSW는 복수개의 PMOS트랜지스터 P1~P4를 포함한다. PMOS트랜지스터 P1~P4는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_n~LY4_n가 각각 인가된다. 이에 따라, 컬럼 선택신호 LY1_n~LY4_n에 따라 PMOS트랜지스터 P1~P4가 선택적으로 턴 온 되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다.
그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_n~LY4_n 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
그리고, 센스앰프 S/A는 글로벌 비트라인 GBL을 통해 인가되는 셀 데이터를 감지하고 기준전압과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 기준전압 인가단에는 레퍼런스 전류(Iref)가 흐르게 된다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 글로벌 비트라인 GBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이러한 구성을 갖는 본 발명은 액티브 구간에서는 비트라인 디스차지 신호 BLDIS_n가 하이 전압 레벨이 되어 전류 경로가 형성된다. 또한, 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라 인 WL 쪽으로 흐르게 된다.
반면에, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 비트라인 BL이 그라운드 전압으로 방전된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴 오프 상태를 유지하게 된다.
그리고, 모든 워드라인 WL에는 하이 레벨 전압이 인가된다. 또한, 비트라인 디스차지 신호 BLDIS_n가 로우 레벨이 되어 비트라인 BL을 통해 더미 셀 DC에 인가되는 누설 전류 Ileak는 비트라인 디스차지 신호 BLDIS_n 단으로 방전된다.
즉, 워드라인 WL으로부터 비트라인 BL으로 흐르는 셀 C의 누설(Leak) 전류 Ileak는 더미 셀 DC을 통해 디스차지 전류 Idis로 방출되어, 비트라인 BL 전압은 로우 전압 레벨을 유지하게 된다.
그런데, 각각의 셀 누설 전류 Ileak가 어느 정도 이상의 값으로 커지게 되면, 전체 셀의 누설 전류는 허용되는 스탠바이(Standby) 전류 값을 초과할 수 있게 된다.
즉, 다이오드 D의 순방향 전류 능력을 향상시키게 되면, 역방향 누설 전류의 값도 커지게 된다. 이에 따라, 전체 메모리 셀의 각각의 전류 값들을 모두 더하게 되면 허용되는 스탠바이 전류의 값을 초과할 수 있게 된다.
도 6은 본 발명에 따른 상 변화 메모리 장치의 구성도이다. 도 6의 실시예에 따른 구조는 도 5와 동일하며, 다만, 전체 셀에 흐르는 누설 전류 Ileak가 허용되는 스탠바이(Standby) 전류 값을 초과하지 않도록 프리차지 모드시 바이어스(Bias) 조건을 변경하게 된다.
즉, 프리차지 모드에서는 모든 워드라인 WL에 하이 전압 레벨이 인가되고, 비트라인 디스차지 신호 BLDIS_n가 하이 레벨이 된다. 이에 따라, 워드라인 WL으로부터 비트라인 BL을 통해 더미 셀 DC에 흐르는 셀의 누설 전류 Ileak는 비트라인 디스차지 신호 BLDIS_n 단으로 방출되지 못하게 된다.
이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴 오프 상태를 유지하게 된다.
즉, 워드라인 WL으로부터 비트라인 BL으로 흐르는 셀 C의 누설(Leak) 전류 Ileak는 더미 셀 DC을 통해 디스차지 전류 Idis로 방출되지 못하게 되므로, 비트라인 BL 전압은 하이 전압 레벨을 유지하게 된다.
따라서, 비트라인 BL이 하이 전압 레벨로 프리차지 되면 디스차지 경로가 차단되어 더 이상의 누설 전류 Ileak가 흐르지 않게 된다. 이에 따라, 각 셀 들의 누설 전류 Ileak가 스탠바이 전류 값을 초과하지 않게 된다.
도 7은 본 발명에 따른 상 변화 메모리 장치의 구성도이다. 도 7의 실시예에 따른 구조는 도 6과 동일하며, 프리차지 모드에서 액티브 모드로 전환할 경우 바이어스 조건을 설명하기 위한 도면이다.
즉, 프리차지 모드에서 액티브 모드로 전환할 경우 모든 워드라인 WL1~WL3 중 선택된 하나의 워드라인 WL1이 하이 전압 레벨에서 로우 전압 레벨로 천이하게 된다. 그리고, 나머지 비선택된 워드라인 WL2,WL3은 하이 전압 레벨을 유지하게 된다. 또한, 비트라인 디스차지 신호 BLDIS_n가 하이 레벨을 유지하게 된다.
이에 따라, 워드라인 WL으로부터 비트라인 BL을 통해 더미 셀 DC에 흐르는 셀의 누설 전류 Ileak는 비트라인 디스차지 신호 BLDIS_n 단으로 방출되지 못하게 된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴 오프 상태를 유지하게 된다.
즉, 워드라인 WL으로부터 비트라인 BL으로 흐르는 셀 C의 누설(Leak) 전류 Ileak는 더미 셀 DC을 통해 디스차지 전류 Idis로 방출되지 못하게 된다. 이에 따라, 선택된 워드라인 WL1이 하이 전압 레벨에서 로우 전압 레벨로 천이하게 될 경우 비트라인 BL에 프리차지 되어 있던 전하들이 선택된 워드라인 WL1을 통해 디스차지 전류 Idis로 방출된다.
따라서, 워드라인 WL1을 통해 방출된 전류의 피크(PeaK) 값이 리셋 라이트 전류(Ireset)를 초과하게 되면 리셋으로 프로그램되어 있던 셀 들이 세트(Set) 상태로 열화 된다.
도 8은 도 7의 상 변화 메모리 장치에서 셀 프로그램(Cell program) 시의 전압 전류 특성을 나타낸 그래프이다.
초기 상태에서 셀 C에 저장된 데이터가 리셋(Reset) 상태일 경우 셀 전압 Vcell이 스냅 백 전압 Vsnapback 이상이 되면 리셋 상태가 없어지게 되고, 라이트 전류 상태로 넘어가게 된다.
그런데, 도 7에서와 같이 비트라인 BL의 초기 프리차지 전압이 스냅 백 전압 Vsnapback 보다 높게 설정될 경우, 워드라인 WL이 로우 레벨로 액티브 되면 선택된 셀 들은 모두 스냅 백 모드로 제어되어 셀의 열화를 초래하게 된다.
이러한 열화를 방지하기 위해 본 발명은 프리차지 모드에서 액티브 모드로 전환될 경우, 액티브 모드의 초기 구간(t1)에서 더미 셀 DC의 방전 경로를 형성하여 비트라인 BL에 저장된 차지에 의해 셀이 열화 되는 현상을 방지할 수 있도록 한다.
도 9는 도 7의 상 변화 메모리 장치에서 로컬 스위치 LSW와 디코더(100)를 설명하기 위한 구성도이다.
복수개의 셀 어레이 CA 블록 사이에는 로컬 스위치 LSW가 구비된다. 여기서, 로컬 스위치 LSW는 NMOS트랜지스터로 이루어지는 것이 바람직하다.
이러한 로컬 스위치 LSW는 비트라인 디스차지 신호 BLDIS_n 인가단과 접지전압단 사이에 연결되어 게이트 단자를 통해 디코더(100)의 출력이 인가된다. 디코더(100)는 메인 셀 블록 선택하기 위한 블록 선택신호 BS와 디스차지 제어신호 BLDIS_CON에 따라 비트라인 디스차지 신호 BLDIS_n와, 비트라인 디스차지 신호 /BLDIS_n를 출력한다.
여기서, 비트라인 디스차지 신호 /BLDIS_n는 비트라인 디스차지 신호 BLDIS_n의 반전 신호이다.
비트라인 디스차지 신호 /BLDIS_n에 따라 로컬 스위치 LSW가 선택적으로 턴 온되어 비트라인 디스차지 신호 BLDIS_n 인가단이 접지전압 레벨로 방전된다. 즉, 비트라인 디스차지 신호 /BLDIS_n가 하이 레벨로 활성화될 경우 로컬 스위치 LSW가 턴온되어 비트라인 디스차지 신호 BLDIS_n 인가단이 로우 레벨로 디스차지 된다.
이에 따라, 본 발명의 액티브 초기 구간(t1)에서는 비트라인 디스차지 신호 BLDIS_n가 로우 레벨로 액티브 되어 비트라인 BL이 그라운드 전압으로 방전된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴 오프 상태를 유지하게 된다. 반면에, 본 발명의 프리차지 구간(t0)에서는 비트라인 디스차지 신호 BLDIS_n가 하이 전압 레벨이 되어 더미 셀 DC의 방전 경로를 차단하게 된다.
도 10은 도 9의 디코더(100)에 관한 상세 회로도이다.
디코더(100)는 낸드게이트 ND1와 인버터 IV1를 포함한다. 여기서, 낸드게이트 ND1는 블록 선택신호 BS와 디스차지 제어신호 BLDIS_CON를 낸드연산하여 비트라인 디스차지 신호 BLDIS를 출력한다. 인버터 IV1는 비트라인 디스차지 신호 BLDIS를 반전하여 비트라인 디스차지 신호 /BLDIS를 출력한다.
블록 선택신호 BS는 메인 셀 블록을 선택하기 위한 신호이다. 그리고, 디스차지 제어신호 BLDIS_CON는 프리차지 모드시 더미 셀 DC을 동작하게 하여 비트라인 BL의 디스차지 경로를 차단시킬 경우 하이 레벨로 입력되는 신호이다.
도 11은 본 발명에 따른 상 변화 메모리 장치의 구성도이다. 도 11의 실시예에 따른 구조는 도 7과 동일하며, 프리차지 모드에서 액티브 모드로 전환할 경우 초기의 동작 조건을 설명하기 위한 도면이다.
즉, 프리차지 모드에서 액티브 모드로 전환하는 초기 동작에서는 모든 워드라인 WL1~WL3에 하이 전압 레벨이 인가된다. 또한, 비트라인 디스차지 신호 BLDIS_n가 하이 전압 레벨에서 로우 전압 레벨로 천이하게 된다.
이에 따라, 워드라인 WL으로부터 비트라인 BL을 통해 더미 셀 DC에 흐르는 셀의 누설 전류 Ileak는 비트라인 디스차지 신호 BLDIS_n 단으로 방출된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 하이 레벨로 비활성화되어 턴 오프 상태를 유지하게 된다.
즉, 워드라인 WL으로부터 비트라인 BL으로 흐르는 셀 C의 누설(Leak) 전류 Ileak는 더미 셀 DC을 통해 디스차지 전류 Idis로 방출된다. 이에 따라, 비트라인 BL에 프리차지 되어 있던 전하들이 워드라인 WL을 통해 디스차지 전류 Idis로 방출된다.
도 12는 본 발명에 따른 상 변화 메모리 장치의 구성도이다. 도 12의 실시예에 따른 구조는 도 7과 동일하며, 프리차지 모드에서 액티브 모드로 전환할 경우 후기의 동작 조건을 설명하기 위한 도면이다.
즉, 프리차지 모드에서 액티브 모드로 전환하는 후기의 동작에서는 모든 워드라인 WL1~WL3 중 선택된 하나의 워드라인 WL1이 하이 전압 레벨에서 로우 전압 레벨로 천이 된다. 또한, 비트라인 디스차지 신호 BLDIS_n가 로우 전압 레벨에서 하이 전압 레벨로 천이하게 된다.
이에 따라, 선택된 워드라인 WL1으로부터 비트라인 BL을 통해 더미 셀 DC에 흐르는 셀의 누설 전류 Ileak는 비트라인 디스차지 신호 BLDIS_n 단으로 방출되지 못하게 된다. 이때, 컬럼 선택신호 LY1_n~LY4_n는 로우 레벨로 활성화되어 턴 온 상태를 유지하게 된다.
즉, 선택된 워드라인 WL1으로부터 비트라인 BL으로 흐르는 셀 C의 누설(Leak) 전류 Ileak는 더미 셀 DC을 통해 디스차지 전류 Idis로 방출되지 못하게 된다. 이에 따라, 비트라인 BL에 프리차지 되어 있던 전하들이 선택된 워드라인 WL1을 통해 액티브 전류 Iactive로 방출된다.
도 13은 본 발명에 따른 상 변화 메모리 장치의 프리차지 모드 및 액티브 모드시 동작 파형도이다.
먼저, 프리차지 구간 t0에서는 모든 컬럼 선택신호 LY1_n~LY4_n가 하이 전압 레벨을 유지하게 되어 컬럼 선택부 CSW가 턴 오프 상태를 유지하게 된다. 따라서, 비트라인 BL과 글로벌 비트라인 GBL의 연결이 서로 차단된다.
그리고, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 하이 레벨을 유지하게 되어 더미 셀 DC의 방전 경로가 차단된다. 이때, 비트라인 디스차지 신호 /BLDIS_n가 로우 레벨이 되어 로컬 스위치 LSW가 턴 오프 된다.
프리차지 구간 t0에서는 블록 선택신호 BS가 로우 레벨이 되고, 디스차지 제어신호 BLDIS_CON가 하이 레벨로 천이한다. 이에 따라, 비트라인 디스차지 신호 BLDIS_n는 하이 레벨로 천이하여 더미 셀 DC을 비활성화시킨다.
이때, 비트라인 디스차지 신호 /BLDIS_n는 로우 레벨로 천이한다. 이에 따라, 로컬 스위치 LSW가 턴 오프 상태가 되어, 비트라인 디스차지 신호 BLDIS_n 인가단이 하이 전압 레벨이 된다. 또한, 선택된 워드라인 WL1_n은 하이 레벨로 천이하여 단위 셀 C을 비활성화시킨다.
즉, 프리차지 구간에서는 비트라인 디스차지 신호 BLDIS_n가 하이 레벨이 되어 상 변화 저항 소자 RCR 및 다이오드 D를 통해 비트라인 BL이 그라운드 전압으로 방전되는 경로를 차단한다.
이어서, 액티브 구간 t1에서는 모든 컬럼 선택신호 LY1~LY4가 하이 전압 레벨을 유지하게 된다. 그리고, 비트라인 디스차지 신호 BLDIS_n가 로우 전압 레벨 로 천이하게 된다. 이에 따라, 더미 셀 DC의 상 변화 저항 소자 RCR 및 다이오드 D를 통해 비트라인 BL이 디스차지 전류 Idis로 방전된다.
이때, 비트라인 디스차지 신호 /BLDIS_n는 하이 전압 레벨로 천이한다. 이에 따라, 로컬 스위치 LSW가 턴 온 상태가 되어, 비트라인 디스차지 신호 BLDIS_n 인가단이 로우 전압 레벨이 된다. 또한, 선택된 워드라인 WL1_n은 하이 전압 레벨을 유지하여 단위 셀 C을 비활성화시킨다.
이후에, 액티브 구간 t2에서는 모든 컬럼 선택신호 LY1~LY4 중 선택된 하나의 컬럼 선택신호 LY1_n가 로우 전압 레벨로 천이한다. 이에 따라, PMOS트랜지스터 P1가 턴 온 되어 비트라인 BL1과 글로벌 비트라인 GBL이 서로 연결된다.
그리고, 비트라인 디스차지 신호 BLDIS_n가 다시 하이 레벨로 천이하여 더미 셀 DC의 방전 경로가 차단된다. 그리고, 비트라인 디스차지 신호 /BLDIS_n가 다시 로우 레벨로 천이하여 로컬 스위치 LSW가 턴 오프 상태가 된다. 그리고, 선택된 워드라인 WL1_n이 로우 전압 레벨로 천이하여 액티브 동작을 수행하게 된다.
이때, 액티브 구간 t0에서는 블록 선택신호 BS가 하이 레벨이 되고, 디스차지 제어신호 BLDIS_CON가 로우 레벨로 천이하게 된다. 이에 따라, 비트라인 디스차지 신호 BLDIS_n가 다시 하이 레벨로 천이하게 된다.
이후에, 프리차지 구간 t3에서는 컬럼 선택신호 LY1가 다시 하이 전압 레벨로 천이하게 되고, 워드라인 WL1이 다시 하이 전압 레벨로 천이하게 된다.
이러한 구성을 갖는 본 발명은 프리차지 구간(t0) 동안 더미 셀 DC의 방전 경로를 차단하여 과도한 누설전류가 흐르는 것을 방지할 수 있도록 한다.
또한, 프리차지 구간 동안 더미 셀 DC의 동작하지 않을 경우 비트라인 BL의 전압이 높아지게 되어 스냅 전압 Vsnapback 이상이 된다. 이러한 경우 셀이 열화될 수 있기 때문에, 액티브 구간(t1)에서 더미 셀 DC을 동작시켜 방전 경로를 형성함으로써 비트라인 BL에 저장된 높은 차지에 의해 셀이 열화 되는 현상을 방지할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 더미 셀 어레이를 이용하여 비트라인 스위치 기능을 수행하여 별도의 디스차지 경로를 형성하기 위한 회로를 구비하지 않도록 한다.
둘째, 더미 셀 어레이를 이용하여 비트라인의 방전 경로를 형성하여 메인 셀의 특성을 보강하고 레이아웃 면적을 줄일 수 있도록 한다.
셋째, 액티브 동작 모드시 비트라인의 방전 경로를 형성하는 더미 셀 어레이를 액티브시켜 프리차지 모드시 더미 셀 어레이에 의한 과도한 누설전류가 발생하지 않도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀과, 제 1비트라인 디스차지 신호에 응답하여 상기 비트라인을 방전시키고 상기 상 변화 저항 셀과 동일한 구조로 형성되는 더미 셀을 포함하는 셀 어레이; 및
    컬럼 선택신호에 따라 상기 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭 수단을 포함하되,
    상기 더미 셀은 프리차지 모드시 상기 제 1비트라인 디스차지 신호에 응답하여 방전 경로가 차단되고, 액티브 모드시 제 1구간 동안 상기 제 1비트라인 디스차지 신호에 응답하여 상기 비트라인을 방전시키는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 더미 셀은
    상기 비트라인과 연결되며, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 제 1비트라인 디스차지 신호의 인가단 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 다이오드 소자는 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서, 상기 다이오드 소자의 P형 영역은 상기 상 변화 저항 소자와 연결되고 N형 영역은 상기 제 1비트라인 디스차지 신호의 인가단에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항에 있어서, 상기 제 1비트라인 디스차지 신호는 상기 프리차지 모드시 하이 레벨로 비활성화되고, 액티브 모드시 로우 레벨로 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 1항에 있어서, 상기 컬럼 스위칭 수단은 상기 비트라인과 상기 글로벌 비트라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 8항에 있어서, 상기 컬럼 선택신호는 상기 프리차지 모드시 하이 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 1항에 있어서, 상기 프리차지 모드시 상기 워드라인에 하이 전압 레벨이 인가되고, 상기 제 1비트라인 디스차지 신호는 하이 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 1항에 있어서, 상기 제 1구간 동안 상기 워드라인에 하이 전압 레벨이 인가되고, 상기 제 1비트라인 디스차지 신호는 로우 레벨로 활성화되어 상기 방전 경로가 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 액티브 모드시의 구간 동안 상기 제 1구간 이후에는 상기 워드라인 중 선택된 하나의 워드라인에 로우 전압 레벨이 인가되고, 상기 제 1비트라인 디스차지 신호는 하이 레벨로 활성화되어 상기 방전 경로가 차단되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서, 상기 제 1구간동안 제 2비트라인 디스차지 신호에 응답하여 상기 제 1비트라인 디스차지 신호의 인가단을 방전시키는 로컬 스위치를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 13항에 있어서, 상기 로컬 스위치는
    상기 제 1비트라인 디스차지 신호의 인가단과 접지전압단 사이에 연결되어 상기 제 2비트라인 디스차지 신호에 의해 제어되는 모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 13항에 있어서, 상기 제 2비트라인 디스차지 신호는 상기 제 1비트라인 디스차지 신호의 반전 신호인 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 1항에 있어서, 셀 어레이 블록을 선택하기 위한 블록 선택신호와, 디스차지 제어신호에 따라 상기 제 1비트라인 디스차지 신호와 제 2비트라인 디스차지 신호를 출력하는 디코더를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 16항에 있어서, 상기 디코더는
    상기 프리차지 모드시 상기 블록 선택신호와 상기 디스차지 제어신호가 비활성화되어 상기 제 1비트라인 디스차지 신호를 하이 레벨로 출력하고, 상기 제 2비트라인 디스차지 신호를 로우 레벨로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 16항에 있어서, 상기 디코더는
    상기 제 1구간 동안 상기 블록 선택신호와 상기 디스차지 제어신호가 활성화되어 상기 제 1비트라인 디스차지 신호를 로우 레벨로 출력하고, 상기 제 2비트라인 디스차지 신호를 하이 레벨로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
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