KR20210061071A - 메모리 장치 - Google Patents

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KR20210061071A
KR20210061071A KR1020190148845A KR20190148845A KR20210061071A KR 20210061071 A KR20210061071 A KR 20210061071A KR 1020190148845 A KR1020190148845 A KR 1020190148845A KR 20190148845 A KR20190148845 A KR 20190148845A KR 20210061071 A KR20210061071 A KR 20210061071A
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한민철
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삼성전자주식회사
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Abstract

메모리 장치는, 메모리 셀 영역과 더미 셀 영역을 포함하는 기판; 상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인; 상기 기판 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인; 및 복수의 제1 도전 라인과 복수의 제2 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀을 포함하고, 상기 복수의 제1 도전 라인 각각은, 상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과, 상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함한다.

Description

메모리 장치{Memory devices}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 메모리 장치의 고집적화에 대한 요구가 증가하고 있다. 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 장치가 제안되었다. 크로스 포인트 구조의 메모리 장치의 선택 소자로서 사용되는 오보닉 문턱 스위칭(ovonic threshold switching) 물질은 열적 안정성 또는 화학 안정성이 상대적으로 취약하여, 메모리 장치의 제조 공정에서 손상되기 쉽고 이에 따라 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 크로스 포인트 어레이의 식각 공정에서 에지 영역의 오보닉 문턱 스위칭 물질에 손상이 가해지더라도 메모리 셀의 안정적인 동작이 확보될 수 있는 크로스 포인트 타입의 메모리 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 장치는, 메모리 셀 영역과 더미 셀 영역을 포함하는 기판; 상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인; 상기 기판 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인; 및 복수의 제1 도전 라인과 복수의 제2 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀을 포함하고, 상기 복수의 제1 도전 라인 각각은, 상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과, 상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 장치는, 메모리 셀 영역과 더미 셀 영역을 포함하는 기판; 상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인; 상기 복수의 제1 도전 라인 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인; 복수의 제1 도전 라인과 복수의 제2 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀; 및 상기 더미 셀 영역에서 상기 제2 방향으로 연장되고, 상기 복수의 제1 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제1 라인 분리 절연층을 포함하고, 상기 복수의 제1 도전 라인 각각은, 상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과, 상기 더미 셀 영역에 배치되며, 상기 제1 라인 분리 절연층을 사이에 두고 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 장치는, 메모리 셀 영역과 더미 셀 영역을 포함하는 기판; 상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인; 상기 복수의 제1 도전 라인 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인; 상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 복수의 제3 도전 라인; 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점과, 상기 복수의 제2 도전 라인과 상기 복수의 제3 도전 라인의 교차 지점에서 형성되며, 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀; 상기 더미 셀 영역에서 상기 제2 방향으로 연장되고, 상기 복수의 제1 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제1 도전 라인 분리 절연층; 및 상기 더미 셀 영역에서 상기 제1 방향으로 연장되고, 상기 복수의 제2 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제2 도전 라인 분리 절연층을 포함한다.
본 발명의 기술적 사상에 의한 메모리 장치에 따르면, 더미 셀 영역의 제1 도전 라인(또는 워드 라인)과 메모리 셀 영역의 제1 도전 라인(또는 워드 라인)이 제1 라인 분리 절연층에 의해 이격될 수 있고, 더미 셀 영역은 플로팅 상태로 유지될 수 있다. 따라서 제2 도전 라인(또는 비트 라인)의 패터닝 공정에서 메모리 셀의 에지 영역의 상대적으로 높은 단차에 기인하여 더미 셀 영역 내의 스위칭 소자가 손상되어 턴-온되는 경우에도 메모리 셀 영역 내의 메모리 셀들은 이에 의해 영향받지 않고 정상 동작할 수 있다. 따라서, 크로스 포인트 구조에서의 브릿지 불량이 방지될 수 있고 메모리 장치는 우수한 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 장치의 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 2b는 메모리 장치의 개략적인 구성을 나타내는 레이아웃도이다.
도 3은 도 2b의 X1 부분을 개략적으로 나타내는 사시도이다.
도 4는 도 2b의 A1-A1' 선을 따른 단면도이다.
도 5는 도 2b의 B1-B1' 선을 따른 단면도이다.
도 6은 도 4의 제1 레벨(LV1)에서의 수평 단면도이다.
도 7은 예시적인 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 8은 도 7의 제1 레벨(LV1)에서의 수평 단면도이다.
도 9는 예시적인 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 메모리 장치를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 메모리 장치를 나타내는 레이아웃도이다.
도 12는 도 11의 X2 부분을 개략적으로 나타내는 사시도이다.
도 13은 도 11의 A2-A2' 선을 따른 단면도이다.
도 14는 도 11의 B2-B2' 선을 따른 단면도이다.
도 15은 예시적인 실시예들에 따른 메모리 장치를 나타내는 사시도이다.
도 16 및 도 17은 도 15의 메모리 장치를 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 메모리 장치를 나타내는 개략도이다.
도 19a 내지 도 24b는 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 25a 내지 도 27b는 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 28a 내지 도 31b는 예시적인 실시예들에 따른 메모리 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 메모리 장치(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 장치(10)는 제1 방향(즉, 도 1의 X 방향)을 따라 연장되는 복수의 워드 라인(WL1, WL2, WL3, WL4)과, 제1 방향에 수직한 제2 방향(즉, 도 1의 Y 방향)을 따라 연장되는 복수의 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다. 복수의 메모리 셀(MC)은 복수의 워드 라인(WL1, WL2, WL3, WL4)과 복수의 비트 라인(BL1, BL2, BL3, BL4)에 각각 연결될 수 있다. 복수의 메모리 셀(MC) 각각은 정보 저장을 위한 가변 저항 메모리 유닛(RMU)과 메모리 셀을 선택하기 위한 스위칭 유닛(SWU)을 포함할 수 있다. 한편, 스위칭 유닛(SWU)은 선택 소자 또는 액세서 소자로 지칭될 수도 있다.
예를 들어, 복수의 워드 라인(WL1, WL2, WL3, WL4)과 복수의 비트 라인(BL1, BL2, BL3, BL4)을 통해 선택된 메모리 셀(MC)의 스위칭 유닛(SWU)이 턴-온됨에 따라, 메모리 셀(MC)의 가변 저항 메모리 유닛(RMU)에 전압이 인가되어 가변 저항 메모리 유닛(RMU)에 전류가 흐를 수 있다. 예를 들어, 가변 저항 메모리 유닛(RMU)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항 메모리 유닛(RMU)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예를 들어, 선택된 메모리 셀(MC)의 가변 저항 메모리 유닛(RMU)에 인가되는 전압에 따라 가변 저항 메모리 유닛(RMU)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항 메모리 유닛(RMU)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL1, WL2, WL3, WL4) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 워드 라인(WL1, WL2, WL3, WL4) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항 메모리 유닛(RMU)의 저항값에 따른 정보가 판독될 수 있다.
도 2a는 예시적인 실시예들에 따른 메모리 장치(100)를 나타내는 평면도이고, 도 2b는 메모리 장치(100)의 개략적인 구성을 나타내는 레이아웃도이다. 도 3은 도 2b의 X1 부분을 개략적으로 나타내는 사시도이다. 도 4는 도 2b의 A1-A1' 선을 따른 단면도이다. 도 5는 도 2b의 B1-B1' 선을 따른 단면도이다. 도 6은 도 4의 제1 레벨(LV1)에서의 수평 단면도이다.
도 2a 내지 도 6을 참조하면, 메모리 장치(100)는 메모리 셀 영역(MCR), 더미 셀 영역(DCR), 및 주변 회로 영역(PR)을 포함하는 기판(110)을 구비할 수 있다.
기판(110)의 중심부에는 복수의 메모리 셀(MC)을 포함하는 메모리 셀 영역(MCR)이 배치되고, 더미 셀 영역(DCR)은 평면적으로 메모리 셀 영역(MCR)을 둘러싸도록 배치될 수 있다. 주변 회로 영역(PR)은 평면적으로 더미 셀 영역(DCR)을 둘러싸도록 배치될 수 있다.
주변 회로 영역(PR)에서 기판(110) 상에는 복수의 메모리 셀(MC)을 구동하기 위한 구동 회로를 구성하는 복수의 트랜지스터(도시 생략)가 형성될 수 있다. 예를 들어, 상기 구동 회로는 복수의 메모리 셀(MC)에 입력/출력되는 데이터를 처리할 수 있는 주변 회로들일 수 있고, 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
다른 실시예들에서, 도 2a에 도시된 것과 달리, 주변 회로 영역(PR)은 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR)의 일 측 상에 배치되거나, 양 측 상에 배치될 수 있다. 또 다른 실시예들에서, 도 2a에 도시된 것과 달리, 주변 회로 영역(PR)은 기판(110) 상에서 메모리 셀 영역(MCR) 및 더미 셀 영역(DCR)과 다른 수직 레벨에 배치되어, 메모리 셀 영역(MCR)의 적어도 일부분 및 더미 셀 영역(DCR)의 적어도 일부분과 수직 오버랩될 수도 있다.
메모리 셀 영역(MCR) 및 더미 셀 영역(DCR)에서, 복수의 제1 도전 라인(120, WL)이 제1 방향(X 방향)으로 연장되고, 복수의 제2 도전 라인(160, BL)이 복수의 제1 도전 라인(120, WL)보다 높은 수직 레벨에서 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(120, WL)은 복수의 워드 라인(WL1, WL2, WL3, WL4)(도 1 참조)에 대응될 수 있고, 복수의 제2 도전 라인(160, BL)은 복수의 비트 라인(BL1, BL2, BL3, BL4)(도 1 참조)에 대응될 수 있다.
도 2b에 도시된 것과 같이, 복수의 제1 도전 라인(120, WL)은 제1 더미 도전 라인(DW1~DW8) 및 제1 노멀 도전 라인(RW1, RW2, ?? RWn-1, RWn)을 포함할 수 있다. 예를 들어, 4 개의 제1 더미 도전 라인(DW1, DW2, DW3, DW4)이 제1 노멀 도전 라인(RW1, RW2, ??, RWn-1, RWn)의 일 측에 배치되고, 다른 4개의 제1 더미 도전 라인(DW5, DW6, DW7, DW8)이 제1 노멀 도전 라인(RW1, RW2, ?? RWn-1, RWn)의 다른 일 측에 배치될 수 있다. 제1 더미 도전 라인(DW1~DW8)의 개수와 배치가 도 2b에 예시된 바에 한정되는 것은 아니다.
복수의 제2 도전 라인(160, BL)은 제2 더미 도전 라인(DB1~DB8) 및 제2 노멀 도전 라인(RB1, RB2, ?? RBn-1, RBn)을 포함할 수 있다. 예를 들어, 4 개의 제2 더미 도전 라인(DB1, DB2, DB3, DB4)이 제2 노멀 도전 라인(RB1, RB2, ??, RBn-1, RBn)의 일 측에 배치되고, 다른 4개의 제2 더미 도전 라인(DB5, DB6, DB7, DB8)이 제2 노멀 도전 라인(RB1, RB2, ??, RBn-1, RBn)의 다른 일 측에 배치될 수 있다. 그러나 제2 더미 도전 라인(DB1~DB8)의 개수와 배치가 도 2b에 예시된 바에 한정되는 것은 아니다.
복수의 제1 도전 라인(120, WL) 및 복수의 제2 도전 라인(160, BL)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 복수의 제1 도전 라인(120, WL) 및 복수의 제2 도전 라인(160, BL)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 복수의 제1 도전 라인(120, WL) 및 복수의 제2 도전 라인(160, BL)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전 배리어층을 포함할 수 있다. 상기 도전 배리어층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(120, WL) 각각은 제1 방향(X 방향)을 따라 이격되어 일직선 상에 배치되는 제1 도전 라인 메인 영역(WL_M)과, 제1 도전 라인 에지 영역(WL_E1, WL_E2)을 포함할 수 있다. 예를 들어, 제1 도전 라인 메인 영역(WL_M)의 양 측에 하나의 제1 도전 라인 에지 영역(WL_E1)과 다른 하나의 제1 도전 라인 에지 영역(WL_E2)이 배치될 수 있다. 제1 도전 라인 에지 영역(WL_E1, WL_E2)은 더미 셀 영역(DCR)에 배치될 수 있다.
제1 라인 분리 절연층(WIL1, WIL2)은 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1, WL_E2) 사이에서 제2 방향(Y 방향)을 따라 연장될 수 있다. 제1 라인 분리 절연층(WIL1, WIL2)은 제1 도전 라인 에지 영역(WL_E1, WL_E2)을 제1 도전 라인 메인 영역(WL_M)으로부터 전기적으로 절연시키고 물리적으로 분리시킬 수 있다. 제1 라인 분리 절연층(WIL1, WIL2)은 복수의 제1 도전 라인(120, WL) 각각의 상면과 동일한 레벨에 배치되는 상면을 가질 수 있다. 또한, 제1 라인 분리 절연층(WIL1, WIL2)은 복수의 제1 도전 라인(120, WL) 각각의 바닥면과 동일한 레벨에 배치되는 바닥면을 가질 수 있으나, 이와는 달리 제1 라인 분리 절연층(WIL1, WIL2)의 바닥면이 복수의 제1 도전 라인(120, WL) 각각의 바닥면보다 더 낮은 레벨에 배치될 수도 있다.
제1 라인 분리 절연층(WIL1, WIL2)은 더미 셀 영역(DCR) 내에서 임의의 위치에 배치될 수 있다. 예를 들어, 도 2b에서는 제1 라인 분리 절연층(WIL1, WIL2)이 메모리 셀 영역(MCR)에 두번째로 인접하게 배치되는 제2 더미 도전 라인(DB3, DB6)과 수직 오버랩되는 위치에 형성된 것이 예시적으로 도시되었으나, 이와는 달리 제1 라인 분리 절연층(WIL1, WIL2)은 메모리 셀 영역(MCR)에 가장 인접하게 배치되는 제2 더미 도전 라인(DB4, DB5)과 수직 오버랩되는 위치에 형성될 수도 있다. 또 다른 실시예들에서, 제1 라인 분리 절연층(WIL1, WIL2)은 메모리 셀 영역(MCR)로부터 가장 멀리 배치되는 제2 더미 도전 라인(DB1, DB8)과 수직 오버랩되는 위치에 형성될 수도 있다.
도 4에 도시된 것과 같이, 제1 라인 분리 절연층(WIL1, WIL2)은 제1 방향(X 방향)을 따라 제1 폭(W11)을 가질 수 있고, 제1 폭(W11)은 복수의 제2 도전 라인(160, BL)의 제1 피치(P1)의 약 100 내지 300%일 수 있다.
예시적인 제조 공정에서, 복수의 제1 도전 라인(120, WL)을 형성하고, 추가적인 패터닝 마스크를 사용하여 복수의 제1 도전 라인(120, WL)의 일부 영역을 제거하여 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1, WL_E2)을 형성하고, 제거된 영역에 제1 라인 분리 절연층(WIL1, WIL2)을 형성할 수 있다. 특히 복수의 제1 도전 라인(120, WL) 및 복수의 제2 도전 라인(160, BL) 형성을 위하여 더블 패터닝 방식을 사용하는 경우, 제1 피치(P1)의 약 100%가 포토리소그래피 패터닝을 통해 구현할 수 있는 최소 폭에 해당할 수 있으므로, 제1 폭(W11)이 제1 피치(P1)의 약 100% 이상일 수 있다.
반면, 제1 폭(W11)이 제1 피치(P1)의 약 300%보다 더 큰 경우에, 메모리 셀 영역(MCR)과 더미 셀 영역(DCR) 사이의 상대적으로 큰 높이 차이에 의해 복수의 제1 도전 라인(120, WL) 상에 스위칭 유닛(SWU) 및 가변 저항 메모리 유닛(RMU)을 패터닝하기 위한 공정에서 공정 난이도가 증가할 수 있다.
메모리 셀 영역(MCR)에서 복수의 제1 도전 라인(120, WL)과 복수의 제2 도전 라인(160, BL) 사이에는 복수의 메모리 셀(MC)이 배치될 수 있다. 예를 들어, 평면도에서 복수의 제1 도전 라인(120, WL)과 복수의 제2 도전 라인(BL)이 교차하는 위치에 복수의 메모리 셀(MC)이 배치될 수 있다. 복수의 메모리 셀(MC)은 제1 도전 라인 메인 영역(WL_M)의 상면 상에 배치되고, 복수의 메모리 셀(MC) 상면 상에 복수의 제2 도전 라인(160, BL)이 배치될 수 있다.
한편, 더미 셀 영역(DCR)에서, 복수의 제1 도전 라인(120, WL)과 복수의 제2 도전 라인(160, BL) 사이에는 복수의 제1 더미 메모리 셀(DMC1)이 배치되고, 제1 라인 분리 절연층(WIL1, WIL2)과 이에 대응되는 제2 도전 라인(160, BL) 사이에는 복수의 제2 더미 메모리 셀(DMC2)이 배치될 수 있다.
복수의 메모리 셀(MC) 각각은 정보 저장을 위한 가변 저항 메모리 유닛(140, RMU)과 메모리 셀(MC)을 선택하기 위한 스위칭 유닛(130, SWU)을 포함할 수 있다. 또한 복수의 메모리 셀(MC)과 유사하게, 복수의 제1 더미 메모리 셀(DMC1)과 복수의 제2 더미 메모리 셀(DMC2) 또한 가변 저항 메모리 유닛(140, RMU)과 스위칭 유닛(130, SWU)을 포함할 수 있다.
복수의 메모리 셀(MC) 각각은 복수의 제1 도전 라인(120, WL) 상에 순차적으로 배치되는 스위칭 유닛(130, SWU)과 가변 저항 메모리 유닛(140, RMU)을 포함할 수 있다. 스위칭 유닛(130, SWU)은 제1 전극(132), 스위칭 물질층(134), 및 제2 전극(136)을 포함할 수 있고, 가변 저항 메모리 유닛(140, RMU)은 가변 저항 메모리층(142) 및 제3 전극(144)을 포함할 수 있다. 선택적으로, 가변 저항 메모리 유닛(140, RMU)은 제2 전극(136)과 가변 저항 메모리층(142) 사이에 배치되는 가열 전극(도시 생략)을 더 포함할 수도 있다.
다른 실시예들에서, 도 4에 도시된 것과 달리, 복수의 제1 도전 라인(120, WL) 상에 가변 저항 메모리 유닛(140, RMU)과 스위칭 유닛(130, SWU)이 순차적으로 배치될 수도 있다. 즉 가변 저항 메모리 유닛(140, RMU)이 기판(110)의 상면을 기준으로 스위칭 유닛(130, SWU)보다 더 낮은 레벨 상에 배치될 수 있다. 이러한 경우에, 가변 저항 메모리 유닛(140, RMU)과 복수의 제1 도전 라인(120, WL) 사이에 가열 전극(도시 생략)이 더 배치될 수도 있다.
스위칭 물질층(134)은 전류의 흐름을 제어할 수 있는 전류 조정 층일 수 있다. 스위칭 물질층(134)은 스위칭 물질층(134) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 스위칭 물질층(134)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. 스위칭 물질층(134)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 물질층(134)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 스위칭 물질층(134)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 스위칭 물질층(134)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 물질층(134)은 고저항 상태로 변화될 수 있다.
스위칭 물질층(134)은 OTS 물질층으로서 칼코게나이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 스위칭 물질층(134)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(134)은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다. 다른 실시예들에서, 스위칭 물질층(134)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(134)은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다. 또 다른 실시예들에서, 스위칭 물질층(134)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(134)은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 스위칭 물질층(134)은 OTS 물질층에 한정되는 것은 아니고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 스위칭 물질층(134)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
제1 전극(132) 및 제2 전극(136)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제1 전극(132) 및 제2 전극(136)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 전극(132) 및 제2 전극(136)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 가변 저항 메모리층(142)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항 메모리층(142)은 가변 저항 메모리층(142)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항 메모리층(142)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항 메모리층(142)은 주기율표의 VI 족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 III, IV 또는 V 족으로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항 메모리층(142)은 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다. 다른 예시에서, 가변 저항 메모리층(142)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항 메모리층(142)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항 메모리층(142)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 데이터 리텐션(retention) 특성이 조절될 수 있다. 가변 저항 메모리층(142)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 장치(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항 메모리층(142)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나의 금속 물질을 더 포함할 수 있다. 이러한 금속 물질은 가변 저항 메모리층(142)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질은 가변 저항 메모리층(142)의 데이터 리텐션 특성을 향상시킬 수 있다.
가변 저항 메모리층(142)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 복수의 층들간에 물질 확산을 방지하는 역할을 하는 배리어층이 더 형성될 수 있다. 또한, 가변 저항 메모리층(142)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항 메모리층(142)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
이상 가변 저항 메모리층(142)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 가변 저항 메모리층(142)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항 메모리층(142)이 전이 금속 산화물을 포함하는 경우, 메모리 장치(100)는 ReRAM (Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항 메모리층(142)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항 메모리층(142) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항 메모리층(142)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항 메모리층(142)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항 메모리층(142)의 저항 값 차이를 이용하여 메모리 장치(100)는 데이터를 저장할 수 있다.
가변 저항 메모리층(142)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5 -x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 가변 저항 메모리층(142)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 장치(100)는 MRAM (Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항 메모리층(142)은 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반 평행한 경우, 가변 저항 메모리층(142)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 장치(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
제3 전극(144)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제3 전극(144)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제3 전극(144)은 가변 저항 메모리층(142)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 제3 전극(144)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 그러나 제3 전극(144)의 재질이 상기 물질들에 한정되는 것은 아니다. 다른 실시예들에서, 제3 전극(144)은 금속, 도전성 금속 질화물, 또는 도전성 금속 산화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전 배리어층을 포함할 수 있다. 상기 도전 배리어층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 기판(110)과 복수의 제1 도전 라인(120, WL) 사이에는 하부 절연층(112)이 배치될 수 있다. 하부 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
하부 절연층(112) 상에는 복수의 제1 도전 라인(120, WL) 사이의 공간을 채우는 제1 절연층(122)이 배치될 수 있고, 제2 절연층(152)은 복수의 메모리 셀(MC), 복수의 제1 더미 메모리 셀(DMC1), 및 복수의 제2 더미 메모리 셀(DMC2)의 측벽들을 둘러싸도록 배치될 수 있다. 제2 절연층(152) 상에는 복수의 제2 도전 라인(160, BL) 사이의 공간을 채우는 제3 절연층(162)이 배치될 수 있다. 예시적인 실시예들에서, 제1 절연층(122), 제2 절연층(152), 및 제3 절연층(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 다른 실시예들에서, 제1 절연층(122), 제2 절연층(152), 및 제3 절연층(162) 중 적어도 하나는 에어 스페이스(도시 생략)와 이를 포위하는 절연 물질층으로 구성될 수 있다.
예시적인 실시예들에 따르면, 더미 셀 영역(DCR)에 형성된 복수의 제2 더미 메모리 셀(DMC2)은 메모리 셀 영역(MCR)에 형성된 복수의 메모리 셀(MC)과 전기적으로 연결되지 않을 수 있다. 특히 복수의 제2 더미 메모리 셀(DMC2)은 제1 라인 분리 절연층(WIL1, WIL2) 상에 배치되므로, 이에 대응되는 제2 도전 라인(160, BL)(예를 들어, 제2 더미 도전 라인(DB3, DB6))에 전압이 인가되더라도 복수의 제2 더미 메모리 셀(DMC2)은 정상 메모리 셀로서 동작하지 않을 수 있다.
또한 더미 셀 영역(DCR)에 배치되는 복수의 제1 더미 메모리 셀(DMC1) 중 일부는 셀 영역(MCR)에 형성된 복수의 메모리 셀(MC)과 전기적으로 연결되지 않을 수 있다. 특히 제1 도전 라인 에지 영역(WL_E1, WL_E2)이 제1 도전 라인 메인 영역(WL_M)과 이격되어 배치되므로, 제1 도전 라인 에지 영역(WL_E1, WL_E2) 상에 배치되는 복수의 제1 더미 메모리 셀(DMC1)은 복수의 메모리 셀(MC)과 전기적으로 연결되지 않을 수 있다. 따라서, 복수의 제1 도전 라인(120, WL)과 복수의 제2 도전 라인(160, BL)을 통해 복수의 메모리 셀(MC)에 전압이 인가되더라도 복수의 제1 더미 메모리 셀(DMC1)은 플로팅 상태를 유지할 수 있다.
일반적인 크로스 포인트 타입의 메모리 장치에서, 복수의 비트 라인과 복수의 워드 라인의 교차 지점에 복수의 메모리 셀이 형성된다. 따라서 하나의 메모리 셀에 불량이 발생하는 경우 이러한 불량 셀에 비트 라인을 통해 연결되는 하나의 칼럼 내의 모든 메모리 셀들, 또는 이러한 불량 셀에 워드 라인을 통해 연결되는 하나의 로우(row) 내의 모든 메모리 셀들이 영향 받을 수 있다. 예를 들어, 복수의 비트 라인을 패터닝하는 공정에서, 메모리 셀 블록(메모리 셀 영역과 더미 셀 영역을 포함하는)의 중심부와 에지부 사이의 높이 차이로 인해 메모리 셀 블록의 에지부에서 스위칭 유닛이 식각 데미지를 받는 문제가 있다. 또는 메모리 셀을 패터닝하는 공정에서, 메모리 셀 블록의 에지부의 스위칭 유닛이 과다 식각되어 스위칭 유닛 하부의 워드 라인 일부분이 함께 식각될 수 있고, 워드 라인의 금속 물질이 스위칭 유닛의 측벽에 재증착되어 두 개의 메모리 셀 사이의 전기적 단락이 발생하는 문제가 있다. 에지부에서의 메모리 셀의 불량 또는 전기적 단락에 의해 대응되는 워드 라인 또는 대응되는 비트 라인에 연결되는 메모리 셀의 불량이 발생하는 것을 브릿지 불량이라고 지칭할 수 있다.
반면 예시적인 실시예들에 따르면, 도 3에 도시된 것과 같이, 메모리 셀 블록의 에지에서(또는 더미 셀 영역(DCR) 내에서) 불량 셀(DMC_O)이 형성되어 불량 셀(DMC_O)의 스위칭 유닛(SWU)이 턴-온되더라도, 불량 셀(DMC_O)과 연결된 제1 도전 라인 에지 영역(WL_E1)은 제1 도전 라인 메인 영역(WL_M)과 이격되어 배치되므로, 복수의 제1 도전 라인(120, WL)을 통해 메모리 셀 영역(MCR)까지 전기적 경로가 제공되지 않을 수 있다.
결론적으로, 전술한 메모리 장치(100)에 따르면, 복수의 제2 도전 라인(160, BL)의 패터닝 공정에서 더미 셀 영역(DCR) 에지부의 상대적으로 높은 단차에 기인하여 더미 셀 영역(DCR) 내의 스위칭 유닛(SWU)이 손상되어 턴-온되거나 전기적 단락이 발생하는 경우에도 메모리 셀 영역(MCR) 내의 메모리 셀(MC)은 이에 의해 영향받지 않고 정상 동작할 수 있다. 따라서, 크로스 포인트 구조에서의 브릿지 불량이 방지될 수 있고 메모리 장치(100)는 우수한 신뢰성을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 메모리 장치(100A)를 나타내는 단면도이다. 도 8은 도 7의 제1 레벨(LV1)에서의 수평 단면도이다. 도 7은 도 2b의 A1-A1' 선에 대응되는 부분의 단면도이다. 도 7 및 도 8에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7 및 도 8을 참조하면, 제1 라인 분리 절연층(WIL1A, WIL2A)은 제1 절연층(122A)과 동일한 물질층으로 형성될 수 있다. 예를 들어, 제1 절연층(122A)은 복수의 제1 도전 라인(120, WL) 사이의 공간을 채우며, 제1 방향(X 방향)으로 연장되고, 제1 라인 분리 절연층(WIL1A, WIL2A)은 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1, WL_E2) 사이의 공간을 채우며 제2 방향(Y 방향)으로 연장될 수 있다.
제1 라인 분리 절연층(WIL1A, WIL2A)은 제1 방향(X 방향)을 따라 제1 폭(W11)을 가질 수 있고, 제1 폭(W11)은 복수의 제2 도전 라인(160, BL)의 제1 피치(P1)의 약 100% 내지 약 300%일 수 있다.
예시적인 제조 공정에서, 개구부(320H2)를 구비하는 제2 마스크층(320)(도 25a 및 도 25b 참조)을 형성하고, 제2 마스크층(320)을 사용하여 복수의 제1 도전 라인(120, WL)을 형성할 수 있다. 이후 개구부(320H2)에 대응되는 영역과 복수의 제1 도전 라인(120, WL) 사이의 공간에 절연 물질을 채움으로써 제1 라인 분리 절연층(WIL1A, WIL2A)과 제1 절연층(122A)을 동시에 형성할 수 있다. 특히 제2 마스크층(320) 형성을 위하여 더블 패터닝 방식을 사용하는 경우, 제1 피치(P1)의 약 100%가 포토리소그래피 패터닝을 통해 구현할 수 있는 최소 폭에 해당할 수 있으므로, 제1 폭(W11)이 제1 피치(P1)의 약 100% 이상일 수 있다. 반면, 제1 폭(W11)이 제1 피치(P1)의 약 300%보다 더 큰 경우에, 메모리 셀 영역(MCR)과 더미 셀 영역(DCR) 사이의 상대적으로 큰 높이 차이에 의해 복수의 제1 도전 라인(120, WL) 상에 스위칭 유닛(SWU) 및 가변 저항 메모리 유닛(RMU)을 패터닝하기 위한 공정에서 공정 난이도가 증가할 수 있다.
전술한 메모리 장치(100A)에 따르면, 복수의 제2 도전 라인(160, BL)의 패터닝 공정에서 더미 셀 영역(DCR) 에지부의 상대적으로 높은 단차에 기인하여 더미 셀 영역(DCR) 내의 스위칭 유닛(SWU)이 손상되어 턴-온되거나 전기적 단락이 발생하는 경우에도 메모리 셀 영역(MCR) 내의 메모리 셀(MC)은 이에 의해 영향받지 않고 정상 동작할 수 있다. 따라서, 크로스 포인트 구조에서의 브릿지 불량이 방지될 수 있고 메모리 장치(100A)는 우수한 신뢰성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 메모리 장치(100B)를 나타내는 단면도이다. 도 9는 도 2b의 A1-A1' 선에 대응되는 부분의 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 스위칭 유닛(130B)과 가변 저항 메모리 유닛(140B)은 다마신 방식으로 형성될 수 있다. 예를 들어, 스위칭 유닛(130B)은 하부 몰드층(152L)에 의해 둘러싸이고, 스위칭 유닛(130B)의 상면에서의 폭이 스위칭 유닛(130B)의 바닥면에서의 폭보다 약간 더 클 수 있다. 또한 가변 저항 메모리 유닛(140B)은 상부 몰드층(152U)에 의해 둘러싸이고, 가변 저항 메모리 유닛(140B)의 상면에서의 폭이 가변 저항 메모리 유닛(140B)의 바닥면에서의 폭보다 약간 더 클 수 있다.
예시적인 제조 공정에서, 복수의 개구부(도시 생략)를 구비하는 하부 몰드층(152L)을 형성하고, 하부 몰드층(152L) 내에 제1 전극(132), 스위칭 물질층(134), 제2 전극(136)을 순차적으로 채우고, 하부 몰드층(152L) 상면 상에 형성된 불필요한 물질층들을 CMP 공정 등에 의해 제거함에 의해 스위칭 유닛(130B)을 형성할 수 있다. 유사하게, 복수의 개구부(도시 생략)를 구비하는 상부 몰드층(152U)을 형성하고, 상부 몰드층(152U) 내에 가변 저항 메모리층(142) 및 제3 전극(144)을 순차적으로 채우고, 상부 몰드층(152U) 상면 상에 형성된 불필요한 물질층들을 CMP 공정 등에 의해 제거함에 의해 가변 저항 메모리 유닛(140B)을 형성할 수 있다.
일반적으로, 크로스 포인트 타입의 구조를 형성하기 위하여 CMP 공정을 수행할 때, 메모리 셀 블록의 중심부와 에지부 사이의 높이 차이로 인해 메모리 셀 블록의 에지부에서 스위칭 유닛이 과다 식각되어 식각 데미지를 받을 수 있다. 또는 비트 라인의 패터닝 공정에서 메모리 셀 블록의 에지부에서 인접한 비트 라인 사이에 도전 물질이 재증착되어 두 개의 비트 라인 사이의 전기적 단락이 발생하는 문제가 있다.
그러나 메모리 장치(100B)에 따르면, 더미 셀 영역(DCR) 내의 스위칭 유닛(130B)이 손상되어 턴-온되거나 전기적 단락이 발생하는 경우에도 메모리 셀 영역(MCR) 내의 메모리 셀(MC)은 이에 의해 영향받지 않고 정상 동작할 수 있다. 따라서, 크로스 포인트 구조에서의 브릿지 불량이 방지될 수 있고 메모리 장치(100B)는 우수한 신뢰성을 가질 수 있다.
도 10은 예시적인 실시예들에 따른 메모리 장치(100C)를 나타내는 단면도이다. 도 10은 도 2b의 A1-A1' 선에 대응되는 부분의 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 제1 라인 분리 절연층(WILC)은 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1) 사이에 배치되고, 제2 절연층(154)에 의해 둘러싸일 수 있다. 제1 라인 분리 절연층(WILC)의 측벽은 대응되는 제2 도전 라인(160, BL)의 측벽과 정렬될 수 있고, 제1 라인 분리 절연층(WILC)의 상측 폭(W12)이 스위칭 유닛(130U) 및 가변 저항 메모리 유닛(140U)의 폭과 동일할 수 있다. 또한 제1 라인 분리 절연층(WILC)의 상측 폭(W12)이 하측 폭(W11)보다 더 작을 수 있다.
제1 라인 분리 절연층(WILC)은 복수의 메모리 셀(MC)(또는 제1 더미 메모리 셀(DMC1))의 상면과 동일한 레벨에 배치되는 상면을 가질 수 있고, 제1 라인 분리 절연층(WILC)은 복수의 제1 도전 라인(120, WL)의 바닥면과 동일한 레벨에 배치되는 바닥면을 가질 수 있다. 제1 라인 분리 절연층(WILC) 상면 직접 상부에 제1 라인 분리 절연층(WILC)에 대응되는 복수의 제2 도전 라인(160, BL)이 배치될 수 있다. 이에 따라 제1 라인 분리 절연층(WILC)과 복수의 제2 도전 라인(160, BL) 사이에 제2 더미 메모리 셀(DMC2)(도 4 참조)이 생략될 수 있다.
예시적인 제조 공정에 따르면, 복수의 제1 도전 라인(120, WL) 형성을 위한 제1 도전층(120L)(도 28a 참조)을 먼저 형성한 후에, 스위칭 유닛(130)과 가변 저항 메모리 유닛(140)을 형성하기 위한 제1 물질층 스택(130S) 및 제2 물질층 스택(140S)을 형성할 수 있다. 이후 추가적인 제3 마스크층(330)(도 28a 및 도 28b 참조)를 사용하여 제1 도전층(120L)과 제1 물질층 스택(130S) 및 제2 물질층 스택(140S)을 동시에 라인 형태로 패터닝하는 한편, 제2 방향(Y 방향)으로 연장되는 개구부(WLH)(도 29a 참조)를 형성할 수 있다. 상기 라인 형태의 패턴들 사이의 공간과 개구부(WLH) 내에 제1 절연층(122B) 및 제1 라인 분리 절연층(WILC)을 형성할 수 있다. 이후, 제2 도전 라인(160, BL) 형성을 위한 제2 도전층(160L)을 형성하고, 제2 도전층(160L)과 제1 물질층 스택(130S) 및 제2 물질층 스택(140S)을 동시에 라인 형태로 패터닝할 수 있다. 상기 패터닝 공정에서 제1 라인 분리 절연층(WILC)의 상측 일부분이 더 제거될 수 있고, 상측 폭이 하측 폭보다 작은 제1 라인 분리 절연층(WILC)이 형성될 수 있다.
도 11은 예시적인 실시예들에 따른 메모리 장치(200)를 나타내는 레이아웃도이다. 도 12는 도 11의 X2 부분을 개략적으로 나타내는 사시도이다. 도 13은 도 11의 A2-A2' 선을 따른 단면도이다. 도 14는 도 11의 B2-B2' 선을 따른 단면도이다. 도 11 내지 도 14에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11 내지 도 14를 참조하면, 메모리 장치(200)는 제1 방향(X 방향)으로 연장되는 복수의 제1 도전 라인(120, WLA), 제2 방향(Y 방향)으로 연장되는 복수의 제2 도전 라인(160, BL), 제1 방향(X 방향)으로 연장되는 복수의 제3 도전 라인(220, WLB)을 포함할 수 있다.
복수의 제1 도전 라인(120, WLA) 및 복수의 제2 도전 라인(160, BL)은 도 2a 내지 도 6을 참조로 설명한 것과 유사한 특징을 가질 수 있다. 특히, 복수의 제1 도전 라인(120, WLA)은 도 2b에 도시된 것과 같이 제1 더미 도전 라인(DW1~DW8)(도 2b 참조) 및 제1 노멀 도전 라인(RW1, RW2, ?? RWn-1, RWn)(도 2b 참조)을 포함할 수 있다.
도 12에 도시된 것과 같이, 복수의 제3 도전 라인(120, WLB)은 제3 더미 도전 라인(DWB1~DWB8) 및 제3 노멀 도전 라인(RWB1, RWB2, ?? RWBn-1, RWBn)을 포함할 수 있다. 예를 들어, 4 개의 제3 더미 도전 라인(DWB1, DWB2, DWB3, DWB4)이 제3 노멀 도전 라인(RWB1, RWB2, ??, RWBn-1, RWBn)의 일 측에 배치되고, 다른 4개의 제2 더미 도전 라인(DWB5, DWB6, DWB7, DWB8)이 제3 노멀 도전 라인(RWB1, RWB2, ??, RWBn-1, RWBn)의 다른 일 측에 배치될 수 있다.
평면도에서 복수의 제1 도전 라인(120, WLA)과 복수의 제2 도전 라인(160, BL)이 교차하는 위치에 복수의 메모리 셀(MCA)이 배치되고, 복수의 제2 도전 라인(160, BL)과 복수의 제3 도전 라인(WLB)이 교차하는 위치에 복수의 메모리 셀(MCB)이 배치될 수 있다. 복수의 제2 도전 라인(160, BL)은 복수의 메모리 셀(MCA)과 복수의 메모리 셀(MCB) 모두에 대한 공통 비트 라인으로 기능할 수 있다.
복수의 메모리 셀(MCB) 각각은 스위칭 유닛(230, SWU)과 가변 저항 메모리 유닛(240, RMU)을 포함할 수 있다. 스위칭 유닛(230, SWU)은 제1 전극(232), 스위칭 물질층(234), 및 제2 전극(236)을 포함할 수 있고, 가변 저항 메모리 유닛(240, RMU)은 가변 저항 메모리층(242) 및 제3 전극(244)을 포함할 수 있다. 복수의 메모리 셀(MCA)과 복수의 메모리 셀(MCB)은 도 2a 내지 도 6을 참조로 설명한 복수의 메모리 셀(MC)과 유사한 특징을 가질 수 있다. 또한 복수의 메모리 셀(MCB)은 제4 절연층(252)에 의해 둘러싸일 수 있고, 복수의 제3 도전 라인(220, WLB) 사이의 공간은 제5 절연층(222)이 채울 수 있다.
복수의 제2 도전 라인(160, BL) 각각은 제2 방향(Y 방향)을 따라 이격되어 일직선 상에 배치되는 제2 도전 라인 메인 영역(BL_M)과, 제2 도전 라인 에지 영역(BL_E1, BL_E2)을 포함할 수 있다. 예를 들어, 제2 도전 라인 메인 영역(BL_M)의 양 측에 하나의 제2 도전 라인 에지 영역(BL_E1)과 다른 하나의 제2 도전 라인 에지 영역(BL_E2)이 배치될 수 있다. 제2 도전 라인 에지 영역(BL_E1, BL_E2)은 더미 셀 영역(DCR)에 배치될 수 있다.
제2 라인 분리 절연층(BIL1, BIL2)은 제2 도전 라인 메인 영역(BL_M)과 제2 도전 라인 에지 영역(BL_E1, BL_E2) 사이에서 제1 방향(X 방향)을 따라 연장될 수 있다. 제2 라인 분리 절연층(BIL1, BIL2)은 제2 도전 라인 에지 영역(BL_E1, BL_E2)을 제2 도전 라인 메인 영역(BL_M)으로부터 전기적으로 절연시키고 물리적으로 분리시킬 수 있다. 제2 라인 분리 절연층(BIL1, BIL2)은 복수의 제2 도전 라인(160, BL) 각각의 상면과 동일한 레벨에 배치되는 상면을 가질 수 있다. 또한, 제2 라인 분리 절연층(BIL1, BIL2)은 복수의 제2 도전 라인(160, BL) 각각의 바닥면과 동일한 레벨에 배치되는 바닥면을 가질 수 있으나, 이와는 달리 제2 라인 분리 절연층(BIL1, BIL2)의 바닥면이 복수의 제2 도전 라인(160, BL) 각각의 바닥면보다 더 낮은 레벨에 배치될 수도 있다.
도 14에 도시된 것과 같이, 제2 라인 분리 절연층(BIL1, BIL2)은 제2 방향(Y 방향)을 따라 제2 폭(W12)을 가질 수 있고, 제2 폭(W12)은 복수의 제2 도전 라인(160, BL)의 제1 피치(P1)(도 4 참조)의 약 100 내지 300%일 수 있다.
한편, 더미 셀 영역(DCR)에서, 복수의 제2 도전 라인(160, BL)과 복수의 제3 도전 라인(220, WLB) 사이에는(또는 평면도에서 복수의 제2 도전 라인(160, BL)과 복수의 제3 도전 라인(220, WLB)의 교차 지점에는) 복수의 제3 더미 메모리 셀(DMC1A)이 배치되고, 제2 라인 분리 절연층(BIL1, BIL2)과 이에 대응되는 제3 도전 라인(220, WLB) 사이에는 복수의 제4 더미 메모리 셀(DMC2A)이 제1 방향(X 방향)을 따라 이격되어 배치될 수 있다.
예시적인 실시예들에 따르면, 더미 셀 영역(DCR)에 형성된 복수의 제1 더미 메모리 셀(DMC1) 및 복수의 제3 더미 메모리 셀(DMC1A)은 메모리 셀 영역(MCR)에 형성된 복수의 메모리 셀(MCA, MCB)과 전기적으로 연결되지 않을 수 있다. 특히 복수의 제4 더미 메모리 셀(DMC2A)은 제2 라인 분리 절연층(BIL1, BIL2) 상에 배치되므로, 이에 대응되는 제3 도전 라인(220, WLB)(예를 들어, 제3 더미 도전 라인(DWB3, DWB6))에 전압이 인가되더라도 복수의 제4 더미 메모리 셀(DMC2A)은 정상 메모리 셀로서 동작하지 않을 수 있다.
또한 더미 셀 영역(DCR)에 배치되는 복수의 제3 더미 메모리 셀(DMC1A) 중 일부는 셀 영역(MCR)에 형성된 복수의 메모리 셀(MCB)과 전기적으로 연결되지 않을 수 있다. 특히 제2 도전 라인 에지 영역(BL_E1, BL_E2)이 제2 도전 라인 메인 영역(BL_M)과 이격되어 배치되므로, 제2 도전 라인 에지 영역(BL_E1, BL_E2) 상에 배치되는 복수의 제3 더미 메모리 셀(DMC1A)은 복수의 메모리 셀(MCB)과 전기적으로 연결되지 않을 수 있다. 따라서, 복수의 제2 도전 라인(160, BL)과 복수의 제3 도전 라인(220, WLB)을 통해 복수의 메모리 셀(MCB)에 전압이 인가되더라도 복수의 제3 더미 메모리 셀(DMC1A)은 플로팅 상태를 유지할 수 있다.
전술한 메모리 장치(200)에 따르면, 복수의 제3 도전 라인(220, WLB)의 패터닝 공정에서 더미 셀 영역(DCR) 에지부의 상대적으로 높은 단차에 기인하여 더미 셀 영역(DCR) 내의 스위칭 유닛(SWU)이 손상되어 턴-온되거나 전기적 단락이 발생하는 경우에도 메모리 셀 영역(MCR) 내의 메모리 셀(MCB)은 이에 의해 영향받지 않고 정상 동작할 수 있다. 따라서, 크로스 포인트 구조에서의 브릿지 불량이 방지될 수 있고 메모리 장치(200)는 우수한 신뢰성을 가질 수 있다.
도 15은 예시적인 실시예들에 따른 메모리 장치(200A)를 나타내는 사시도이다. 도 16 및 도 17은 메모리 장치(200A)를 나타내는 단면도이다. 특히, 도 16은 도 11의 A2-A2' 선을 따른 단면에 대응되는 단면도이다. 도 14는 도 11의 B2-B2' 선을 따른 단면에 대응되는 단면도이다. 도 15 내지 도 17에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15 내지 도 17을 참조하면, 메모리 장치(200)는 제1 방향(X 방향)으로 연장되는 복수의 제1 도전 라인(120, WLA), 제2 방향(Y 방향)으로 연장되는 복수의 제2 도전 라인(160, BLA), 제1 방향(X 방향)으로 연장되는 복수의 제3 도전 라인(220, WLB), 제2 방향(Y 방향)으로 연장되는 복수의 제4 도전 라인(260, BLB)을 포함할 수 있다.
평면도에서 복수의 제1 도전 라인(120, WLA)과 복수의 제2 도전 라인(160, BLA)이 교차하는 위치에 복수의 메모리 셀(MCA)이 배치되고, 복수의 제3 도전 라인(220, WLB)과 복수의 제4 도전 라인(260, BLB)이 교차하는 위치에 복수의 메모리 셀(MCB)이 배치될 수 있다.
복수의 제3 도전 라인(220, WLB) 각각은 제1 방향(X 방향)을 따라 이격되어 일직선 상에 배치되는 제3 도전 라인 메인 영역(WLB_M)과, 제3 도전 라인 에지 영역(WLB_E1)을 포함할 수 있다. 제3 도전 라인 에지 영역(WLB_E1)은 더미 셀 영역(DCR)에 배치될 수 있다. 제2 라인 분리 절연층(WILB)은 제3 도전 라인 메인 영역(WLB_M)과 제3 도전 라인 에지 영역(WLB_E1) 사이에서 제2 방향(Y 방향)을 따라 연장될 수 있다. 제2 라인 분리 절연층(WILB)은 제1 라인 분리 절연층(WILA)과 수직 오버랩될 수 있으나, 이에 한정되는 것은 아니다.
한편, 더미 셀 영역(DCR)에서, 복수의 제3 도전 라인(220, WLB)과 복수의 제4 도전 라인(260, BLB) 사이에는 복수의 제3 더미 메모리 셀(DMC1B)이 배치되고, 제2 라인 분리 절연층(WILB)과 이에 대응되는 제4 도전 라인(260, BLB) 사이에는 복수의 제4 더미 메모리 셀(DMC2B)이 배치될 수 있다.
또한 복수의 제2 도전 라인(160, BLA)과 복수의 제3 도전 라인(220, WLB) 사이에는 제6 절연층(210)이 배치될 수 있고, 복수의 제4 도전 라인(260, BLB) 사이의 공간은 제7 절연층(262)이 채울 수 있다.
도 18은 예시적인 실시예들에 따른 메모리 장치(200B)를 나타내는 개략도이다.
도 18을 참조하면, 메모리 장치(200B)는 기판(110) 상에 배치된 제1 메모리 셀 블록(BLK1)과 제2 메모리 셀 블록(BLK2)을 포함할 수 있다. 기판(110)은 제1 메모리 셀 영역(MCR1)과 제2 메모리 셀 영역(MCR2), 제1 더미 셀 영역(DCR1), 제2 더미 셀 영역(DCR2), 및 주변 회로 영역(PR)을 포함할 수 있다. 제1 메모리 셀 블록(BLK1)은 제1 메모리 셀 영역(MCR1)과 제1 더미 셀 영역(DCR1)에 배치될 수 있고, 제2 메모리 셀 블록(BLK2)은 제2 메모리 셀 영역(MCR2)과 제2 더미 셀 영역(DCR2)에 배치될 수 있다. 제1 메모리 셀 블록(BLK1)과 제2 메모리 셀 블록(BLK2) 각각은 도 1 내지 도 17을 참조로 설명한 메모리 장치(100, 100A, 100B, 100C, 200, 200A) 중 적어도 하나를 포함할 수 있다.
제1 메모리 셀 블록(BLK1)의 복수의 제1 도전 라인(WL) 상에 제1 콘택(CO1)이 배치되고, 제2 메모리 셀 블록(BLK2)의 복수의 제1 도전 라인(WL) 상에 제2 콘택(CO2)이 배치될 수 있다. 또한 제1 메모리 셀 블록(BLK1)과 제2 메모리 셀 블록(BLK2)은 복수의 제2 도전 라인(BL)을 공유할 수 있고, 복수의 제2 도전 라인(BL) 상에 제3 콘택(CO3)이 배치될 수 있다.
도 19a 내지 도 24b는 예시적인 실시예들에 따른 메모리 장치(100)의 제조 방법을 나타내는 단면도들이다.
도 19a 및 도 19b를 참조하면, 기판(110) 상에 하부 절연층(112)을 형성할 수 있다. 하부 절연층(112) 상에 제1 도전층(도시 생략)을 형성하고 상기 제1 도전층을 패터닝하여 복수의 제1 도전 라인(120, WL)을 형성할 수 있다. 이후, 복수의 제1 도전 라인(120, WL) 및 하부 절연층(112) 상에 절연층(도시 생략)을 형성하고, 복수의 제1 도전 라인(120, WL)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제1 절연층(122)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(120, WL)을 형성하기 위하여 더블 패터닝 방식으로 하드 마스크를 형성하고, 상기 하드 마스크를 사용하여 복수의 제1 도전 라인(120, WL)을 패터닝할 수 있으나, 이에 한정되는 것은 아니다.
도 20을 참조하면, 복수의 제1 도전 라인(120, WL) 및 제1 절연층(122)(도 19b 참조) 상에 개구부(310H)를 구비하는 제1 마스크층(310)을 형성할 수 있다. 예를 들어, 개구부(310H)는 제2 방향(Y 방향)을 따라 연장되는 라인 형상을 가질 수 있다. 개구부(310H)는 제2 방향(Y 방향)을 따라 제1 폭(W11)을 가질 수 있고, 이는 더블 패터닝 방식으로 구현 가능한 라인 패턴의 최소 피치(또는 복수의 제2 도전 라인(160, BL)(도 4 참조)의 제1 피치(P1))의 약 100% 내지 약 300%일 수 있다.
선택적으로, 제1 마스크층(310)은 복수의 제1 도전 라인(120, WL)의 에지 영역의 일부분을 노출할 수 있고, 이에 따라 더블 패터닝 방식으로 형성된 복수의 제1 도전 라인(120, WL)의 에지 부분을 트리밍하기 위한 트리밍 마스크로 사용될 수도 있다.
도 21을 참조하면, 제1 마스크층(310)을 식각 마스크로 사용하여 제1 도전 라인(120, WL) 및 제1 절연층(122)(도 19b 참조)의 일부분을 제거하여 개구부(WLH)를 형성하고 하부 절연층(112)의 상면을 노출할 수 있다. 도시되지는 않았지만, 앞서 설명한 바와 같이 제1 마스크층(310)을 사용하여 제1 도전 라인(120, WL)의 에지 부분을 함께 트리밍할 수 있다.
개구부(WLH)가 형성됨에 따라 복수의 제1 도전 라인(120, WL) 각각은 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1)으로 분리될 수 있다.
도 22를 참조하면, 복수의 제1 도전 라인(120, WL) 상에 개구부(WLH)를 절연 물질로 채우고, 복수의 제1 도전 라인(120, WL)의 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하거나 에치백하여 제1 라인 분리 절연층(WIL1)을 형성할 수 있다.
도 23a 및 도 23b를 참조하면, 복수의 제1 도전 라인(120, WL) 상에 제1 전극 물질층, 예비 스위칭 물질층, 제2 전극 물질층, 가변 저항 물질층, 및 제3 전극 물질층을 순차적으로 형성하고, 상기 물질층들을 동시에 패터닝하여 제1 전극(132), 스위칭 물질층(134), 제2 전극(136)을 포함하는 스위칭 유닛(130)과, 가변 저항 메모리층(142) 및 제3 전극(144)을 포함하는 가변 저항 메모리 유닛(140)을 형성할 수 있다.
예시적인 실시예들에서, 상기 물질층들 상에 아일랜드 타입의 마스크층(도시 생략)을 형성하고, 상기 마스크층을 식각 마스크로 사용하여 상기 물질층들을 패터닝하여 스위칭 유닛(130)과 가변 저항 메모리 유닛(140)을 형성할 수 있다.
다른 실시예들에서, 제1 전극 물질층, 예비 스위칭 물질층, 제2 전극 물질층을 먼저 형성하고 패터닝하여 스위칭 유닛(130)을 우선 형성하고, 그 이후에 가변 저항 물질층, 및 제3 전극 물질층을 형성하고 패터닝하여 가변 저항 메모리 유닛(140)을 형성할 수도 있다.
또 다른 실시예들에서, 제1 전극 물질층, 예비 스위칭 물질층, 제2 전극 물질층, 가변 저항 물질층, 및 제3 전극 물질층을 순차적으로 형성하고, 가변 저항 물질층, 및 제3 전극 물질층을 먼저 패터닝하여 가변 저항 메모리 유닛(140)을 우선 형성하고, 이후에 제1 전극 물질층, 예비 스위칭 물질층, 제2 전극 물질층을 패터닝하여 스위칭 유닛(130)을 형성할 수도 있다. 선택적으로, 스위칭 유닛(130)을 형성하기 전에 가변 저항 메모리 유닛(140)의 측벽에 라이너(도시 생략)을 형성하기 위한 공정이 더 수행될 수도 있다.
또 다른 실시예들에서, 제1 전극 물질층, 예비 스위칭 물질층, 제2 전극 물질층, 가변 저항 물질층, 및 제3 전극 물질층을 순차적으로 형성하고, 상기 물질층들을 Y 방향으로 연장되는 라인 형상으로 먼저 패터닝하고, 이후 상기 물질층들을 X 방향으로 패터닝하여 복수의 아일랜드 형상을 갖도록 형성할 수도 있다.
도 24a 및 도 24b를 참조하면, 스위칭 유닛(130)과 가변 저항 메모리 유닛(140) 상에 절연 물질을 형성하고, 가변 저항 메모리 유닛(140)의 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하거나 에치백하여 제2 절연층(152)을 형성할 수 있다.
이후, 제2 절연층(152) 상에 제2 도전층(도시 생략)을 형성하고 상기 제2 도전층을 패터닝하여 복수의 제2 도전 라인(160, BL)을 형성할 수 있다.
도 25a 내지 도 27b는 예시적인 실시예들에 따른 메모리 장치(100A)의 제조 방법을 나타내는 단면도들이다.
도 25a 및 도 25b를 참조하면, 하부 절연층(112) 상에 제1 도전층(120L)을 형성하고, 제1 도전층(120L) 상에 제2 마스크층(320)을 형성할 수 있다. 제2 마스크층(320)은 제1 방향(X 방향)으로 연장되는 제1 개구부(320H1)와, 제2 방향(Y 방향)으로 연장되는 제2 개구부(320H2)를 포함할 수 있다.
도 26a 및 도 26b를 참조하면, 제2 마스크층(320)을 식각 마스크로 사용하여 제1 도전층(120L)을 패터닝하여 복수의 제1 도전 라인(120, WL)을 형성할 수 있다. 특히 제2 개구부(320H2)에 대응되는 제1 도전층(120L) 부분이 함께 제거되어 개구부(WLH)가 형성됨에 따라 복수의 제1 도전 라인(120, WL) 각각은 제1 도전 라인 메인 영역(WL_M)과 제1 도전 라인 에지 영역(WL_E1)으로 분리될 수 있다.
도 27a 및 도 27b를 참조하면, 복수의 제1 도전 라인(120, WL) 상에 개구부(WLH)를 절연 물질로 채우고, 복수의 제1 도전 라인(120, WL)의 상면이 노출될 때까지 상기 절연 물질 상부를 평탄화하거나 에치백하여 제1 라인 분리 절연층(WIL1A)과 제1 절연층(122A)을 형성할 수 있다. 복수의 제1 도전 라인(120, WL) 사이의 공간과 개구부(WLH)가 서로 연통됨에 따라 제1 라인 분리 절연층(WIL1A)과 제1 절연층(122A)은 연속된 하나의 물질층으로 형성될 수 있다. 즉, 제1 라인 분리 절연층(WIL1A)과 제1 절연층(122A)은 일체로 형성될 수 있다.
이후, 도 23a 내지 도 24b를 참조로 설명한 공정들을 수행하여, 메모리 장치(100A)를 형성할 수 있다.
도 28a 내지 도 31b는 예시적인 실시예들에 따른 메모리 장치(100C)의 제조 방법을 나타내는 단면도들이다.
도 28a 및 도 28b를 참조하면, 하부 절연층(112) 상에 제1 도전층(120L), 제1 물질층 스택(130S), 및 제2 물질층 스택(140S)을 순차적으로 형성할 수 있다. 제1 물질층 스택(130S)은 제1 전극 물질층(132L), 예비 스위칭 물질층(134L), 제2 전극 물질층(136L)을 포함하고, 제2 물질층 스택(140S)은 가변 저항 물질층(142L) 및 제3 전극 물질층(144L)을 포함할 수 있다.
이후, 제2 물질층 스택(140S) 상에 제3 마스크층(330)을 형성할 수 있다. 제3 마스크층(330)은 제1 방향(X 방향)으로 연장되는 제1 개구부(330H1) 및 제2 방향(Y 방향)으로 연장되는 제2 개구부(330H2)를 포함할 수 있다.
도 29a 및 도 29b를 참조하면, 제3 마스크층(330)을 식각 마스크로 사용하여 제1 도전층(120L), 제1 물질층 스택(130S), 및 제2 물질층 스택(140S)을 순차적으로 패터닝할 수 있다. 이때 복수의 제1 도전 라인(120, WL)이 형성될 수 있고, 제2 개구부(330H2)와 오버랩되는 위치에 개구부(WLH)가 형성될 수 있다.
이후, 복수의 제1 도전 라인(120, WL), 제1 물질층 스택(130S), 및 제2 물질층 스택(140S)이 제거된 공간을 채우는 제1 절연층(122B)을 형성할 수 있다
도 30a 및 도 30b를 참조하면, 제2 물질층 스택(140S) 및 제1 절연층(122B) 상에 제2 도전층(160L)을 형성하고, 제2 도전층(160L) 상에 제4 마스크층(340)을 형성할 수 있다. 제4 마스크층(340)은 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다.
이후, 제4 마스크층(340)을 식각 마스크로 사용하여, 제2 도전층(160L), 제1 물질층 스택(130S), 및 제2 물질층 스택(140S)을 패터닝하여 복수의 제2 도전 라인(160, BL), 스위칭 유닛(130), 및 가변 저항 메모리 유닛(140)이 형성될 수 있다. 이 때 제4 마스크층(340)에 의해 커버되지 않는 제2 도전층(160L) 부분이 제거되고, 개구부(WLH) 내에 형성된 제1 절연층(122B)의 일부분 또한 함께 제거되어 제1 라인 분리 절연층(WILC)이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 메모리 장치 120: 제1 도전 라인
130: 스위칭 유닛 140: 가변 저항 메모리 유닛
160: 제2 도전 라인 WIL: 제1 라인 분리 절연층
WL_M: 제1 도전 라인 메인 영역 WL_E1, WL_E2: 제1 도전 라인 에지 영역

Claims (20)

  1. 메모리 셀 영역과 더미 셀 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인;
    상기 기판 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인; 및
    복수의 제1 도전 라인과 복수의 제2 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀을 포함하고,
    상기 복수의 제1 도전 라인 각각은,
    상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과,
    상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 도전 라인 메인 영역과 상기 제1 도전 라인 에지 영역은 상기 제1 방향을 따라 일직선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 도전 라인과 동일한 수직 레벨에서, 상기 제1 도전 라인 메인 영역과 상기 제1 도전 라인 에지 영역 사이에 배치되며, 상기 제2 방향으로 연장되는 제1 라인 분리 절연층을 더 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 도전 라인 사이에 배치되는 제1 절연층을 더 포함하고,
    상기 제1 절연층은 상기 제1 라인 분리 절연층의 상면과 동일한 레벨에 배치되는 상면을 가지며,
    상기 제1 절연층은 상기 제1 라인 분리 절연층과 일체로 형성되는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서,
    상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 에지 영역과 상기 제2 도전 라인의 교차 지점에 형성되는 복수의 제1 더미 메모리 셀;
    상기 더미 셀 영역에 배치되며, 상기 제1 라인 분리 절연층 상에서 상기 제2 방향으로 이격되어 배치되는 복수의 제2 더미 메모리 셀을 더 포함하는 메모리 장치.
  6. 제3항에 있어서,
    상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 에지 영역과 상기 제2 도전 라인의 교차 지점에 형성되는 복수의 제1 더미 메모리 셀을 더 포함하고,
    상기 제1 라인 분리 절연층은 상기 복수의 제1 더미 메모리 셀의 상면과 동일한 레벨의 상면을 갖는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 제2 도전 라인 중 상기 제1 라인 분리 절연층과 오버랩되는 제2 도전 라인은 상기 제1 라인 분리 절연층의 상면 상에 직접 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 라인 분리 절연층은 상부 폭이 하부 폭보다 더 작은 것을 특징으로 하는 메모리 장치.
  9. 제3항에 있어서,
    상기 복수의 제1 도전 라인은 상기 기판의 상면으로부터 제1 수직 레벨에 배치되고,
    상기 제1 라인 분리 절연층은 상기 제1 수직 레벨에 배치되고,
    상기 복수의 제2 도전 라인은 상기 기판의 상면으로부터 상기 제1 수직 레벨보다 더 높은 제2 수직 레벨에 배치되는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 복수의 메모리 셀 각각의 상기 스위칭 유닛은,
    상기 복수의 제1 도전 라인 상에 순차적으로 배치된 제1 전극, 스위칭 물질층, 및 제2 전극을 포함하고,
    상기 복수의 메모리 셀 각각의 가변 저항 메모리 유닛은.
    상기 제2 전극 상에 순차적으로 배치된 가변 저항 메모리층 및 제3 전극을 포함하고,
    상기 스위칭 물질층은 오보닉 문턱 스위칭(Ovonic threshold switching, OTS) 물질을 포함하는 것을 특징으로 하는 메모리 장치.
  11. 메모리 셀 영역과 더미 셀 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인;
    상기 복수의 제1 도전 라인 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인;
    복수의 제1 도전 라인과 복수의 제2 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀; 및
    상기 더미 셀 영역에서 상기 제2 방향으로 연장되고, 상기 복수의 제1 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제1 라인 분리 절연층을 포함하고,
    상기 복수의 제1 도전 라인 각각은,
    상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과,
    상기 더미 셀 영역에 배치되며, 상기 제1 라인 분리 절연층을 사이에 두고 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 도전 라인 에지 영역과 복수의 제2 도전 라인의 교차 지점에서 형성되며, 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 제1 더미 메모리 셀; 및
    상기 제1 라인 분리 절연층 상에서 상기 제2 방향으로 이격되어 배치되며, 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 제2 더미 메모리 셀을 더 포함하는 메모리 장치.
  13. 제11항에 있어서,
    상기 복수의 제2 도전 라인은 상기 제1 방향을 따라 제1 피치로 배치되고,
    상기 제1 라인 분리 절연층은 상기 제1 방향을 따라 제1 폭을 가지며, 상기 제1 폭은 상기 제1 피치의 100% 내지 300%인 것을 특징으로 하는 메모리 장치.
  14. 제11항에 있어서,
    상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 복수의 제3 도전 라인;
    상기 복수의 제2 도전 라인과 상기 복수의 제3 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀; 및
    상기 더미 셀 영역에서 상기 제1 방향으로 연장되고, 상기 복수의 제2 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제2 라인 분리 절연층을 더 포함하는 메모리 장치.
  15. 제11항에 있어서,
    상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 복수의 제3 도전 라인;
    상기 복수의 제3 도전 라인 상에서 상기 제2 방향으로 연장되는 복수의 제4 도전 라인;
    상기 복수의 제3 도전 라인과 상기 복수의 제4 도전 라인의 교차 지점에서 형성되며 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀; 및
    상기 더미 셀 영역에서 상기 제2 방향으로 연장되고, 상기 복수의 제3 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제2 라인 분리 절연층을 더 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 라인 분리 절연층은 상기 제1 라인 분리 절연층과 수직 오버랩되는 것을 특징으로 하는 메모리 장치.
  17. 메모리 셀 영역과 더미 셀 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 도전 라인;
    상기 복수의 제1 도전 라인 상에서 제2 방향으로 연장되는 복수의 제2 도전 라인;
    상기 복수의 제2 도전 라인 상에서 상기 제1 방향으로 연장되는 복수의 제3 도전 라인;
    상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인의 교차 지점과, 상기 복수의 제2 도전 라인과 상기 복수의 제3 도전 라인의 교차 지점에서 형성되며, 각각이 스위칭 유닛과 가변 저항 메모리 유닛을 포함하는 복수의 메모리 셀;
    상기 더미 셀 영역에서 상기 제2 방향으로 연장되고, 상기 복수의 제1 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제1 도전 라인 분리 절연층; 및
    상기 더미 셀 영역에서 상기 제1 방향으로 연장되고, 상기 복수의 제2 도전 라인의 상면과 동일한 레벨에 배치되는 상면을 갖는 제2 도전 라인 분리 절연층을 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 복수의 제1 도전 라인 각각은,
    상기 메모리 셀 영역에 배치되는 제1 도전 라인 메인 영역과,
    상기 더미 셀 영역에 배치되며, 상기 제1 도전 라인 메인 영역과 이격되어 배치되는 제1 도전 라인 에지 영역을 포함하고,
    상기 복수의 제2 도전 라인 각각은,
    상기 메모리 셀 영역에 배치되는 제2 도전 라인 메인 영역과,
    상기 더미 셀 영역에 배치되며, 상기 제2 도전 라인 메인 영역과 이격되어 배치되는 제2 도전 라인 에지 영역을 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 도전 라인 메인 영역과 상기 제1 도전 라인 에지 영역은 상기 제1 방향을 따라 일직선 상에 배치되고,
    상기 제2 도전 라인 메인 영역과 상기 제2 도전 라인 에지 영역은 상기 제2 방향을 따라 일직선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  20. 제18항에 있어서,
    상기 제1 도전 라인 에지 영역과 복수의 제2 도전 라인의 교차 지점에서 형성되는 복수의 제1 더미 메모리 셀;
    상기 제1 라인 분리 절연층과 이에 대응되는 제2 도전 라인 사이에서 상기 제2 방향으로 이격되어 배치되는 복수의 제2 더미 메모리 셀;
    상기 제2 도전 라인 에지 영역과 복수의 제3 도전 라인의 교차 지점에서 형성되는 복수의 제3 더미 메모리 셀; 및
    상기 제2 라인 분리 절연층과 이에 대응되는 제3 도전 라인 사이에서 상기 제1 방향으로 이격되어 배치되는 복수의 제4 더미 메모리 셀을 더 포함하는 메모리 장치.
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