KR20170098587A - 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 기술적 사상은 메모리 소자의 제조시, 특히 메모리 셀의 패터닝할 때에 발생할 수 있는 불량을 최소화하여 신뢰성 있는 메모리 소자 및 그 제조방법을 제공한다. 그 제조방법은 메모리 셀들(130)이 제1 전극 라인들과 제2 전극 라인들과 별도로 형성됨으로써, 메모리 셀들이 제1 전극 라인들 및/또는 제2 전극 라인들과 함께 형성됨으로써, 발생할 수 있는 문제점들을 해결할 수 있다. 또한, 제2 전극 라인들이 다마신 공정으로 형성됨으로써, 메모리 셀들 상의 절연층이 과도하게 CMP 되거나 CMP가 부족하여 발생할 수 있는 문제들을 해결할 수 있다.
Description
본 발명의 기술적 사상은 메모리 소자 및 그 제조 방법에 관한 것으로, 특히, 크로스 포인트(cross point) 적층 구조를 갖는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 적층 구조의 메모리 소자가 제안되고 있다. 그러나 크로스 포인트 적층 구조의 메모리 소자의 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 상기 메모리 소자를 구성하는 모든 층들의 사이즈가 함께 감소하고 있다. 그러나 상기 메모리 소자의 사이즈가 감소하면서, 상기 메모리 소자를 제조하는 과정에서 다양한 불량들이 발생할 수 있고, 그러한 불량들은 상기 메모리 소자의 신뢰성을 떨어뜨리고, 또한, 양산성을 감소시키는 원인으로 작용할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 소자의 제조시, 특히 메모리 셀의 패터닝할 때에 발생할 수 있는 불량을 최소화하여 신뢰성 있는 메모리 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층; 상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및 상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고, 상기 제1 메모리 셀들 각각은, 상방 또는 하방으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며, 상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 제1 절연층이 배치되고, 상기 제1 메모리 셀들 사이에 제2 절연층이 배치되며, 상기 제2 전극 라인들 사이에 상기 제2 방향으로 연장하는 제3 절연층이 배치되며, 상기 제2 절연층의 상면은 상기 제2 전극 라인들 사이에서 오목한 부분을 갖는, 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 제2 절연층은 상기 제2 전극 라인들의 양 측면 하부 부분을 덮을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 전극 라인들은 상면에 제1 리세스를 가지며, 상기 제2 방향을 따라 배치된 상기 제1 메모리 셀들의 사이에 대응하여, 상기 제1 절연층은 상면에 제2 리세스를 가지며, 상기 제2 절연층은 상기 제1 리세스와 상기 제2 리세스를 채울 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀들 각각은 상기 제1 전극 라인에 콘택하는 제1 전극층, 및 상기 제2 전극 라인에 콘택하는 제2 전극층 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀들 각각은 상기 제2 전극 라인에 콘택하는 제2 전극층을 포함하고, 상기 중간 전극층 및 상기 제2 전극층 중 적어도 하나는 상기 가변 저항층에 콘택하는 가열부(heating unit)를 포함하며, 상기 가열부는 카본 계열의 도전 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 소자는, 상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층; 및 상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고, 상기 제3 전극 라인층의 상기 제1 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제2 전극 라인들을 구비한 적어도 하나의 제1 상부 전극 라인층; 대응하는 상기 제1 상부 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제1 전극 라인들을 구비한 적어도 하나의 제2 상부 전극 라인층; 및 상기 제1 상부 전극 라인층과 상기 제2 상부 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 각각 복수의 메모리 셀들을 구비한 적어도 2개의 상부 메모리 셀층;을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 저항층은, GeSbTe, InSbTe, 및 BiSbTe 중 적어도 하나를 포함하거나 GeTe와 SbTe이 반복 적층된 초격자(super lattice) 구조를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택 소자층은 OTS 소자로 형성되고, 상기 OTS 소자는 비소(As)를 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 셀레늄(Se), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함하거나, 셀레늄(Se)을 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 비소(As), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인층 하부의 상기 기판 상에 집적 회로층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택 소자층은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 소자, 다이오드, 및 트랜지스터 중 어느 하나로 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층; 상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및 상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고, 상기 제1 메모리 셀들 각각은, 상방 또는 하방으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하되, 상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 제1 메모리 셀들 사이에 단위 메모리 셀을 구분시키는 셀 절연층이 배치되고, 상기 제2 전극 라인들 사이에 상기 제2 방향으로 연장하는 상부 절연층이 배치되며, 상기 셀 절연층의 상면은 상기 제2 전극 라인들 사이에서 오목한 부분을 갖는, 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 하부 절연층이 배치되고, 상기 제1 전극 라인들은 상기 하부 절연층의 상면에 대해 리세스 된 구조를 가지며, 상기 선택 소자층이 상부로 갈수록 넓어지는 측면 경사를 가지되, 상기 하부 절연층들 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 하부 절연층이 배치되고, 상기 하부 절연층 상에 몰드(mold) 절연층이 배치되며, 상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 상기 몰드 절연층들 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 선택 소자층이 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 선택 소자층은 상기 제1 방향으로 연장하는 구조 또는 단위 메모리 셀마다 분리된 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 저항층이 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 가변 저항층은 단위 메모리 셀마다 분리된 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀들 각각은 상기 제1 전극 라인에 콘택하는 제1 전극층을 포함하고, 상기 제1 전극층은 상기 제1 방향으로 연장하는 구조 또는 단위 메모리 셀마다 분리된 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 가지며, 상기 셀 절연층은 상기 제2 전극 라인들의 양 측면 하부 부분을 덮을 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 소자는, 상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층; 및 상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고, 상기 제3 전극 라인층의 상기 제1 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제2 전극 라인들을 구비한 적어도 하나의 제1 상부 전극 라인층; 대응하는 상기 제1 상부 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제1 전극 라인들을 구비한 적어도 하나의 제2 상부 전극 라인층; 및 상기 제1 상부 전극 라인층과 상기 제2 상부 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 각각 복수의 메모리 셀들을 구비한 적어도 2개의 상부 메모리 셀층;을 포함할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 제1 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계; 상기 제1 전극 라인층과 상기 제1 절연층 상에 상방 또는 하방으로 예비 선택 소자층, 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체를 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계; 상기 제1 메모리 셀들 사이를 채우고 상기 제1 메모리 셀들의 상면을 덮는 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 제3 절연층을 형성하고, 상기 제3 절연층을 패터닝하여 상기 제2 방향으로 연장하고 서로 이격되며, 상기 제1 메모리 셀들의 상면을 노출시키는 복수의 트렌치들을 형성하는 단계; 상기 트렌치들을 도전 물질로 채워 상기 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고, 상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된, 메모리 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계에서, 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 아일랜드형(island type) 마스크 패턴을 이용하여 상기 제1 적층 구조체를 식각하여 상기 제1 메모리 셀층을 형성하거나, 또는 상기 제1 방향으로 연장하고 상기 제2 방향으로 서로 이격된 제1 라인 마스크 패턴을 이용하여 상기 제1 적층 구조체를 제1 식각하고, 상기 식각된 부분을 갭필-절연층으로 채우고 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 제2 라인 마스크 패턴을 이용하여 남은 상기 제1 적층 구조체를 제2 식각하여 상기 제1 메모리 셀층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연층을 형성하는 단계에서, 상기 제2 절연층의 상면은 상기 제1 메모리 셀들의 상면 상에서 볼록하고, 상기 제1 메모리 셀들 사이에서 오목한 구조를 가지며, 상기 트렌치들을 형성하는 단계에서, 상기 제2 절연층이 상기 트렌치의 양 측면 하부 부분에 노출되며, 상기 제2 전극 라인층을 형성하는 단계에서, 상기 제2 전극 라인들의 양 측면 하부 부분이 상기 제2 절연층에 의해 덮일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 적층 구조체는, 상기 제1 전극 라인층에 콘택하는 예비 제1 전극층, 및 상기 제2 전극 라인층에 콘택하는 예비 제2 전극층 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 라인들은 다마신 또는 양각 식각 공정을 통해 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인층을 형성하는 단계 이후에, 상기 제2 전극 라인층과 상기 제3 절연층 상에 상방 또는 하방으로 상기 예비 선택 소자층, 상기 예비 중간 전극층, 및 상기 예비 가변 저항층을 포함하는 제2 적층 구조체를 형성하는 단계; 상기 제2 적층 구조체를 패터닝하여, 상기 제2 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 상기 제2 메모리 셀들 사이를 채우고 상기 제2 메모리 셀들의 상면을 덮는 제4 절연층을 형성하는 단계; 상기 제4 절연층 상에 제5 절연층을 형성하고, 상기 제5 절연층에 상기 제1 방향으로 연장하고 서로 이격되며 상기 제2 메모리 셀들의 상면을 노출시키는 복수의 상부 트렌치들을 형성하는 단계; 및 상기 상부 트렌치들을 도전 물질로 채워 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하고, 상기 제2 메모리 셀들은 상기 제2 전극 라인들과 상기 제3 전극 라인층의 상기 제1 전극 라인들이 교차하는 부분들에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층과 상기 제5 절연층 상에, 상기 제1 전극 라인층을 형성하는 단계 내지 상기 제3 전극 라인층을 형성하는 단계를 반복하여, 적어도 2개의 상부 메모리 셀층을 형성할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 하부 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계; 상기 제1 전극 라인들 상에 배치되고, 각각 상방 또는 하방으로 선택 소자층, 중간 전극층, 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계; 상기 제1 메모리 셀들 사이를 채우고 상기 제1 메모리 셀들의 상면을 덮는 셀 절연층을 형성하는 단계; 상기 셀 절연층 상에 상부 절연층을 형성하고, 상기 상부 절연층을 패터닝하여 상기 제2 방향으로 연장하고 서로 이격되며, 상기 제1 메모리 셀들의 상면을 노출시키는 복수의 트렌치들을 형성하는 단계; 상기 트렌치들을 도전 물질로 채워 상기 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고, 상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 다마신 공정으로 형성하는, 메모리 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계는, 상기 제1 도전 라인들의 상부 부분을 리세스하여 상기 제1 방향으로 연장하고 서로 이격된 복수의 하부 트렌치들을 형성하는 단계; 상기 하부 트렌치들을 채우고 상기 제1 방향으로 연장하며 서로 이격된 복수의 상기 선택 소자층들을 형성하는 단계; 상기 선택 소자층들과 상기 하부 절연층 상에 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및 상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층 및 상기 가변 전극층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계는, 상기 제1 도전 라인층과 상기 하부 절연층 상에 몰드 절연층을 형성하는 단계; 상기 몰드 절연층을 패터닝하여 상기 제1 도전 라인들의 상면을 노출시키고 상기 제1 방향으로 연장하고 서로 이격된 복수의 하부 트렌치들을 형성하는 단계; 상기 하부 트렌치들을 채우고 상기 제1 방향으로 연장하고 서로 이격된 복수의 상기 선택 소자층들을 형성하는 단계; 상기 선택 소자층들과 상기 몰드 절연층 상에 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및 상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층 및 상기 가변 전극층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메모리 셀층을 형성하는 단계는, 상기 제1 도전 라인층과 상기 하부 절연층 상에 몰드 절연층을 형성하는 단계; 상기 몰드 절연층을 패터닝하여 상기 제1 도전 라인들의 상면을 노출시키고 상기 제1 방향 및 제2 방향으로 서로 이격된 복수의 홀들을 형성하는 단계; 상기 홀들을 채우고 상기 제1 방향 및 제2 방향으로 서로 이격된 복수의 상기 선택 소자층들 또는 가변 저항층들을 형성하는 단계; 상기 선택 소자층들 또는 상기 가변 저항층들과 상기 몰드 절연층 상에 예비 중간 전극층과 예비 가변 저항층 또는 예비 선택 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및 상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 또는 상기 가변 저항층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층과 상기 가변 전극층 또는 상기 선택 소자층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 라인층을 형성하는 단계 이후에, 상기 제2 전극 라인층 상에 배치되고, 각각 상방 또는 하방으로 선택 소자층, 중간 전극층, 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제2 메모리 셀층을 형성하는 단계; 상기 제2 메모리 셀들 사이를 채우고 상기 제2 메모리 셀들의 상면을 덮는 상층 셀 절연층을 형성하는 단계; 상기 상층 셀 절연층 상에 상층 상부 절연층을 형성하고, 상기 상층 상부 절연층에 상기 제1 방향으로 연장하고 서로 이격되며 상기 제2 메모리 셀들의 상면을 노출시키는 복수의 상부 트렌치들을 형성하는 단계; 및 상기 상부 트렌치들을 도전 물질로 채워 상기 제1 전극 라인들을 구비한 제3 전극 라인층을 형성하는 단계;를 포함하고, 상기 제2 메모리 셀들은 상기 제2 전극 라인들과 상기 제3 전극 라인층의 상기 제1 전극 라인들이 교차하는 부분들에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 전극 라인층 상에, 상기 제1 전극 라인층을 형성하는 단계 내지 상기 제3 전극 라인층을 형성하는 단계를 반복하여, 적어도 2개의 상부 메모리 셀층을 형성할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자 및 그 제조방법은, 메모리 셀들(130)이 제1 전극 라인들과 제2 전극 라인들과 별도로 형성됨으로써, 메모리 셀들이 제1 전극 라인들 및/또는 제2 전극 라인들과 함께 형성됨으로써, 발생할 수 있는 문제점들을 해결할 수 있다. 또한, 제2 전극 라인들이 다마신 공정으로 형성됨으로써, 메모리 셀들 상의 절연층이 과도하게 CMP 되거나 CMP가 부족하여 발생할 수 있는 문제들을 해결할 수 있다.
또한, 본 발명의 기술적 사상에 의한 메모리 소자 및 그 제조방법은, 메모리 셀들의 불량이나 오염이 방지되고, 제2 절연층의 과도 CMP나 부족 CMP에 의해 발생할 수 있는 문제들이 해결됨으로써, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 대한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 3은 도 2의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 4는 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 나타내는 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 5 내지 도 14b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 3의 단면도에 대응한다.
도 15는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 16은 도 15의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다.
도 17a 및 도 17b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 16의 단면도에 대응한다.
도 18은 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 19는 도 18의 3X-3X' 및 3Y-3Y' 부분을 절단하여 보여주는 단면도이다.
도 20a 내지 도 20d는 본 발명의 일 실시예에 따른 도 2의 메모리 소자의 제조 과정을 개략적으로 보여주는 사시도이다.
도 21a 내지 도 21k는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 16의 단면도에 대응한다.
도 22a 내지 도 22d는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 23a 내지 도 23f는 본 발명의 일 실시예에 따른 도 9의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다.
도 24a 내지 도 24c는 본 발명의 일 실시예에 따른 도 10의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다.
도 25는 본 발명의 일 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 26은 본 발명의 일 실시예에 따른 메모리 카드 시스템에 대한 블록 구성도이다.
도 27은 본 발명의 일 실시예에 따른 메모리 모듈에 대한 블록 구성도이다.
도 28 및 29는 본 발명의 일 실시예들에 따른 컴퓨터 시스템에 대한 블록 구성도들이다.
도 2는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 3은 도 2의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 4는 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 나타내는 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 5 내지 도 14b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 3의 단면도에 대응한다.
도 15는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 16은 도 15의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다.
도 17a 및 도 17b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 16의 단면도에 대응한다.
도 18은 일 실시예에 따른 메모리 소자에 대한 사시도이다.
도 19는 도 18의 3X-3X' 및 3Y-3Y' 부분을 절단하여 보여주는 단면도이다.
도 20a 내지 도 20d는 본 발명의 일 실시예에 따른 도 2의 메모리 소자의 제조 과정을 개략적으로 보여주는 사시도이다.
도 21a 내지 도 21k는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 16의 단면도에 대응한다.
도 22a 내지 도 22d는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 23a 내지 도 23f는 본 발명의 일 실시예에 따른 도 9의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다.
도 24a 내지 도 24c는 본 발명의 일 실시예에 따른 도 10의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다.
도 25는 본 발명의 일 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 26은 본 발명의 일 실시예에 따른 메모리 카드 시스템에 대한 블록 구성도이다.
도 27은 본 발명의 일 실시예에 따른 메모리 모듈에 대한 블록 구성도이다.
도 28 및 29는 본 발명의 일 실시예들에 따른 컴퓨터 시스템에 대한 블록 구성도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 대한 등가 회로도이다.
도 1을 참조하면, 메모리 소자(100)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 소자(100)는 상부 워드 라인(WL21, WL22) 및 하부 워드 라인(WL11, WL12) 각각과 제3 방향으로 이격되어, 제2 방향을 따라 연장되는 공통 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 및 제2 메모리 셀(MC1, MC2)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)과의 사이 및 공통 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)과의 사이에 각각 배치될 수 있다. 구체적으로, 제1 메모리 셀(MC1)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 또한, 제2 메모리 셀(MC2)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 한편, 선택 소자층(SW)은 스위칭 소자층 또는 억세스 소자층으로 명명될 수도 있다.
제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 예컨대, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(MC1)에서, 선택 소자층(SW)은 하부 워드 라인(WL11)에 전기적으로 연결되고, 가변 저항층(ME)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(MC2)에서, 가변 저항층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되고, 선택 소자층(SW)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다.
그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 도 1에 도시된 것과는 달리, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각에서 선택 소자층(SW)과 가변 저항층(ME)의 위치가 바꿀 수 있다. 또한, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 공통 비트 라인(BL1, BL2, BL3, BL4)을 중심으로 대칭인 구조로 배치될 수 있다. 예컨대, 제1 메모리 셀(MC1)에서 가변 저항층(ME)이 하부 워드 라인(WL11)에 연결되고 선택 소자층(SW)이 공통 비트 라인(BL1)과 연결되며, 제2 메모리 셀(MC2)에서 가변 저항층(ME)이 상부 워드 라인(WL21)에 연결되고 선택 소자층(SW)이 공통 비트 라인(BL2)에 연결됨으로써, 공통 비트 라인(BL1)을 중심으로 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)이 서로 대칭으로 배치될 수도 있다.
이하에서는 메모리 소자(100)의 구동 방법에 대하여 간단히 설명한다.
예컨대, 워드 라인(WL11, WL12, WL21, WL22)과 공통 비트 라인(BL1, BL2, BL3, BL4)을 통해 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC1, MC2)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예컨대, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC1, MC2)은 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC1, MC2)은 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있고, 또한 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "셋(set) 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋(reset) 동작"이라 칭할 수 있다. 그러나 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레스 될 수 있고, 워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍할 수 있다. 또한, 공통 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC1, MC2)의 가변 저항층의 저항값에 따른 정보, 즉 프로그래밍 된 정보를 판독할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 3은 도 2의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다. 한편, 도 3은 X 방향과 Y 방향으로 조금 확장하여 절연층들이 외곽에 나타나도록 도시하고 있다.
도 2 및 도 3을 참조하면, 메모리 소자(100)는 기판(101) 상에 제1 전극 라인층(110L), 제2 전극 라인층(120L), 및 메모리 셀층(MCL)을 포함할 수 있다.
도시된 바와 같이, 기판(101) 상에는 층간 절연층(105)이 배치될 수 있다. 층간 절연층(105)은 실리콘산화물과 같은 산화물 또는 실리콘질화물과 같은 질화물로 형성될 수 있고, 제1 전극 라인층(110L)을 기판(101)으로부터 전기적으로 분리하는 역할을 할 수 있다. 본 실시예의 메모리 소자(100)에서, 기판(101) 상에 층간 절연층(105)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 메모리 소자(100)에서, 기판(101) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀들이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 참고로, 기판 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀들이 배치되는 구조를 COP(Cell On Peri) 구조라고 한다.
제1 전극 라인층(110L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함할 수 있다. 제2 전극 라인층(120L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120)을 포함할 수 있다. 메모리 소자의 구동 측면에서, 제1 전극 라인들(110)은 워드 라인들에 해당하고, 제2 전극 라인들(120)은 비트 라인들에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)이 비트 라인들에 해당하고, 제2 전극 라인들(120)이 워드 라인들에 해당할 수도 있다.
제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 다마신(Damascene) 구조를 가질 수 있다. 또한, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 메모리 셀들(130)과 별도의 공정을 통해 형성될 수 있다. 제1 전극 라인들(110), 및 제2 전극 라인들(120)이 다마신 구조로 형성됨에 따라, 도시된 바와 같이, 제1 전극 라인들(110), 및 제2 전극 라인들(120)은 하부로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 예컨대, 제1 전극 라인들(110)의 하부 부분은 제1 하부 폭(Wb1)을 가지며, 상부 부분은 제1 상부 폭(Wu1)을 가질 수 있다. 또한, 제2 전극 라인들(120)의 하부 부분은 제1 폭(W1)을 가지며, 상부 부분은 제2 폭(W2)을 가질 수 있다. 도시된 바와 같이, 제1 하부 폭(Wb1)은 제1 상부 폭(Wu1)보다 작고, 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다.
참고로, 일반적으로 반도체 소자에서 구조물들은 양각 식각 또는 다마신 공정으로 형성될 수 있는데, 양각 식각 공정으로 형성되는 경우, 하부가 상부보다 넓은 구조를 가지며, 다마신 공정으로 형성되는 경우에는 상부가 하부보다 넓은 구조를 가질 수 있다. 한편, 다마신 공정으로 어떤 구조물이 형성된 경우에, 해당 구조물은 다마신 구조를 갖는다고 말할 수 있다.
구체적으로 설명하면, 양각 식각 공정의 경우에, 요구되는 구조물을 구성하는 물질층을 먼저 형성하고, 마스크 패턴을 이용하여 상기 물질층을 건식 식각(dry etch) 등으로 식각함으로써, 상기 구조물을 형성하게 된다. 식각 공정의 특성상 상부가 많이 식각되고 하부가 적게 식각되므로, 양각 식각으로 형성되는 상기 구조물은 일반적으로 하부가 상부보다 넓은 구조를 가질 수 있다. 이에 반해, 다마신 공정의 경우에, 요구되는 구조물을 구성하는 물질층 대신 먼저 절연층 또는 희생층을 형성하고, 마스크 패턴을 이용하여 상기 절연층 또는 희생층을 식각하여 트렌치를 형성한다. 이후, 상기 트렌치에 상기 물질층을 채움으로써, 상기 구조물을 형성한다. 이러한 다마신 공정의 경우, 식각에 의해 제거되는 부분에 상기 트렌치가 형성되므로, 상기 트렌치는 상부가 하부보다 넓은 구조를 갖는다. 따라서, 그러한 트렌치를 채워 형성된 상기 구조물 역시 상부가 하부보다 넓은 구조를 가가질 수 있다.
한편, 양각 식각 또는 다마신 공정에서, 식각을 정밀하게 제어하여 상기 구조물의 측면이 거의 기판(101)의 상면에 수직이 되도록 상기 물질층을 식각함으로써, 상기 구조물의 상부와 하부의 넓이 차이가 거의 없도록 할 수 있다. 따라서, 다마신 공정에서의 식각을 정밀하게 제어함으로써, 본 실시예의 메모리 소자(100)에서도, 제1 전극 라인들(110)과 제2 전극 라인들(120)의 측면이 기판(101)의 상면에 거의 수직이 되도록 형성될 수 있다. 다만, 도 2 및 도 3에서, 제1 전극 라인들(110)과 제2 전극 라인들(120)이 다마신 공정으로 형성된다는 점을 강조하기 위하여 측면 경사가 부각되도록 도시되고 있다. 제1 전극 라인들(110)과 제2 전극 라인들(120)의 형성 방법에 대해서는 도 20a 내지 도 24f의 설명 부분에서 좀더 상세히 설명한다.
한편, 제1 전극 라인들(110) 각각의 상면에는 제1 방향(X 방향)을 따라 배치된 메모리 셀들(130) 사이에 대응하여 복수의 제1 리세스들(R1)이 형성될 수 있다. 도시된 바와 같이 제1 리세스들(R1)은 메모리 셀들(130)에 사이에 배치된 제2 절연층(144)의 하부 부분에 의해 채워질 수 있다. 이러한 제1 리세스들(R1)은 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 제1 전극 라인들(110)의 상부 일부가 과도 식각에 의해 제거됨으로써, 형성될 수 있다. 물론, 식각을 정밀하게 제어함으로써, 제1 리세스들(R1)이 거의 형성되지 않도록 할 수도 있다.
메모리 셀층(MCL)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 메모리 셀들(130, 도 1에서 MC1)을 포함할 수 있다. 도시된 바와 같이 제1 전극 라인들(110)과 제2 전극 라인들(120)은 서로 교차할 수 있다. 메모리 셀들(130)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120)이 교차하는 부분들에 배치될 수 있다.
메모리 셀들(130)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 물론, 메모리 셀들(130)의 구조가 사각기둥 형태에 한하는 것은 아니다. 예컨대, 메모리 셀들(130)은 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다. 또한, 형성 방법에 따라 메모리 셀들(130)은 하부가 상부보다 넓은 구조, 또는 상부가 하부보다 넓은 구조를 가질 수 있다. 본 실시예의 메모리 소자(100)에서, 메모리 셀들(130)은 기본적으로 하부가 상부보다 넓은 구조를 가질 수 있다. 예컨대, 메모리 셀들(130)은 양각 식각 공정을 통해 형성될 수 있다. 물론, 양각 식각 공정에서, 식각을 정밀하게 제어함으로써, 메모리 셀들(130)의 측면이 기판(101)의 상면에 거의 수직이 되도록 형성될 수 있다. 메모리 셀들(130)의 형성 방법에 대해서는 도 20a 내지 도 24f의 설명 부분에서 좀더 상세히 설명한다.
메모리 셀들(130)은 각각 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137), 및 상부 전극층(139)을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(137, 도 1에서 ME)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(137)은 가변 저항층(137)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항층(137)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(137)은 주기율표의 Ⅵ족으로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 Ⅲ, Ⅳ 또는 Ⅴ족으로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항층(137)은 Ge-Sb-Te(GST)를 포함할 수 있다. 여기서 사용되는 하이픈(-) 표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(137)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(137)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(137)을 이루는 각 원소는 다양한 화학적 조성비(stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(137)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 정보 보유력(data retention)이 조절될 수 있다.
가변 저항층(137)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항층(137)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(137)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(137)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(137)의 정보 보유력 특성을 향상시킬 수 있다.
가변 저항층(137)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 상기 배리어층은 복수의 층들 간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.
또한, 가변 저항층(137)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(137)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
지금까지 가변 저항층(137)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(100)의 가변 저항층(137)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(137)이 전이 금속 산화물(transition metal oxide)을 포함하는 경우, 메모리 소자(100)는 ReRAM(Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(137)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(137) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(137)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(137)은 높은 저항값을 가질 수 있다. 이러한 가변 저항층(137)의 저항값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.
가변 저항층(137)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예컨대, 상기 전이 금속 산화물은 Ta2O5 -x, ZrO2 -x, TiO2-x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 가변 저항층(137)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM(Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(137)의 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반평행한 경우, 가변 저항층(137)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어층은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
선택 소자층(133, 도 1에서 SW)은 전류의 흐름을 제어할 수 있는 전류 조정층일 수 있다. 선택 소자층(133)은 선택 소자층(133) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 선택 소자층(133)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. OTS 물질층을 기반으로 하는 선택 소자층(133)의 기능을 간단히 설명하면, 선택 소자층(133)에 문턱 전압(Vt)보다 작은 전압이 인가될 때 선택 소자층(133)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 선택 소자층(133)에 문턱 전압(Vt)보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 선택 소자층(133)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(133)은 고저항 상태로 변화될 수 있다. 선택 소자층(133)의 OTS 특성은 차후, 도 4의 설명 부분에서 좀더 상세히 설명한다.
선택 소자층(133)은 OTS 물질층로서 칼코게나이드 물질을 포함할 수 있다. 대표적인 칼코케나이드 물질은 주기율표의 Ⅵ족으로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 Ⅲ, Ⅳ 또는 Ⅴ족으로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 황(S), 셀레늄(Se), 및 텔레륨(Te)이 선택 소자층(133)에 포함될 수 있는 가장 일반적인 칼코겐 원소들이다. 칼코겐 원소들은 2가 결합(divalent bonding) 및 고립 전자쌍(lone pair electron)의 존재를 특징으로 한다. 2가 결합은 칼코게나이드 물질을 형성하기 위하여 칼코겐 원소들을 결합시켜 사슬 및 고리 구조의 형성을 이끌고, 고립 전자쌍은 전도성 필라멘트를 형성하기 위한 전자 소스를 제공한다. 예컨대, 알루미늄(Al), 갈륨(Ga), 인듐(In), 저머늄(Ge), 주석(Sn), 실리콘(Si), 인(P), 비소(As) 및 안티몬(Sb)과 같은 3가 및 4가 개질제들은 칼코겐 원소의 사슬 및 고리 구조에 들어가 칼코게나이드 물질의 구조적 강성을 결정하고, 결정화 또는 다른 구조적 재배열을 할 수 있는 능력에 따라 칼코게나이드 물질을 스위칭 물질과 상변화 물질로 분류한다.
일부 실시예들에서, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(143-1)의 조성물은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다.
또한, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(133)의 조성물은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다.
더 나아가, 선택 소자층(133)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예컨대, 선택 소자층(133)의 조성물은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 선택 소자층(133)은 OTS 물질층에 한정되는 것은 아니다. 예컨대, 선택 소자층(133)은 OTS 물질층에 한정되지 않고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 선택 소자층(133)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
하부 전극층(131), 중간 전극층(135), 및 상부 전극층(139)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예컨대, 하부 전극층(131), 중간 전극층(135), 및 상부 전극층(139) 중 적어도 하나는 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 하부 전극층(131), 중간 전극층(135), 및 상부 전극층(139) 중 적어도 하나는 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 하부 전극층(131), 중간 전극층(135), 및 상부 전극층(139) 중 적어도 하나는 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 중간 전극층(135)과 상부 전극층(139) 중 적어도 하나는 가변 저항층(137)에 콘택하는 가열부를 포함할 수 있다. 상기 가열부는 중간 전극층(135) 및/또는 상부 전극층(139) 자체를 구성할 수 있다. 상기 가열부가 중간 전극층(135) 및/또는 상부 전극층(139)을 구성하는 경우, 상기 가열부는 중간 전극층(135) 및/또는 상부 전극층(139)의 일부 또는 전부를 구성할 수 있다. 예컨대, 중간 전극층(135) 및/또는 상부 전극층(139)이 형성될 때, 가변 저항층(137)에 콘택하는 부분으로 불순물들, 예컨대 탄소를 도핑하여 일부가 상기 가열부로 기능하도록 할 수 있다.
한편, 상기 가열부는 별도의 층으로서, 전극 기능의 전극부에 적층된 구조로 중간 전극층(135) 및/또는 상부 전극층(139)에 포함될 수 있다. 중간 전극층(135) 또는 상부 전극층(139)이 상기 가열부와 상기 전극부를 포함하는 구조에 대해서는 도 5 내지 도 7의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 메모리 소자(100)에서, 상기 중간 전극층(135) 및/또는 상부 전극층(139)에 포함된 상기 가열부는 셋 또는 리셋 동작에서 가변 저항층(137)을 가열하는 기능을 할 수 있다. 이러한 상기 가열부는 가변 저항층(137)과 반응하지 않으면서, 가변 저항층(137)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 일부 실시예들에서, 상기 가열부는 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 카본(C), 실리콘 카바이드(SiC), 실리콘 카본 질화물(SiCN), 카본 질화물(CN), 티타늄 카본 질화물(TiCN), 탄탈륨 카본 질화물(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 이루어질 수 있다. 그러나 상기 가열부의 재질이 상기 물질들에 한정되는 것은 아니다.
한편, 도시하지는 않았지만, 메모리 셀들(130)의 측면을 둘러싸는 스페이서가 형성될 수 있다. 상기 스페이서는 메모리 셀들(130)의 측면을 둘러쌈으로써, 메모리 셀들(130), 특히 가변 저항층(137) 및/또는 선택 소자층(133)을 보호하는 기능을 할 수 있다. 예컨대, 상기 스페이서는 후속 공정, 예컨대 세정 공정이나 금속층 패터닝 공정 중에 메모리 셀들(130)이 오염되거나 불필요하게 식각 되는 것을 방지할 수 있다. 이러한 상기 스페이서는 메모리 셀들(130)을 보호할 수 있는 물질들, 예컨대, 실리콘옥사이드(SiO2)나 알루미늄옥사이드(Al2O3)와 같은 산화물, 실리콘나이트라이드(Si3N4)와 같은 질화물, 또는 실리콘옥시나이트라이드와 같은 산화질화물로 형성될 수 있다. 또한, 상기 스페이서는 열적 및 플라즈마 증착 기술을 포함한 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)와 같은 적절한 컨포멀(conformal) 증착 기술로 형성될 수 있다.
제1 전극 라인들(110) 사이에는 제1 절연층(142)이 배치되고, 메모리 셀층(MCL)의 메모리 셀들(130) 사이에는 제2 절연층(144)이 배치될 수 있다. 또한, 제2 전극 라인들(120) 사이에는 제3 절연층(145)이 배치될 수 있다.
제1 절연층(142)은 제1 전극 라인들(110) 사이에서 제1 방향(X 방향)으로 연장하는 구조로 형성되고 제1 전극 라인들(110)에 대응하여 복수 개 형성될 수 있다. 제1 절연층들(142) 각각의 상면에는 제2 방향(Y 방향)을 따라 배치된 메모리 셀들(130) 사이에 대응하여 제2 리세스(R2)가 형성될 수 있다. 제2 리세스(R2)는 메모리 셀들(130) 사이에 배치된 제2 절연층(144)의 하부 부분에 의해 채워질 수 있다. 이러한 제2 리세스(R2)는 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 제1 절연층(142)의 상부 일부가 과도 식각에 의해 제거됨으로써, 형성될 수 있다. 한편, 메모리 셀들(130)을 양각 식각 공정으로 형성할 때, 식각되는 층은 제2 절연층(144)일 수 있다. 따라서, 일반적으로 금속층인 제1 전극 라인들(110)에 형성되는 제1 리세스(R1)보다는 제1 절연층(142)에 형성되는 제2 리세스(R2)가 더 깊게 형성될 수 있다.
한편, 경우에 따라, 제1 절연층(142)과 제2 절연층(144)은 동일한 물질로 형성될 수 있다. 그러한 경우에는 제1 절연층(142)과 제2 절연층(144)이 구별되지 않아, 제2 리세스(R2)는 개념상으로만 존재할 수 있다.
제2 절연층(144)은 메모리 셀들(130) 사이에 배치되어 메모리 셀들(130)을 서로 전기적으로 분리하는 기능을 할 수 있다. 메모리 셀들(130)이 제1 방향 및 제2 방향으로 서로 이격되도록 제2 절연층(144)이 배치됨에 따라, 제2 절연층(144)은 전체가 하나로 연결된 일체형 구조를 가질 수 있다.
도시된 바와 같아. 제2 절연층(144)은 제2 전극 라인들(120)의 양 측면 하부 부분을 감싸는 구조를 가질 수 있다. 제2 절연층(144)이 제2 전극 라인들(120)의 양 측면 하부 부분을 감싸는 구조에 기인하여, 제2 전극 라인들(120) 사이의 제2 절연층(144)의 상면에는 오목부(A)가 형성될 수 있다. 이러한 오목부(A)는 제2 전극 라인들(120)이 연장하는 제2 방향(Y 방향)으로 연장할 수 있다. 또한, 도시되지는 않았지만, 오목부(A)는 제2 전극 라인들(120) 사이에서 연장하는 구조를 가질 수 있다. 좀더 명확하게 말하면, 오목부(A)는 인접하는 4개의 메모리 셀들(130) 사이의 중앙 부분에서 가장 깊이 들어간 구조를 가질 수 있다.
오목부(A)를 갖는 제2 절연층(144)의 상면 구조는 제2 전극 라인들(120)을 다마신 구조로 형성함에 기인할 수 있다. 다시 말해서, 제2 전극 라인들(120)이 다마신 구조로 형성됨에 따라, 제2 절연층(144)에 대해 CMP(Chemical Mechanical Polishing) 등의 평탄화 공정이 불필요하여, 제2 전극 라인들(120)이 형성된 부분을 제외하고 제2 절연층(144)은 초기 형태를 유지할 수 있기 때문이다. 제2 절연층(144)의 상면 구조를 형성하는 과정에 대해서는 도 20a 내지 도 24f의 설명 부분에서 좀더 상세히 설명한다.
제3 절연층(145)은 제2 전극 라인들(120) 사이에서 제2 방향(Y 방향)으로 연장하는 구조로 형성되고 제2 전극 라인들(120)에 대응하여 복수 개 형성될 수 있다. 제3 절연층(145)이 제2 절연층(144) 상에 형성되므로, 제2 절연층(144)의 오목부(A)는 제3 절연층(145)의 하부 부분이 채울 수 있다.
제1 절연층 내지 제3 절연층(142, 144, 145)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 절연층 내지 제3 절연층(142, 144, 145)은 예컨대, 산화물 또는 질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제2 절연층(144)을 대신하여, 메모리 셀들(130) 사이에 에어갭들(미도시)이 형성될 수 있다. 에어갭들이 형성되는 경우, 상기 에어갭들과 메모리 셀들(130) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수 있다. 또한, 상기 절연 라이너의 상부 구조에 제2 절연층(144)의 상부 구조에 대응하는 오목부가 형성될 수 있다.
본 실시예의 메모리 소자(100)에는, 제1 전극 라인들(110)과 제2 전극 라인들(120)이 메모리 셀들(130)과 별도의 공정을 통해 형성됨에 따라, 불량이나 오염이 최소화된 메모리 셀들(130)이 형성될 수 있다. 또한, 본 실시예의 메모리 소자(100)에서는, 제2 전극 라인들(120)이 다마신 구조로 형성됨에 따라, 메모리 셀들(130) 상에 제2 절연층(144)이 유지되어 메모리 셀들(130)이 보호되고, 또한, 제2 절연층(144)이 과도하게 CMP 되거나 CMP가 부족하여 발생할 수 있는 문제들이 해결될 수 있다. 결과적으로, 본 실시예의 메모리 소자(100)는, 메모리 셀들(130)의 불량이나 오염이 방지되고, 제2 절연층(144)의 과도 CMP나 부족 CMP에 의해 발생할 수 있는 문제들이 해결됨으로써, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
도 4는 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 나타내는 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 4를 참조하면, 제1 곡선(61)은 선택 소자층에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, 선택 소자층은 제1 전압 레벨(63)의 문턱 전압(Vt)을 갖는 스위칭 소자로 작용할 수 있다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vt)(즉, 제1 전압 레벨(63))에 도달할 때까지 선택 소자층에는 거의 전류가 흐르지 않을 수 있다. 그러나 전압이 문턱 전압(Vt)을 초과하자마자, 선택 소자층에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)(또는 포화 전압(Vs))까지 감소하게 된다.
제2 곡선(62)은 선택 소자층에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자층에 흐르는 전류가 제1 전류 레벨(66)보다 커짐에 따라 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)보다 약간 증가할 수 있다. 예를 들어, 선택 소자층에 흐르는 전류가 제1 전류 레벨(66)로부터 제2 전류 레벨(67)까지 상당히 증가하는 동안 선택 소자층에 인가되는 전압은 제2 전압 레벨(64)로부터 미미하게 증가할 수 있다. 즉, 선택 소자층을 통해 전류가 일단 흐르게 되면, 선택 소자층에 인가되는 전압은 포화 전압(Vs)(즉, 제2 전압 레벨(64))으로 거의 유지될 수 있다. 만약, 전류가 유지 전류 레벨(즉, 제1 전류 레벨(66)) 이하로 감소하게 되면, 선택 소자층은 다시 저항 상태로 전환되어, 전압이 문턱 전압(Vt)까지 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 5 내지 도 14b는 본 발명의 일 실시예들에 따른 메모리 소자들에 대한 단면도들로서, 도 3의 단면도에 대응한다. 도 2 및 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 메모리 소자(100a)는 메모리 셀들(130a)의 중간 전극층(135')이 전극부(135e)와 가열부(135h)를 포함한다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 즉, 본 실시예의 메모리 소자(100a)에서, 중간 전극층(135')은 전극 기능의 전극부(135e)의 박막 상에 가열 기능의 가열부(135h)의 박막이 적층된 구조를 포함할 수 있다. 가열부(135h)는 가변 저항층(137)에 콘택하고, 전극부(135e)는 가열부(135h)와 선택 소자층(133) 사이에 배치될 수 있다. 전극부(135e)와 가열부(135h)의 재질이나 기능 등은 도 2 및 도 3의 설명 부분에서 설명한 바와 같다.
일반적으로, 선택 소자층(133)이 OTS 특성을 기반으로 할 때, 선택 소자층(133)은 비정질 상태의 칼코게나이드 물질을 포함할 수 있다. 그러나 3차원(3D) 크로스-포인트 적층 구조의 메모리 소자(100)의 다운 스케일링 경향에 따라 가변 저항층(137), 선택 소자층(133), 하부 전극층(131), 중간 전극층(135'), 상부 전극층(139)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다. 따라서, 메모리 소자(100)의 구동 과정에서, 중간 전극층(135')의 가열부(135h)가 발열하여 가변 저항층(137)을 상변화 시킬 때 이에 인접하게 배치되는 선택 소자층(133)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 중간 전극층(135')의 가열부(135h)로부터의 열에 의해 선택 소자층(133)이 부분적으로 결정화되는 등의 선택 소자층(133)의 열화 및 손상이 발생할 수 있다.
본 실시예의 메모리 소자(100a)에서, 중간 전극층(135')은 가변 저항층(137)에 콘택하는 가열부(135h)를 포함하고, 또한 중간 전극층(135')은 가열부(135h)와 선택 소자층(133) 사이에 배치되는 전극부(135e)를 포함할 수 있다. 한편, 가열부(135h)의 열이 선택 소자층(133)에 전달되지 않도록 전극부(135e)는 두껍게 형성될 수 있다. 따라서, 도시된 바와 달리, 상기 열 차단 기능을 위해 전극부(135e)는 하부 전극층(131) 또는 상부 전극층(139)보다는 두껍게 형성될 수 있다. 예컨대, 전극부(135e)는 10 내지 100 ㎚ 정도의 두께를 가질 수 있다. 그러나 전극부(135e)의 두께가 상기 수치에 한정되는 것은 아니다.
본 실시예의 메모리 소자(100a)에서, 중간 전극층(135')은 열 차단 기능을 위해 적어도 하나의 열적 배리어(Thermal Barrier) 박막을 포함할 수 있다. 중간 전극층(135')이 2개 이상의 열적 배리어 박막을 포함하는 경우에, 중간 전극층(135')은 가열부(135h) 하부에 상기 열적 배리어 박막과 전극부(135e) 박막이 번갈아 적층된 구조를 가질 수 있다.
도 6을 참조하면, 본 실시예의 메모리 소자(100b)는 메모리 셀들(130b)의 상부 전극층(139')이 전극부(139e)와 가열부(139h)를 포함한다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 즉, 본 실시예의 메모리 소자(100b)에서, 중간 전극층(139')은 제2 전극 라인들(120)에 콘택하는 전극부(139e)와 가변 저항층(137)에 콘택하는 가열부(139h)를 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100b)와 같이, 상부 전극층(139')이 가열부(139h)를 포함하는 경우, 선택 소자층(133)과의 사이에 중간 전극층(135)과 가변 저항층(137)이 배치되므로, 가열부(139h)로부터의 열 전달이 크게 문제되지 않을 수 있다. 그에 따라, 본 실시예의 메모리 소자(100b)에서, 전극부(139e)는 생략되고 가열부(139h)가 상부 전극층(139')을 구성할 수 있다. 그러나 후속 공정, 예컨대 세정 공정이나 금속층 패터닝 공정 중에 가열부(139h) 및/또는 가변 저항층(137)이 오염되거나 불필요하게 식각 되는 것을 방지하는 측면에서, 가열부(139h)와 별도로 전극부(139e)가 형성되어 상부 전극층(139)에 포함될 수 있다. 한편, 열 전달 차단을 위해 여전히 중간 전극층(135)은 두껍게 형성되거나 적어도 하나의 열적 배리어 박막을 포함할 수 있다.
도 7을 참조하면, 본 실시예의 메모리 소자(100c)는, 메모리 셀들(130c)에서 선택 소자층(133)과 가변 저항층(137)의 위치가 바뀌어 배치된다는 점에서, 도 5의 메모리 소자(100a)와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100c)의 메모리 셀들(130c)에서, 하부 전극층(131) 상에 가변 저항층(137), 중간 전극층(135"), 선택 소자층(133) 및 상부 전극층(139)이 순차적으로 적층될 수 있다.
중간 전극층(135")은 도 5의 메모리 소자(100a)와 비슷하게 전극부(135e)와 가열부(135h)를 포함할 수 있다. 그러나 가변 저항층(137)이 중간 전극층(135")의 하부에 배치됨에 따라, 중간 전극층(135")은 가열부(135h)가 하부에 배치되고, 전극부(135e)가 상부에 배치되는 구조를 가질 수 있다.
본 실시예의 메모리 소자(100c)에서, 중간 전극층(135")이 전극부(135e)와 가열부(135h)를 포함하고 있지만, 본 실시예의 메모리 소자(100c)에서, 메모리 셀(130c)의 구조가 그에 한정되는 것은 아니다. 예컨대, 중간 전극층이 단일층으로 형성되고, 대신 하부 전극층이 전극부와 가열부를 포함하는 구조를 가질 수 있다. 또한, 도 3의 메모리 소자와 같이, 하부 전극층(131) 및 중간 전극층(135") 중 적어도 하나가 가열부를 포함하되 별도의 가열부 박막은 형성되지 않는 구조를 가질 수도 있다. 더 나아가, 열 전달 차단을 위해 여전히 중간 전극층(135") 또는 전극부(135e)은 두껍게 형성되거나 적어도 하나의 열적 배리어 박막을 포함할 수 있다.
도 8을 참조하면, 본 실시예의 메모리 소자(100d)는, 제1 전극 라인들(110a)이 하부로 갈수록 넓어지거나 또는 상부와 하부가 거의 동일한 폭을 갖는다는 점에서, 도 3의 메모리 소자(100)와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100d)에서, 제1 전극 라인들(110a)은 양각 식각 공정을 통해 형성될 수 있다.
구체적으로 설명하면, 도 3의 메모리 소자(100)에서, 제1 전극 라인들(110)은 다마신 공정으로 형성되어 상부가 하부보다 넓은 구조를 가질 수 있다. 그에 반해, 본 실시예의 메모리 소자(100d)의 제1 전극 라인들(110a)은 양각 식각 공정을 통해 형성되고, 그에 따라, 상부가 하부보다 좁은 구조를 가질 수 있다. 예컨대, 제1 전극 라인들(110a)의 하부 부분이 제2 하부 폭(Wb2)을 가질 때, 상부 부분은 제2 하부 폭(Wb2)보다 좁은 제2 상부 폭(Wu2)을 가질 수 있다. 물론, 양각 식각 공정에서 식각을 정밀하게 조절하여 제1 전극 라인들(110a)의 측면이 기판(101)의 상면에 실질적으로 수직하게 형성함으로써, 제2 하부 폭(Wb2)과 제2 상부 폭(Wu2)을 실질적으로 동일하게 할 수 있다.
제1 전극 라인들(110a) 사이에는 제1 방향(X 방향)으로 연장하는 제1 절연층(142a)이 배치되는데, 제1 절연층(142a)의 측면은 제1 전극 라인들(110a)과 반대 경사를 가질 수 있다. 따라서, 제1 절연층(142a)은 하부로 갈수록 좁아지는 구조를 가질 수 있다. 한편, 제1 전극 라인들(110a)의 상면에는 제1 리세스(R1)가 형성되고 제1 절연층(142a)의 상면에는 제2 리세스(R2)가 형성될 수 있다.
도 9를 참조하면, 본 실시예의 메모리 소자(100e)는, 메모리 셀들(130d)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 갖는다는 점에서, 지금까지의 실시예들의 메모리 소자들(100, 100a ~ 100d)과는 전혀 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100e)의 메모리 셀들(130d)에서, 하부 전극층(131a)과 선택 소자층(133a)은 상부로 갈수록 넓어지는 구조를 가지며, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)은 상부로 갈수록 좁아지는 구조를 가질 수 있다. 이러한 메모리 셀들(130d)의 구조는 하부 전극층(131a)과 선택 소자층(133a)은 다마신 공정으로 형성되고, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)은 양각 식각 공정을 통해 형성된다는 점에서 기인할 수 있다.
다른 실시예들의 메모리 소자들(100, 100a ~ 100d)과 달리, 본 실시예의 메모리 소자(100e)에서는 하부 전극층(131a)과 선택 소자층(133a)이 제1 절연층(142) 사이에 배치될 수 있다. 그에 따라, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139) 부분만이 제2 절연층(144a) 사이에 배치될 수 있다. 따라서, 하부 전극층(131a)과 선택 소자층(133a)의 두께만큼 제2 절연층(144a)의 두께가 감소할 수 있다. 결과적으로, 본 실시예의 메모리 소자(100e)는 다른 실시예들의 메모리 소자들(100, 100a ~ 100d)에 비해 하부 전극층(131a)과 선택 소자층(133a)의 두께만큼 높이가 감소할 수 있다. 따라서, 본 실시예의 메모리 소자(100e)는 3차원 크로스-포인트 적층 구조의 메모리 소자를 구현할 때, 집적도 측면에서 매우 유리한 구조를 제공할 수 있다.
또한, 본 실시예의 메모리 소자(100e)에서는 하부 전극층(131a)과 선택 소자층(133a)은 제1 전극 라인들(110b)과 유사하게 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 서로 이격된 구조를 가질 수 있다. 이는 제1 전극 라인들(110b)의 상부 일부가 제거되어 형성된 트렌치 부분에 하부 전극층(131a)과 선택 소자층(133a)이 형성된다는 점에서 기인할 수 있다. 덧붙여, 하부 전극층(131a)과 선택 소자층(133a)은 제1 전극 라인들(110b)과 같이 일방향으로 연장되는 구조를 갖더라고 메모리 셀들(130d)의 동작에는 전혀 문제가 없을 수 있다. 다시 말해서, 메모리 셀들(130d)은 가변 저항층들(137)만 서로 이격되면 메모리 소자로서 전혀 문제가 없을 수 있다.
한편, 하부 전극층(131a)과 선택 소자층(133a)이 다마신 공정으로 형성됨에 따라, 제1 전극 라인들(110b)의 상면에는 리세스가 형성되지 않을 수 있다. 한편, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139) 부분은 여전히 양각 식각 공정을 통해 형성되므로, 제1 절연층(142)의 상면에는 제2 리세스(R2)가 형성될 수 있다. 덧붙여, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139) 부분을 양각 식각할 때, 선택 소자층(133a)의 상면에 리세스가 발생할 수도 있다. 다만, 식각 공정을 정밀히 제어하여 선택 소자층(133a)의 상면의 리세스 발생을 최소화할 수 있다. 예컨대, 선택 소자층(133a)에 대해 식각 선택비가 큰 재질로 제2 절연층(144a)을 형성하고 적절한 에천트(etchant)를 선택하여 식각함으로써, 식각 공정에서 선택 소자층(133a)의 식각을 최소화할 수 있다. 한편, 선택 소자층(133a)의 균일한 두께는 선택 소자층(133a)의 전기적 특성, 예컨대 문턱 전압(Vt) 특성을 균일하게 하는 데에 기여할 수 있다. 따라서, 메모리 소자(100e)의 산포를 개선하는데 기여할 수 있다.
본 실시예의 메모리 소자(100e)를 형성하는 방법에 대해서는 도 23a 내지 도 23f의 설명 부분에서 좀더 상세히 설명한다.
도 10을 참조하면, 본 실시예의 메모리 소자(100f)는, 메모리 셀들(130e)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 갖는다는 점에서, 도 9의 메모리 소자(100e)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100f)는 하부 전극층(131b)과 선택 소자층(133b)이 제1 절연층(142) 사이에 형성되지 않고 별도의 몰드 절연층(142m) 사이에 형성된다는 점에서, 도 9의 메모리 소자(100e)와 다를 수 있다.
구체적으로, 본 실시예의 메모리 소자(100f)의 메모리 셀들(130e)에서, 하부 전극층(131b)과 선택 소자층(133b)은 상부로 갈수록 넓어지는 구조를 가지며, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)은 상부로 갈수록 좁아지는 구조를 가질 수 있다. 또한, 하부 전극층(131b)과 선택 소자층(133b)은 다마신 공정으로 형성되고, 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)은 양각 식각 공정을 통해 형성될 수 있다. 다만, 하부 전극층(131b)과 선택 소자층(133b)이 제1 절연층(142) 상의 별도의 몰드 절연층(142m) 사이에 형성됨에 따라, 본 실시예의 메모리 소자(100f)의 높이는 도 9의 메모리 소자(100e)보다는 클 수 있다. 예컨대, 본 실시예의 메모리 소자(100f)의 높이는 메모리 셀들(130, 130a ~ 130c) 전체를 양각 식각으로 형성하는 실시예들의 메모리 소자들(100, 100a ~ 100d)과 실질적으로 동일할 수 있다.
한편, 몰드 절연층(142m) 상면에 제2 리세스(R'2)가 형성될 수 있다. 이러한 제2 리세스(R'2)는 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139) 부분을 양각 식각할 때 형성될 수 있다. 하부 전극층(131b)과 선택 소자층(133b)이 별도의 몰드 절연층(142m)을 이용하여 형성됨에 따라, 제1 전극 라인들(110)과 제1 절연층(142)에는 리세스가 형성되지 않을 수 있다. 다만, 몰드 절연층(142m)에 트렌치가 형성될 때, 노출된 제1 전극 라인들(110)의 상면 일부가 식각되어 미세한 리세스가 형성될 수도 있다. 덧붙여, 제1 절연층(142)과 몰드 절연층(142m)은 동일한 물질로 형성될 수 있다. 그러한 경우에는 제1 절연층(142)과 몰드 절연층(142m) 서로 구별되지 않아 하나의 절연층으로 간주될 수 있다.
본 실시예의 메모리 소자(100f)를 형성하는 방법에 대해서는 도 24a 내지 도 24c의 설명 부분에서 좀더 상세히 설명한다.
도 11을 참조하면, 본 실시예의 메모리 소자(100g)는, 메모리 셀들(130f)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 가지며, 또한 몰드 절연층(142m)이 이용된다는 점에서, 도 10의 메모리 소자(100f)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100g)는 하부 전극층(131c)과 선택 소자층(133c)이 제2 방향(Y 방향)뿐만이 아니라 제1 방향(X 방향)으로도 서로 이격되도록 형성된다는 점에서, 도 10의 메모리 소자(100f)와 다를 수 있다.
예컨대, 도 10의 메모리 소자(100f)에서, 하부 전극층(131b)과 선택 소자층(133b)은 제1 전극 라인들(110)과 같이 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 서로 이격된 구조를 가질 수 있다. 그에 반해, 본 실시예의 메모리 소자(100g)에서는 하부 전극층(131c)과 선택 소자층(133c)은 제1 방향과 제2 방향으로 서로 이격된 구조를 가질 수 있다. 이러한 구조적인 차이는, 몰드 절연층(142m)에 패터닝을 할 때 어떤 형태로 하느냐에 기인할 수 있다. 예컨대, 몰드 절연층(142m)에 제1 전극 라인들(110)과 같은 라인 형태로 트렌치가 형성되고, 그러한 라인 형태의 트렌치를 채워 하부 전극층과 선택 소자층이 형성되면, 도 10의 메모리 소자(100f)의 메모리 셀들(130e)의 구조가 형성될 수 있다. 반면에, 제1 방향과 제2 방향으로 서로 이격된 아일랜드(island) 형태로 홀들이 형성되고, 그러한 아일랜드 형태의 홀들을 채워 하부 전극층과 선택 소자층이 형성되면, 본 실시예의 메모리 소자(100g)의 메모리 셀들(130f)의 구조가 형성될 수 있다.
도 12를 참조하면, 본 실시예의 메모리 소자(100h)는, 메모리 셀들(130g)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 가지며, 또한 몰드 절연층(142m)이 이용된다는 점에서, 도 11의 메모리 소자(100g)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100h)는 가변 저항층(137a)과 선택 소자층(133d)의 위치가 바뀌어 배치된다는 점에서, 도 11의 메모리 소자(100g)와 다를 수 있다. 예컨대, 본 실시예의 메모리 소자(100h)의 메모리 셀들(130g)의 구조에서, 하부 전극층(131c)과 가변 저항층(137a)이 다마신 공정으로 형성되어 하부 부분에 배치되고, 중간 전극층(135), 선택 소자층(133d) 및 상부 전극층(139)은 양각 식각 공정으로 형성되어 상부 부분에 배치될 수 있다.
덧붙여, 본 실시예의 메모리 소자(100h)의 메모리 셀들(130g)의 구조에서, 하부 전극층(131c)과 가변 저항층(137a)은 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격된 구조로 형성될 수 있다. 전술한 바와 같이, 메모리 소자(100h)에서 가변 저항층(137a)이 하나의 단위 메모리 셀을 구성하기 위해서, 가변 저항층들(137a) 각각은 서로 전기적으로 절연되어야 한다. 한편, 본 실시예의 메모리 소자(100h)의 형성 방법은 가변 저항층(137a)이 선택 소자층(133d) 대신 다마신으로 형성된다는 점을 제외하고, 도 11의 메모리 소자(100g)의 형성 방법과 거의 차이가 없을 수 있다.
도 13a를 참조하면, 본 실시예의 메모리 소자(100i)는, 메모리 셀들(130h)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 가지며, 또한 몰드 절연층(142m)이 이용된다는 점에서, 도 10의 메모리 소자(100f)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100i)는 선택 소자층(133c)이 제2 방향(Y 방향)뿐만이 아니라 제1 방향(X 방향)으로도 서로 이격되도록 형성된다는 점에서, 도 10의 메모리 소자(100f)와 다를 수 있다. 다시 말해서, 하부 전극층(131b)은 제1 전극 라인들(110)과 같은 형태로 제1 방향으로 연장하는 구조로 형성되나, 선택 소자층(133c)은 제1 방향 및 제2 방향으로 서로 이격된 구조로 형성될 수 있다.
메모리 셀들(130h)에서 선택 소자층들(133c)이 각각 서로 분리된 구조로 형성됨으로써, 메모리 셀들(130i)의 전기적 특성이 균일하게 될 수 있다. 한편, 본 실시예의 메모리 소자(100i)는 2층의 몰드 절연층(142m)을 이용하여 형성될 수 있다. 예컨대, 얇은 제1 몰드 절연층을 이용하여 라인 형태의 제1 하부 전극층(131b)을 형성하고, 제2 몰드 절연층을 이용하여 아일랜드 형태의 선택 소자층(133c)을 형성할 수 있다. 또한, 다른 방법으로 하부 전극층(131b)은 양각 식각을 통해 형성하고, 이후 1층의 몰드 절연층을 이용하여 아일랜드 형태의 선택 소자층(133c)을 형성할 수도 있다.
도 13b를 참조하면, 본 실시예의 메모리 소자(100j)는, 메모리 셀들(130i)의 구조에서 하부 일부분은 상부로 갈수록 넓어지고 상부 일부분은 상부로 갈수록 좁아지는 구조를 가지며, 또한 몰드 절연층(142m)이 이용된다는 점에서, 도 12의 메모리 소자(100h)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(100j)는 하부 전극층(131b)이 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 이격된 구조를 갖는다는 점에서, 도 12의 메모리 소자(100h)와 다를 수 있다. 다시 말해서, 도 12의 메모리 소자(100h)에서는 하부 전극층(131c)과 가변 저항층(137a) 둘 다 제1 방향 및 제2 방향으로 서로 이격된 구조로 형성되나, 본 실시예의 메모리 소자(100j)에서는 가변 저항층(137a)만 제1 방향 및 제2 방향으로 서로 이격된 구조로 형성되고, 하부 전극층(131b)은 제1 전극 라인들(110)과 같은 형태로 제1 방향으로 연장하는 구조로 형성될 수 있다.
가변 저항층(137a)이 하부에 배치되는 경우에도, 각각이 서로 분리된 구조로 배치된다면, 하부 전극층(131b)이 일방향으로 연장되는 구조를 갖더라고 메모리 셀들(130i)의 동작에는 전혀 문제가 없을 수 있다. 본 실시예의 메모리 소자(100j)의 형성 방법은 가변 저항층(137a)이 선택 소자층(133d) 대신 다마신으로 형성된다는 점을 제외하고, 도 13a의 메모리 소자(100i)의 형성 방법과 거의 차이가 없을 수 있다.
도 14a 및 도 14b를 참조하면, 본 실시예의 메모리 소자(100k)는 기판(101) 상의 제1 레벨에 형성된 구동 회로 영역(DCR)과, 기판(101) 상의 제2 레벨에 형성된 메모리 셀 영역(MCR)을 포함할 수 있다. 여기서, "레벨"은 기판(101)으로부터 수직 방향(도 2에서 Z 방향)으로의 높이를 의미할 수 있다. 기판(101) 상에서 상기 제1 레벨이 상기 제2 레벨보다 기판(101)에 더 가까울 수 있다.
구동 회로 영역(DCR)은 메모리 셀 영역(MCR)의 메모리 셀들을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들로서, 앞서 도 2 및 도 3의 설명 부분에서 언급한 집적 회로층에 해당할 수 있다. 예컨대, 구동 회로 영역(DCR)에 배치되는 주변 회로들은 메모리 셀 영역(MCR)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예컨대, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
기판(101)에는 소자 분리막(102)에 의해 구동 회로용 활성 영역(AC)이 정의될 수 있다. 기판(101)의 활성 영역(AC) 위에는 구동 회로 영역(DCR)을 구성하는 복수의 트랜지스터들(TR)이 배치될 수 있다. 트랜지스터들(TR)은 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(103)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(103) 위에 식각 정지막(104)이 형성될 수 있다. 식각 정지막(104)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(104) 상에 복수의 하부 층간 절연층(172A, 172B, 172C)이 순차적으로 적층될 수 있다. 하부 층간 절연층(172A, 172B, 172C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(DCR)은 트랜지스터들(TR)에 전기적으로 연결되는 다층 배선 구조(170)을 포함할 수 있다. 다층 배선 구조(170)는 하부 층간 절연층(172A, 172B, 172C)에 의해 상호 절연될 수 있다.
다층 배선 구조(170)는 기판(101) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(176A), 제1 배선층(178A), 제2 콘택(176B), 및 제2 배선층(178B)을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선층(178A) 및 제2 배선층(178B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(178A) 및 제2 배선층(178B)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
본 실시예의 메모리 소자(100k)에서, 다층 배선 구조(170)가 제1 배선층(178A) 및 제2 배선층(178B)을 포함하는 2층의 배선 구조를 갖는 것으로 예시되었으나, 다층 배선 구조(170)가 그에 한정되는 것은 아니다. 예컨대, 구동 회로 영역(DCR)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(170)는 3층 이상의 다층 배선 구조를 가질 수 있다.
하부 층간 절연층(172A, 172B, 172C) 상에는 층간 절연층(105)이 형성될 수 있다. 메모리 셀 영역(MCR)은 층간 절연층(105) 상에 배치될 수 있다. 층간 절연층(105) 및 메모리 셀 영역(MCR) 영역은 도 2 및 도 3의 메모리 소자(100)에 대해 설명한 바와 같다. 예컨대, 메모리 셀 영역(MCR)은 제1 전극 라인층(110L), 메모리 셀층(MCL) 및 제2 전극 라인층(120L)을 포함할 수 있다. 물론, 메모리 셀 영역(MCR)에는 도 2 및 도 3의 메모리 소자(100)의 구조에 한하지 않고, 도 5 내지 도 13b의 메모리 소자(100a ~ 100j)의 구조가 채용될 수도 있다.
도시되지는 않았지만, 메모리 셀 어레이 영역(MCR)과 구동 회로 영역(DCR)과의 사이에 연결되는 배선 구조물(미도시)이 층간 절연층(105)을 관통하여 배치될 수 있다. 본 실시예의 메모리 소자(100k)의 경우, 구동 회로 영역(DCR) 상부에 메모리 셀 영역(MCR)이 배치되는 구조를 가짐에 따라, 메모리 소자의 집적도가 크게 향상될 수 있다.
지금까지 다양한 구조의 크로스-포인트 구조의 메모리 소자들이 예시되었지만, 본 발명의 기술적 사상이 그에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 메모리 셀들이 전극 라인들과 별도로 패터닝되고, 메모리 셀들의 상부에 배치되는 전극 라인들이 다마신 구조로 형성되어 메모리 셀들 사이의 절연층이 상기 전극 라인들의 양 측면 하부 부분을 감싸는 구조를 갖는 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 15는 본 발명의 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 16은 도 15의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다. 한편, 도 16은 X 방향과 Y 방향으로 조금 확장하여 절연층들이 외곽에 나타나도록 도시하고 있다. 도 2 및 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 본 실시예의 메모리 소자(200)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 가질 수 있다.
구체적으로 제1 전극 라인층(110L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함하고, 제2 전극 라인층(120L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120a)을 포함할 수 있다. 또한, 제3 전극 라인층(150L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제3 전극 라인들(150)을 포함할 수 있다. 한편, 제3 전극 라인들(150)은 제3 방향(Z 방향)의 위치만 다를 뿐, 연장 방향이나 배치 구조에서 제1 전극 라인들(110)과 실질적으로 동일할 수 있다. 따라서, 제3 전극 라인들(150)은 제3 전극 라인층(150L)의 제1 전극 라인들로 언급될 수도 있다.
메모리 소자의 구동 측면에서, 제1 전극 라인들(110)과 제3 전극 라인들(150)은 워드 라인들에 해당할 수 있고, 제2 전극 라인들(120a)은 비트 라인들에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)과 제3 전극 라인들(150)이 비트 라인들에 해당하고, 제2 전극 라인들(120a)이 워드 라인들에 해당할 수도 있다. 제1 전극 라인들(110)과 제3 전극 라인들(150)이 워드 라인들에 해당하는 경우에, 제1 전극 라인들(110)은 하부 워드 라인들에 해당하고, 제3 전극 라인들(150)은 상부 워드 라인들에 해당하며, 제2 전극 라인들(120a)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다.
제1 전극 라인들(110) 내지 제3 전극 라인들(150)의 재질은 도 2 및 도 3의 설명 부분에서, 제1 전극 라인들(110)과 제2 전극 라인들(120)에 대해 설명한 바와 같다. 또한, 제1 전극 라인들(110)의 구조는 도 2 및 도 3의 설명 부분에서, 제1 전극 라인들(110)에 대해 설명한 바와 같다. 제2 전극 라인들(120a)의 구조는 도 2 및 도 3의 메모리 소자(100)의 제2 전극 라인들(120)과 유사하나 상부로 제2 메모리 셀들(130-2)이 배치됨에 따라, 제2 방향(Y 방향)으로 배치된 제2 메모리 셀들(130-2) 사이에 대응하여 상면에 제3 리세스(R3)가 형성될 수 있다. 제3 리세스(R3)는 제2 메모리 셀들(130-2) 사이에 배치된 제4 절연층(146)의 하부 부분에 의해 채워질 수 있다.
제3 전극 라인들(150)은 다마신 구조로 형성되어 하부로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 또한, 제2 전극 라인들(120a)과 유사하게 제3 전극 라인들(150)은 양 측면 하부 부분은 제4 절연층(146)에 의해 덮일 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 복수의 제1 메모리 셀들(130-1, 도 1에서 MC1)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들(130-2, 도 1에서 MC2)을 포함할 수 있다. 도시된 바와 같이 제1 전극 라인들(110)과 제2 전극 라인들(120a)은 서로 교차하며, 제2 전극 라인들(120a)과 제3 전극 라인들(150)은 서로 교차할 수 있다. 제1 메모리 셀들(130-1)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120a)이 교차하는 부분들에 배치될 수 있다. 제2 메모리 셀들(130-2)은 제2 전극 라인층(120L)과 제3 전극 라인층(150L) 사이의 제2 전극 라인들(120a)과 제3 전극 라인들(150)이 교차하는 부분들에 배치될 수 있다.
제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 도 2 및 도 3의 메모리 소자(100)의 메모리 셀들(130)과 같이 사각기둥 형태의 필라 구조를 가질 수 있다. 물론, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 사각기둥에 한하지 않고, 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다. 또한, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 도시된 바와 같이, 하부가 상부보다 넓은 구조를 가질 수 있다. 예컨대, 제1 메모리 셀들(130-1)과 제2 메모리 셀들(130-2)은 양각 식각 공정을 통해 형성될 수 있다.
제1 메모리 셀들(130-1) 및 제2 메모리 셀들(130-2)은 각각 하부 전극층(131-1, 131-2), 선택 소자층(133-1, 133-2), 중간 전극층(135-1, 135-2), 가변 저항층(137-1, 137-2), 및 상부 전극층(139-1, 139-2)을 포함할 수 있다. 하부 전극층(131-1, 131-2), 선택 소자층(133-1, 133-2), 중간 전극층(135-1, 135-2), 가변 저항층(137-1, 137-2), 및 상부 전극층(139-1, 139-2)은, 도 2 및 도 3의 설명 부분에서, 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137), 및 상부 전극층(139)에 대해 설명한 바와 같다.
제1 전극 라인들(110) 사이에 제1 절연층(142)이 배치되고, 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(130-1) 사이에 제2 절연층(144)이 배치될 수 있다. 또한, 제2 전극 라인들(120a) 사이에는 제3 절연층(145a)이 배치되고, 제2 메모리 셀층(MCL2)의 제2 메모리 셀들(130-2) 사이에 제4 절연층(146)이 배치될 수 있다. 제3 전극 라인들(150) 사이에 제5 절연층(148)이 배치될 수 있다.
제1 절연층 내지 제5 절연층(142, 144, 145a, 146, 148)의 재질이나 기능 등은 도 2 및 도 3의 설명 부분에서 제1 절연층 내지 제3 절연층(142, 144, 145)에 대해 설명한 바와 같다. 또한, 제1 절연층 및 제2 절연층(142, 144)의 구조는 도 2 및 도 3의 설명 부분에서, 제1 절연층 및 제2 절연층(142, 144)에 대해 설명한 바와 같다. 제3 절연층(145a)의 구조는 도 2 및 도 3의 메모리 소자(100)의 제3 절연층(145)과 유사하나 상부로 제2 메모리 셀들(130-2)이 배치됨에 따라, 제1 방향(X 방향)으로 배치된 제2 메모리 셀들(130-2) 사이에 대응하여 상면에 제4 리세스(R4)가 형성될 수 있다. 제4 리세스(R4)는 제2 메모리 셀들(130-2)에 사이에 배치된 제4 절연층(146)의 하부 부분에 의해 채워질 수 있다.
제4 절연층(146)은 제2 메모리 셀들(130-2) 사이에 배치된다는 점을 제외하고 제2 절연층(144)과 거의 유사한 구조를 가질 수 있다. 예컨대, 제4 절연층(146)은 제3 전극 라인들(150)의 양 측면 하부 부분을 감싸는 구조를 가지며, 제2 전극 라인들(120) 사이의 제4 절연층(146)의 상면에는 오목부(B)가 형성될 수 있다. 오목부(B)는 제3 전극 라인들(150)이 연장하는 제1 방향(X 방향)으로 연장하고, 제3 전극 라인들(150) 사이에서도 연장하는 구조를 가질 수 있다. 또한, 오목부(B)는 인접하는 4개의 제2 메모리 셀들(130-2) 사이의 중앙 부분에서 가장 깊이 들어간 구조를 가질 수 있다. 제4 절연층(146)의 상면에 오목부(B)가 형성되는 이유는 도 2 및 도 3의 설명 부분에서 제2 절연층(144)의 오목부(A)에 대해 설명한 바와 같다.
제5 절연층(148)은 제3 전극 라인들(150) 사이에서 제1 방향(X 방향)으로 연장하는 구조로 형성되고 제3 전극 라인들(150)에 대응하여 복수 개 형성될 수 있다. 제5 절연층(148)이 제4 절연층(146) 상에 형성되므로, 제4 절연층(146)의 오목부(B)는 제5 절연층(148)의 하부 부분이 채울 수 있다.
한편, 제2 절연층(144) 및/또는 제4 절연층(146)을 대신하여, 제1 메모리 셀들(130-1) 및/또는 제1 메모리 셀들(130-1) 사이에 에어갭들(미도시)이 형성될 수 있다. 에어갭들이 형성되는 경우, 상기 에어갭들과 메모리 셀들(130-1, 130-2) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수 있다. 또한, 상기 절연 라이너의 상부 구조에 제2 절연층(144) 및/또는 제4 절연층(146)의 상부 구조에 대응하는 오목부(A, B)가 형성될 수 있다.
지금까지, 도 2 및 도 3의 메모리 소자(100)의 메모리 셀들(130)이 2층으로 적층된 구조를 설명하였지만, 본 실시예의 메모리 소자(200)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(200)는 도 5 내지 도 8의 메모리 소자(100a ~ 100d)의 메모리 셀들(130a ~130c)이 2층으로 적층된 구조로 형성될 수 있다.
본 실시예의 메모리 소자(200)는 제1 전극 라인들(110) 내지 제3 전극 라인들(150)이 메모리 셀들(130-1, 130-2)과 별도의 공정을 통해 형성됨에 따라, 메모리 셀들(130-1, 130-2)의 불량이나 오염이 방지될 수 있다. 또한, 본 실시예의 메모리 소자(200)는, 제2 전극 라인들(120a) 및 제3 전극 라인들(150)이 이 다마신 구조로 형성됨에 따라, 제1 메모리 셀들(130-1) 상에 제2 절연층(144)이 유지되고, 제2 메모리 셀들(130-2) 상에 제4 절연층(146)이 유지되어, 메모리 셀들(130-1, 130-2)이 보호되고, 또한, 제2 절연층(144) 및 제4 절연층(146)이 과도하게 CMP 되거나 CMP가 부족하여 발생할 수 있는 문제들이 해결될 수 있다. 결과적으로, 본 실시예의 메모리 소자(200)는 메모리 셀들(130-1, 130-2)의 불량이나 오염이 방지되고, 제2 절연층(144) 및 제4 절연층(146)에 대한 과도 CMP나 부족 CMP에 의해 발생할 수 있는 문제들이 해결됨으로써, 3차원 크로스-포인트 적층 구조의 높은 집적도를 가지면서 신뢰성 향상된 메모리 소자를 구현할 수 있도록 한다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 메모리 소자들에 대한 단면도들로서, 도 16의 단면도에 대응한다. 도 2, 도 3, 도 15 및 도 16에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 17a를 참조하면, 본 실시예의 메모리 소자(200a)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 갖는다는 점에서, 도 16의 메모리 소자(200)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(200a)는 도 9의 메모리 소자(100e)의 메모리 셀(130d)을 2층 구조로 포함한다는 점에서, 도 16의 메모리 소자(200)와 다를 수 있다.
구체적으로 설명하면, 본 실시예의 메모리 소자(200a)는 제1 전극 라인들(110b), 제1 메모리 셀들(130d-1), 및 제1 내지 제3 절연층(142, 144a, 145a)의 구조는 도 9의 메모리 소자(100e)에서와 실질적으로 동일한 구조를 가질 수 있다. 다만, 제3 절연층(145a)의 상면에 제4 리세스(R4)가 형성될 수 있다.
한편, 제2 전극 라인들(120b)은 도 9의 메모리 소자(100e)의 제2 전극 라인들(120)보다 얇은 두께를 가질 수 있다. 또한, 제2 메모리 셀들(130d-2)의 하부 전극층(131a-2) 및 선택 소자층(133a-2)은 다마신 구조를 가지고 제2 전극 라인들(120b) 상에 배치되되, 제3 절연층(145a) 사이에 배치될 수 있다. 제2 메모리 셀들(130d-2)의 중간 전극층(135-2), 가변 저항층(137-2), 및 상부 전극층(139-2)은 제4 절연층(146a) 내에 배치될 수 있다. 제4 절연층(146a)에 3개의 층이 배치되므로, 제4 절연층(146a)은 도 16의 메모리 소자(200)의 제4 절연층(146)보다는 얇을 수 있다. 제3 전극 라인들(150)과 제5 절연층(148)의 구조는 도 16의 메모리 소자(200)의 제3 전극 라인들(150)과 제5 절연층(148)의 구조와 실질적으로 동일한 구조를 가질 수 있다.
본 실시예의 메모리 소자(200a)에서, 메모리 셀들(130d-1, 130d-2)의 하부 전극층(131a-1, 131a-2) 및 선택 소자층(133a-1, 133a-2)이 다마신 구조를 가지고 형성되어 제1 절연층(142)과 제3 절연층(145a) 사이에 배치될 수 있다. 다시 말해서, 하부 전극층(131a-1, 131a-2) 및 선택 소자층(133a-1, 133a-2)은 제1 전극 라인들(110b) 및 제2 전극 라인들(120b)의 상부 부분이 제거되어 형성된 트렌치 부분에 형성될 수 있다. 따라서, 본 실시예의 메모리 소자(200a)는 하부 전극층(131a-1, 131a-2) 및 선택 소자층(133a-1, 133a-2)의 두께에 해당하는 높이만큼 감소할 수 있다. 결과적으로, 본 실시예의 메모리 소자(200a)의 구조는 3차원 크로스-포인트 적층 구조의 메모리 소자를 구현할 때, 집적도 측면에서 매우 유리할 수 있다.
도 17b를 참조하면, 본 실시예의 메모리 소자(200b)는, 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 가지며, 하부 전극층(131b-1, 131b-2) 및 선택 소자층(133b-1, 133b-2)이 다마신 구조를 갖는다는 점에서, 도 17a의 메모리 소자(200a)와 유사할 수 있다. 그러나 본 실시예의 메모리 소자(200b)는 도 10의 메모리 소자(100f)의 메모리 셀(130e)을 2층 구조로 포함한다는 점에서, 도 17a의 메모리 소자(200a)와 다를 수 있다.
구체적으로, 본 실시예의 메모리 소자(200b)에서, 제1 전극 라인들(110) 및 제2 전극 라인들(120), 제1 메모리 셀들(130e-1), 제1 내지 제3 절연층(142, 144a, 145), 및 제1 몰드 절연층(142m-1)의 구조는 도 10의 메모리 소자(100f)에서와 실질적으로 동일한 구조를 가질 수 있다. 한편, 제2 전극 라인들(120)과 제3 절연층(145) 상에 제2 몰드 절연층(142m-2)이 배치되고 제2 몰드 절연층(142m-2) 내에 제2 메모리 셀들(130e-2)의 하부 전극층(131b-2) 및 선택 소자층(133b-2)이 다마신 구조로 배치될 수 있다. 또한, 제2 메모리 셀들(130e-2)의 중간 전극층(135-2), 가변 저항층(137-2), 및 상부 전극층(139-2)이 제4 절연층(146a) 내에 배치될 수 있다. 제4 절연층(146a)에 3개의 층이 배치되므로, 제4 절연층(146a)은 도 16의 메모리 소자(200)의 제4 절연층(146)보다는 얇을 수 있다. 제3 전극 라인들(150)과 제5 절연층(148)의 구조는 도 16의 메모리 소자(200)의 제3 전극 라인들(150)과 제5 절연층(148)의 구조와 실질적으로 동일한 구조를 가질 수 있다.
본 실시예의 메모리 소자(200b)에는 제2 절연층(144a) 및 제4 절연층(146a)이 얇게 형성되는 대신 제1 몰드 절연층(142m-1) 및 제2 몰드 절연층(142m-2)이 추가적으로 배치될 수 있다. 따라서, 본 실시예의 메모리 소자(200b)의 높이는 도 16의 메모리 소자(200)의 높이와 실질적으로 동일할 수 있다.
지금까지, 도 9 또는 도 10의 메모리 소자(100e, 100f)의 메모리 셀들(130d, 130e)이 2층으로 적층된 구조를 설명하였지만, 본 실시예의 메모리 소자들(200a, 200b)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자들(200a, 200b)는 도 11 내지 도 14b의 메모리 소자(100g ~ 100k)의 메모리 셀들(130f ~130i)이 2층으로 적층된 구조로 형성될 수 있다.
한편, 본 발명의 기술적 사상이 전술한 2층 구조의 메모리 소자들(200, 200a, 200b)에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 2층의 크로스-포인트 적층 구조를 포함하고, 메모리 셀들이 전극 라인들과 별도로 패터닝되며, 메모리 셀들의 상부에 배치되는 전극 라인들이 다마신 구조로 형성되어 메모리 셀들 사이의 절연층이 상기 전극 라인들의 양 측면 하부 부분을 감싸는 구조를 갖는 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 18은 일 실시예에 따른 메모리 소자에 대한 사시도이고, 도 19는 도 18의 3X-3X' 및 3Y-3Y' 부분을 절단하여 보여주는 단면도이다. 한편, 도 19는 X 방향과 Y 방향으로 조금 확장하여 절연층들이 외곽에 나타나도록 도시하고 있다. 도 2, 도 3, 도 15 및 도 16에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 본 실시예의 메모리 소자(1000)는 적층된 4개의 메모리 셀층(MCL1, MCL2, MCL3, MCL4)을 포함하는 4층 구조를 가질 수 있다. 구체적으로 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이에 제1 메모리 셀층(MCL1)이 배치되고, 제2 전극 라인층(120L)과 제3 전극 라인층(150L) 사이에 제2 메모리 셀층(MCL2)이 배치될 수 있다. 제3 전극 라인층(150L) 상에 제2 층간 절연층(160)이 형성되고, 제2 층간 절연층(160) 상에 제1 상부 전극 라인층(210L), 제2 상부 전극 라인층(220L), 제3 상부 전극 라인층(250L)이 배치될 수 있다. 제1 상부 전극 라인층(210L)은 제1 전극 라인들(110)과 동일한 구조의 제1 상부 전극 라인들(210)을 포함하고, 제2 상부 전극 라인층(220L)은 제2 전극 라인들(120)과 동일한 구조의 제2 상부 전극 라인들(220)을 포함하며, 제3 상부 전극 라인층(250L)은 제3 전극 라인들(150) 또는 제1 전극 라인들(110)과 동일한 구조의 제3 상부 전극 라인들(250)을 포함할 수 있다. 제1 상부 전극 라인층(210L)과 제2 상부 전극 라인층(220L) 사이에 제1 상부 메모리 셀층(MCL3)이 배치되고, 제2 상부 전극 라인층(220L)과 제3 상부 전극 라인층(250L) 사이에 제2 상부 메모리 셀층(MCL4)이 배치될 수 있다.
제1 전극 라인층(110L) 내지 제3 전극 라인층(150L), 제1 메모리 셀층(MCL1) 및 제2 메모리 셀층(MCL2)은, 도 15 및 도 16의 설명 부분에서 설명한 바와 같다. 또한, 제1 상부 전극 라인층(210L) 내지 제3 상부 전극 라인층(250L), 제1 상부 메모리 셀층(MCL3) 및 제2 상부 메모리 셀층(MCL4) 역시, 층간 절연층(105) 대신 제2 층간 절연층(160) 상에 배치된다는 점을 제외하고, 제1 전극 라인층(110L) 내지 제3 전극 라인층(150L), 제1 메모리 셀층(MCL1) 및 제2 메모리 셀층(MCL2)과 실질적으로 동일할 수 있다. 따라서, 각 구성 부분들에 대한 구체적인 설명은 생략한다.
본 실시예의 메모리 소자(1000)는 기본적으로 도 15 및 도 16의 2층 구조의 메모리 소자(200)가 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수 있다. 그러나 본 실시예의 메모리 소자(1000)의 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 메모리 소자(1000)는 도 17a 및 도 17b에 예시된 2층 구조의 메모리 소자들(200a, 200b)이 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수도 있다. 또한, 본 실시예의 메모리 소자(1000)는 도 5 내지 도 8의 메모리 소자(100a ~ 100d)의 메모리 셀들(130a ~130c)이 2층으로 적층된 구조, 또는 도 11 내지 도 14b의 메모리 소자(100g ~ 100k)의 메모리 셀들(130f ~130i)이 2층으로 적층된 구조가, 제2 층간 절연층(160)을 개재하여 반복 적층된 구조를 가질 수도 있다.
한편, 본 실시예의 메모리 소자(1000)가 4개의 메모리 셀층(MCL1, MCL2, MCL3, MCL4)을 포함하는 4층 구조를 가지지만, 본 발명의 기술적 사상이 그에 한정되는 것은 아니다. 예컨대, 본 발명의 기술적 사상은 3차원 크로스-포인트 적층 구조를 포함하고, 층간 절연층을 매개로 2층 구조의 메모리 소자가 적어도 3개 적층되며, 메모리 셀들이 전극 라인들과 별도로 패터닝되며, 메모리 셀들의 상부에 배치되는 전극 라인들이 다마신 구조로 형성되어 메모리 셀들 사이의 절연층이 상기 전극 라인들의 양 측면 하부 부분을 감싸는 구조를 갖는 모든 종류의 메모리 소자에 미친다고 할 것이다.
도 20a 내지 도 20d는 본 발명의 일 실시예에 따른 도 2의 메모리 소자의 제조 과정을 개략적으로 보여주는 사시도이다.
도 20a를 참조하면, 먼저, 기판(101)의 층간 절연층(105) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 제1 전극 라인들(110)을 구비한 제1 전극 라인층(110L)을 형성한다. 제1 전극 라인들(110)은 다마신 공정으로 형성할 수 있다. 그에 따라, 제1 전극 라인들(110)은 하부로 갈수록 좁아지는 구조를 가질 수 있다. 제1 전극 라인들(110)의 재질은 도 2 및 도 3의 설명 부분에서 설명한 바와 같다. 제1 전극 라인들(110) 사이에는 제1 방향으로 연장하는 제1 절연층(142)이 배치될 수 있다.
한편, 제1 전극 라인들(110)은 양각 식각 공정을 통해 형성할 수도 있다. 제1 전극 라인들(110)이 양각 식각 공정으로 형성된 경우, 제1 전극 라인들(110)은 하부로 갈수록 넓어지는 구조를 가질 수 있다.
도 20b를 참조하면, 제1 전극 라인층(110L) 및 제1 절연층(142) 상에 하부 전극용 물질층(131l), 선택 소자용 물질층(133l), 중간 전극용 물질층(135l), 가변 저항용 물질층(137l) 및 상부 전극용 물질층(139l)을 순차적으로 적층하여 적층 구조체(130l)를 형성한다. 적층 구조체(130l)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
이후, 상부 전극용 물질층(139l) 상에 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 마스크 패턴(190)을 형성한다. 경우에 따라, 상부 전극용 물질층(139l) 상에 제1 방향 또는 제2 방향으로 연장하는 라인 형태의 마스크 패턴이 형성될 수도 있다.
도 20c를 참조하면, 마스크 패턴(190)을 이용하여 제1 절연층(142)과 제1 전극 라인들(110)의 상면 일부가 노출되도록 적층 구조체(130l)를 식각하여, 복수의 메모리 셀들(130)을 형성한다. 메모리 셀들(130)은 마스크 패턴(190)의 구조에 따라, 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제1 전극 라인들(110)에 전기적으로 연결될 수 있다. 메모리 셀들(130)은 각각 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139l)을 포함할 수 있다.
도 20d를 참조하면, 메모리 셀들(130) 상에 제2 방향(Y 방향)으로 연장하고 제1 방향으로 서로 이격된 복수의 제2 전극 라인들(120)을 구비한 제2 전극 라인층(120L)을 형성한다. 제2 전극 라인들(120)은 다마신 공정을 통해 형성될 수 있다. 제2 전극 라인들(120)이 다마신 공정으로 형성되어 제2 절연층(144)의 구조가 형성될 수 있다. 즉, 제2 전극 라인들(120)의 양 측면 하부 부분은 제2 절연층(144)에 의해 덮일 수 있다. 또한, 제2 절연층(144)의 상면에 오목부(도 3의 A)가 형성될 수 있다. 제2 전극 라인들(120)을 형성하는 구체적인 과정에 대해서는 도 23a 내지 도 23k의 설명 부분에서 좀더 상세히 설명한다.
본 실시예에 따른 메모리 소자(100)의 제조 공정은, 메모리 셀들(130)이 제1 전극 라인들(110)과 제2 전극 라인들(120)과 별도로 형성됨으로써, 메모리 셀들(130)이 제1 전극 라인들(110) 및/또는 제2 전극 라인들(120)과 함께 형성됨으로써, 발생할 수 있는 문제점들을 해결할 수 있다. 또한, 제2 전극 라인들(120)이 다마신 공정으로 형성됨으로써, 메모리 셀들(130) 상의 절연층이 과도하게 CMP 되거나 CMP가 부족하여 발생할 수 있는 문제들을 해결할 수 있다.
참고로, 본 실시예에 따른 메모리 소자(100)의 제조 공정과 달리, 메모리 셀들(130)은 제1 전극 라인들(110)과 제2 전극 라인들(120)과 함께 패터닝되어 형성될 수 있다. 예컨대, 라인 형태의 제1 마스크를 이용하여 제1 전극 라인들(110)을 패터닝할 때, 메모리 셀들(130)도 함께 패터닝하여 메모리 셀들(130)을 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 이격된 구조로 형성할 수 있다. 이후, 절연층으로 제1 전극 라인들(110) 및 메모리 셀들(130) 사이의 갭들을 채우고 CMP 등으로 평탄화한다. 메모리 셀들 및 상기 절연층 상에 제2 전극 라인들을 위한 도전층을 형성하고, 라인 형태의 제2 마스크를 이용하여 제2 방향(Y 방향)으로 연장하고 제1 방향(X 방향)으로 이격된 구조로 상기 도전층 및 메모리 셀들(130)을 식각한다. 이러한 제조 과정을 통해 크로스-포인트 구조의 메모리 소자가 형성될 수 있다.
그러나 상기 제조 과정의 경우, 다음과 같은 문제점들이 발생할 수 있다.
첫 번째, 제1 방향(X 방향)으로 식각하고 갭-필(Gap-Fill) 후, 제2 방향(Y 방향)으로 식각할 때 이종 막질에 대한 식각을 진행하게 되고, 그에 따라 식각 스트링거(stringer)가 발생하여 인접하는 메모리 셀들이 연결되는 브릿지(bridge) 불량이 발생할 수 있다.
두 번째, 가변 저항층 및 선택 소자층 측면이 제1 전극 라인들, 예컨대 워드 라인들, 또는 제2 전극 라인들 예컨대 비트 라인들의 식각 시에 노출되어 가변 저항층 및 선택 소자층이 식각 손상 및 오염되는 문제가 발생할 수 있다.
세 번째, 제1 전극 라인들 또는 제2 전극 라인들과 같은 메탈층을 패터닝할 때에 가변 저항층 및 선택 소자층의 측면에 메탈이 재증착(Re-deposition) 되어 가변 저항층 및 선택 소자층 간에 메탈 쇼트(Metallic short)가 발생할 수 있다.
네 번째, 메모리 셀들 식각 후 제2 전극 라인들, 예컨대 비트 라인들 형성 시 절연층에 대한 CMP 공정의 마진이 충분하지 않을 수 있다. 따라서, CMP가 과도하게 되는 경우에는 상부 전극층이 제거되는 불량이 발생하고, CMP가 부족한 경우에는 상부 전극층과 제2 전극 라인들 사이에 접촉불량이 발생할 수 있다.
다섯 번째, 제1 전극 라인들 또는 제2 전극 라인들과 메모리 셀들이 함께 식각됨에 따라, W/L, B/L 저항을 개선하기 위한 CD나 높이(Height) 조절이 어려울 수 있다.
그러나 본 실시예에 따른 메모리 소자(100)의 제조 공정은 제1 전극 라인들(110)과 제2 전극 라인들(120)이 메모리 셀들(130)과 별도의 공정을 통해 형성되고, 또한 제2 전극 라인들(120)이 다마신 구조로 형성됨에 따라, 상기 문제점들을 모두 해결할 수 있다. 다시 말해서, 메모리 셀들(130)을 패터닝할 때 양방향으로 동시에 식각을 진행하게 되므로 스트링거 불량이 발생하지 않을 수 있다. 또한, 금속층인 전극 라인들과 분리하여 메모리 셀들(130)에 대한 식각 공정이 진행하므로 금속 오염(metal contamination) 또는 재증착 등과 같은 불량이 발생하지 않을 수 있다. 더 나아가, 전극 라인들이 메모리 셀들(130)과 별도로 형성되므로 높이와 CD를 조절하여 원하는 전극 라인들의 저항 특성 타겟을 용이하게 맞출 수 있다. 한편, 다마신이나 양각 식각 공정 모두 진행 가능하므로 필요한 비저항을 갖는 재료를 금속 재료로서 다양하게 선택하여 사용할 수 있다.
도 21a 내지 도 21k는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3 또는 도 16의 단면도에 대응한다.
도 21a를 참조하면, 먼저, 기판(101)의 층간 절연층(105) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 제1 전극 라인들(110)을 구비한 제1 전극 라인층(110L)을 형성한다. 제1 전극 라인들(110)은 다마신 공정으로 형성할 수 있다. 그에 따라, 제1 전극 라인들(110)은 하부로 갈수록 좁아지는 구조를 가질 수 있다. 제1 전극 라인들(110)의 재질은 도 2 및 도 3의 설명 부분에서 설명한 바와 같다. 제1 전극 라인들(110) 사이에는 제1 방향으로 연장하는 제1 절연층(142)이 배치될 수 있다.
한편, 제1 전극 라인들(110)은 양각 식각 공정을 통해 형성할 수도 있다. 제1 전극 라인들(110)이 양각 식각 공정으로 형성된 경우, 제1 전극 라인들(110)은 하부로 갈수록 넓어지는 구조를 가질 수 있다.
도 21b를 참조하면, 제1 전극 라인층(110L) 및 제1 절연층(142) 상에 하부 전극용 물질층(131l-1), 선택 소자용 물질층(133l-1), 중간 전극용 물질층(135l-1), 가변 저항용 물질층(137l-1) 및 상부 전극용 물질층(139l-1)이 순차적으로 적층하여 제1 적층 구조체(130l-1)를 형성한다. 제1 적층 구조체(130l-1)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
도 21c를 참조하면, 상부 전극용 물질층(139l-1) 상에 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 마스크 패턴(190)을 형성한다.
도 21d를 참조하면, 마스크 패턴(190)을 이용하여 제1 절연층(142)과 제1 전극 라인들(110)의 상면 일부가 노출되도록 제1 적층 구조체(130l-1)를 식각하여, 복수의 제1 메모리 셀들(130-1)을 형성한다. 제1 메모리 셀들(130-1)은 마스크 패턴(190)의 구조에 따라, 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제1 전극 라인들(110)에 전기적으로 연결될 수 있다. 제1 메모리 셀들(130-1)은 각각 하부 전극층(131-1), 선택 소자층(133-1), 중간 전극층(135-1), 가변 저항층(137-1) 및 상부 전극층(139l-1)을 포함할 수 있다.
한편, 제1 메모리 셀들(130-1) 사이의 제1 전극 라인들(110)의 상면에는 제1 리세스(R1)가 형성될 수 있다. 또한, 제1 메모리 셀들(130-1) 사이의 제1 절연층(142)의 상면 상에는 제2 리세스(R2)가 형성될 수 있다. 제1 리세스(R1)와 제2 리세스(R2)는 제1 적층 구조체(130l-1)를 식각할 때, 제1 전극 라인들(110)과 제1 절연층(142)의 상면 일부가 식각되어 형성될 수 있다.
제1 메모리 셀들(130-1) 형성 후, 남은 마스크 패턴(190)은 애싱(ashing) 및/또는 스트립(strip)을 통해 제거한다.
도 21e를 참조하면, 마스크 패턴(190) 제거 후, 제1 메모리 셀들(130-1) 사이를 채우고 제1 메모리 셀들(130-1)의 상면을 덮는 제2 절연 물질층(144a)을 형성한다. 제2 절연 물질층(144a) 상에 제3 절연 물질층(145a)을 형성한 후 CMP와 같은 평탄화 공정을 제3 절연 물질층(145a)의 상면을 평탄화한다.
도 21f를 참조하면, 제3 절연 물질층(145a)의 평탄화 후, 제2 방향(Y 방향)으로 연장하는 라인 형태의 마스크 패턴을 이용하여 제3 절연 물질층(145a)에 라인 형상의 트렌치들(T)을 형성한다. 이러한 트렌치들(T)의 형성을 통해 제2 절연층(144)과 제3 절연층(145)이 형성될 수 있다.
트렌치들(T)의 하면에는 상부 전극층(139-1)의 상면과 제2 절연층(144)의 상면이 노출될 수 있다. 또한, 트렌치들(T)의 양 측벽 하부 부분에 제2 절연층(144)이 노출되고, 양 측벽 상부 부분에 제3 절연층(145)이 노출될 수 있다.
도 21g를 참조하면, 트렌치들(T)에 도전 물질층을 채워 복수의 제2 전극 라인들(120)을 구비한 제2 전극 라인층(120L)을 형성한다. 구체적으로, 트렌치들(T)을 완전히 채우도록 도전 물질층을 두껍게 형성한 후, 제3 절연층(145)의 상면이 노출되도록 상기 도전 물질층을 CMP 등을 통해 평탄화함으로써, 제2 전극 라인들(120)을 형성할 수 있다. 제2 전극 라인층(120L) 형성을 통해, 도 2의 메모리 소자(100) 구조가 완성될 수 있다.
도 21h를 참조하면, 제2 전극 라인층(120L) 형성 후, 제2 전극 라인층(120L) 및 제3 절연층(145) 상에 하부 전극용 물질층(131l-2), 선택 소자용 물질층(133l-2), 중간 전극용 물질층(135l-2), 가변 저항용 물질층(137l-2) 및 상부 전극용 물질층(139l-2)이 순차적으로 적층하여 제2 적층 구조체(130l-2)를 형성한다. 제2 적층 구조체(130l-2)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
도 21i를 참조하면, 도 22c에서 설명한 바와 같이 상부 전극용 물질층(139l-2) 상에 제1 방향(X 방향)과 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 이용하여 제2 적층 구조체(130l-2)를 식각하여 복수의 제2 메모리 셀들(130-2)을 형성한다. 제2 메모리 셀들(130-2)은 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제2 전극 라인들(120a)에 전기적으로 연결될 수 있다. 제2 메모리 셀들(130-2)은 각각 하부 전극층(131-2), 선택 소자층(133-2), 중간 전극층(135-2), 가변 저항층(137-2) 및 상부 전극층(139-2)을 포함할 수 있다.
한편, 제2 메모리 셀들(130-2) 사이의 제2 전극 라인들(120a)의 상면 상에는 제3 리세스(R3)가 형성될 수 있다. 또한, 제2 메모리 셀들(130-2) 사이의 제3 절연층(145a)의 상면 상에는 제4 리세스(R4)가 형성될 수 있다. 제3 리세스(R3)와 제4 리세스(R4)는 제2 적층 구조체(130l-2)를 식각할 때, 제2 전극 라인들(120a)과 제3 절연층(145a)의 상면 일부가 식각되어 형성될 수 있다.
제2 메모리 셀들(130-2) 형성 후, 남은 상기 마스크 패턴은 애싱 및/또는 스트립을 통해 제거한다.
도 21j를 참조하면, 상기 마스크 패턴 제거 후, 제2 메모리 셀들(130-2) 사이를 채우고 제2 메모리 셀들(130-2)의 상면을 덮는 제4 절연 물질층(146a)을 형성한다. 제2 절연 물질층(146a) 상에 제5 절연 물질층(148a)을 형성한 후 CMP와 같은 평탄화 공정을 제5 절연 물질층(148a)의 상면을 평탄화한다.
도 21k를 참조하면, 제5 절연 물질층(148a)의 평탄화 후, 제1 방향(X 방향)으로 연장하는 라인 형태의 마스크 패턴을 이용하여 제5 절연 물질층(148a)에 라인 형상의 트렌치들을 형성하고, 상기 트렌치들을 도전 물질층을 채워 복수의 제3 전극 라인들(150)을 구비한 제3 전극 라인층(150L)을 형성한다. 상기 트렌치들의 형성을 통해 제4 절연층(146)과 제5 절연층(148)이 형성될 수 있다.
제3 전극 라인층(150L)의 형성을 통해, 도 15의 메모리 소자(200) 구조가 완성될 수 있다. 한편, 제3 전극 라인층(150L)과 제5 절연층(148) 상에 제2 층간 절연층(도 18의 160)을 형성하고, 상기 제2 층간 절연층 상에 도 21a 내지 도 21k의 과정을 반복함으로써, 4개의 메모리 셀층을 포함하는 4층 구조의 메모리 소자를 구현할 수도 있다. 또한, 복수의 층간 절연층을 개재하여 상기 과정들을 반복함으로써, 6층 이상의 메모리 소자를 구현할 수도 있다.
도 22a 내지 도 22d는 본 발명의 일 실시예에 따른 도 2 또는 도 15의 메모리 소자의 제조 과정을 보여주는 단면도들로서, 도 3 또는 도 16의 단면도에 대응하며, 도 21d의 제1 메모리 셀들(130-1)을 형성하는 다른 방법을 보여준다. 도 21a 내지 도 21k에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 22a를 참조하면, 도 21b와 같이 제1 전극 라인층(110L) 및 제1 절연층(142) 상에 제1 적층 구조체(130l-1)를 형성한 후, 상부 전극용 물질층(139l-1) 상에 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)으로 서로 이격된 라인 형태의 제1 마스크 패턴(190x)을 형성한다.
도 22b를 참조하면, 제1 마스크 패턴(190x)을 이용하여 제1 절연층(142)과 제1 전극 라인들(110)의 상면 일부가 노출되도록 제1 적층 구조체(130l-1)를 식각하여, 복수의 제1 라인 적층 구조체(130x-1)를 형성한다. 제1 라인 적층 구조체(130x-1)는 제1 마스크 패턴(190x)의 구조에 따라, 제1 방향으로 연장하고 제2 방향으로 서로 이격되며, 하부의 제1 전극 라인들(110)에 전기적으로 연결될 수 있다.
이후, 제1 라인 적층 구조체(130x-1)와 제1 마스크 패턴(190x) 사이를 채우고, 제1 마스크 패턴(190x)의 상면을 덮는 갭필-물질층(195)을 형성한다.
도 22c를 참조하면, CMP 등과 같은 평탄화 공정을 통해 갭필-물질층(195)의 상부 부분과 제1 마스크 패턴(190x)을 제거한다. 평탄화 공정을 통해 상부 전극용 물질층(139x-1)의 상면이 노출될 수 있다.
도 22d를 참조하면, 상부 전극용 물질층(139x-1)과 남은 갭필-물질층(195') 상면 상에 제2 방향(Y 방향)으로 연장하고 제1 방향(X 방향)으로 서로 이격된 라인 형태의 제2 마스크 패턴(190y)을 형성한다. 이후, 제2 마스크 패턴(190y)을 이용하여 제1 절연층(142)과 제1 전극 라인들(110)의 상면 일부가 노출되도록 갭필-물질층(195')과 제1 라인 적층 구조체(130x-1)를 식각한다. 이후, 남은 갭필-물질층(195')을 제거함으로써, 복수의 제1 메모리 셀들(도 21d의 130-1)을 형성한다. 이러한 제1 메모리 셀들(130-1)은 도 21d의 메모리 셀들(130-1)과 실질적으로 동일한 구조를 가질 수 있다.
도 23a 내지 도 23f는 본 발명의 일 실시예에 따른 도 9의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다. 도 21a 내지 도 21k에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 23a를 참조하면, 도 21a와 같이, 기판(101)의 층간 절연층(105) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 초기 제1 전극 라인들(110)을 구비한 제1 전극 라인층(110L)을 형성한다. 이후, 초기 제1 전극 라인들(110)의 상부 부분을 제거하여 제1 방향으로 연장하는 하부 트렌치들(T2)을 형성한다. 초기 제1 전극 라인들(110)의 상부 부분은 건식 또는 습식 에치백(dry or wet etch-back)을 사용하여 제거할 수 있다. 하부 트렌치들(T2)의 형성을 통해 도시된 바와 같은 제1 전극 라인들(110a)이 형성될 수 있다. 제1 전극 라인들(110a)은 하부 트렌치들(T2)의 깊이만큼 초기 제1 전극 라인들(110)보다 높이가 낮을 수 있다.
도 23b를 참조하면, 하부 트렌치(T2) 내에 하부 전극층(131a)을 형성한다. 구체적으로, 하부 트렌치(T2)를 완전히 채우는 하부 전극용 물질층을 채운 후, 에치백을 통해 하부 트렌치(T2) 하부에만 소정 두께로 하부 전극용 물질층을 남김으로써, 하부 전극층(131a)을 형성한다.
도 23c를 참조하면, 하부 트렌치(T2) 내의 하부 전극층(131a) 상에 선택 소자층(133a)을 형성한다. 구체적으로, 하부 전극층(131a)이 형성된 하부 트렌치(T2)를 완전히 채우도록 선택 소자용 물질층을 형성한 후, 제1 절연층(142)의 상면이 노출되도록 에치백 및/또는 CMP 등을 통해 평탄화하여 선택 소자층(133a)을 형성한다.
도 23d를 참조하면, 선택 소자층(133a)과 제1 절연층(142) 상에 중간 전극용 물질층(135l), 가변 저항용 물질층(137l) 및 상부 전극용 물질층(139l)이 순차적으로 적층된 상부 적층 구조체(130ul)를 형성한다. 이후, 상부 전극용 물질층(139l) 상에 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 아일랜드 형태의 마스크 패턴(190)을 형성한다.
도 23e를 참조하면, 마스크 패턴(190)을 이용하여 제1 절연층(142)과 선택 소자층(133a)의 상면 일부가 노출되도록 상부 적층 구조체(130ul)를 식각하여, 복수의 메모리 셀들(130d)을 형성한다. 메모리 셀들(130d)은 마스크 패턴(190)의 구조에 따라, 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제1 전극 라인들(110a)에 전기적으로 연결될 수 있다. 메모리 셀들(130d)은 각각 하부 전극층(131a), 선택 소자층(133a), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)을 포함할 수 있다. 제1 절연층(142)의 상면에는 제2 리세스(R2)가 형성될 수 있다.
이후, 남은 마스크 패턴(190)은 제거하고, 메모리 셀들(130d) 사이를 채우고 메모리 셀들(130d)의 상면을 덮는 제2 절연 물질층(144a)을 형성하고, 제2 절연 물질층(144a) 상에 제3 절연 물질층(145a)을 형성한 후, 평탄화 공정을 제3 절연 물질층(145a)의 상면을 평탄화한다.
도 23f를 참조하면, 이후, 도 21f 및 도 21g에서 설명한 바와 같이, 다마신 공정을 진행하여, 복수의 제2 전극 라인들(120)을 구비한 제2 전극 라인층(120L)을 형성한다. 제2 전극 라인층(120L)의 형성을 통해, 도 9의 메모리 소자(100e) 구조가 완성될 수 있다. 또한, 제2 전극 라인층(120L)과 제3 절연층(145) 상부에, 도 22a 내지 도 23f의 과정을 반복함으로써, 도 17a의 메모리 소자(200a) 구조를 완성할 수 있다.
본 실시예의 메모리 소자(100e) 제조 방법의 경우, 선택 소자층(133a)과 가변 저항층(137)이 분리되어 진행되므로, 선택 소자층(133a)과 가변 저항층(137) 간의 상호 오염이나 손상이 방지될 수 있다. 또한, 아일랜드 형태의 마스크를 이용하여 식각해야 하는 메모리 셀들의 높이가 낮아져서 식각 공정의 난이도가 감소할 수 있다. 또한, 선택 소자층(133a)과 분리되어 형성되므로 가변 저항층(137)의 디멘젼(CD, 높이)의 조절이 용이할 수 있다.
도 24a 내지 도 24c는 본 발명의 일 실시예에 따른 도 10의 메모리 소자의 제조 과정을 개략적으로 보여주는 단면도들로서, 도 3의 단면도에 대응한다. 도 21a 내지 도 21k에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 24a를 참조하면, 도 21a와 같이, 기판(101)의 층간 절연층(105) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 제1 전극 라인들(110)을 구비한 제1 전극 라인층(110L)을 형성한다. 이후, 층간 절연층(105) 및 제1 전극 라인층(110L) 상에 몰드층을 형성하고, 라인 형태의 마스크 패턴을 이용하여 상기 몰드층을 식각하여 하부 트렌치들(T3)을 포함한 몰드 절연층(142m)을 형성한다. 하부 트렌치(T3)는 제1 전극 라인들(110)과 같이 제1 방향으로 연장하고 제2 방향으로 서로 이격될 수 있다. 하부 트렌치(T3)는 제1 전극 라인들(110)의 상면을 노출시킬 수 있다.
도 24b를 참조하면, 하부 트렌치(T3) 내에 하부 전극층(131b) 및 선택 소자층(133b)을 형성한다. 구체적으로, 하부 트렌치(T3)를 완전히 채우는 하부 전극용 물질층을 채운 후, 에치백을 통해 하부 트렌치(T3) 하부에만 소정 두께로 하부 전극용 물질층을 남김으로써, 하부 전극층(131b)을 형성한다. 이후, 하부 전극층(131b)이 형성된 하부 트렌치(T3)를 완전히 채우도록 선택 소자용 물질층을 형성한 후, 제1 절연층(142)의 상면이 노출되도록 CMP 등을 통해 평탄화하여 선택 소자층(133b)을 형성한다.
도 24c를 참조하면, 도 23d 및 도 23e의 과정을 통해, 메모리 셀들(130e), 제2 절연층(144a), 제3 절연 물질층(145a)을 형성한다. 구체적으로, 도 23d와 같이, 선택 소자층(133b)과 제1 절연층(142) 상에 중간 전극용 물질층(135l), 가변 저항용 물질층(137l) 및 상부 전극용 물질층(139l)이 순차적으로 적층된 상부 적층 구조체(130ul)를 형성하고, 상부 적층 구조체(130ul) 상에 아일랜드 형태의 마스크 패턴(190)을 형성한다. 이후, 마스크 패턴(190)을 이용하여 상부 적층 구조체(130ul)를 식각함으로써, 도시된 바와 같이 메모리 셀들(130e)을 형성한다.
메모리 셀들(130e) 형성 후, 남은 마스크 패턴(190)은 제거하고, 메모리 셀들(130e) 사이를 채우고 메모리 셀들(130e)의 상면을 덮는 제2 절연 물질층(144a)을 형성하고, 제2 절연 물질층(144a) 상에 제3 절연 물질층(145a)을 형성한 후, 평탄화 공정을 통해 제3 절연 물질층(145a)의 상면을 평탄화함으로써, 도시된 바와 같은 구조를 형성한다.
이후, 도 23f를 참조하여 설명한 바와 같이 다마신 공정을 진행하여 제2 전극 라인층(120L)을 형성함으로써, 도 10의 메모리 소자(100f) 구조를 완성할 수 있다. 또한, 제2 전극 라인층(120L)과 제3 절연층(145) 상부에, 도 24a 내지 도 24c 및 23f의 과정을 반복함으로써, 도 17b의 메모리 소자(200b) 구조를 완성할 수 있다. 덧붙여, 본 실시예의 메모리 소자(100f)의 제조 방법의 경우도, 도 9의 메모리 소자(100e)의 제조 방법과 거의 동일한 이점들을 가질 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 소자에 대한 블록 구성도이다.
도 25를 참조하면, 메모리 소자(800)는 메모리 셀 어레이(810), 디코더(820), 리드/라이트 회로(830), 입출력 버퍼(840), 및 컨트롤러(850)를 포함할 수 있다. 메모리 셀 어레이(810)는 도 1 내지 도 3에 예시한 메모리 소자(100), 도 5 내지 도 14b에 예시한 메모리 소자(100a ~ 100k), 도 15 내지 도 17에 예시한 메모리 소자(200, 200a), 및 도 18 및 도 19에 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
메모리 셀 어레이(810) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(820)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(830)에 접속될 수 있다. 디코더(820)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다.
리드/라이트 회로(830)는 입출력 버퍼(840) 및 데이터 라인(DL)으로부터 데이터(DATA)를 제공받아, 컨트롤러(850)의 제어에 의해 메모리 셀 어레이(810)의 선택된 메모리 셀에 데이터를 기록하거나, 컨트롤러(850)의 제어에 따라 메모리 셀 어레이(810)의 선택된 메모리 셀로부터 독출한(read) 데이터를 입출력 버퍼(840)로 제공할 수 있다.
도 26은 본 발명의 일 실시예에 따른 메모리 카드 시스템에 대한 블록 구성도이다.
도 26을 참조하면, 메모리 카드 시스템(900)은 호스트(910) 및 메모리 카드(920)를 포함할 수 있다. 호스트(910)는 호스트 컨트롤러(912) 및 호스트 접속부(914)를 포함할 수 있다. 메모리 카드(920)는 카드 접속부(922), 카드 컨트롤러(924) 및 메모리 소자(926)를 포함할 수 있다. 메모리 소자(926)는 도 1 내지 도 3에 예시한 메모리 소자(100), 도 5 내지 도 14b에 예시한 메모리 소자(100a ~ 100k), 도 15 내지 도 17에 예시한 메모리 소자(200, 200a), 및 도 18 및 도 19에 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
호스트(910)는 메모리 카드(920)에 데이터를 기록하거나, 메모리 카드(920)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(912)는 커맨드(CMD), 호스트(910) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(922)를 통해 메모리 카드(920)로 전송할 수 있다.
카드 컨트롤러(924)는 카드 접속부(922)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(924) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 소자(926)에 저장할 수 있다. 메모리 소자(926)는 호스트(910)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(920)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 27은 본 발명의 일 실시예에 따른 메모리 모듈에 대한 블록 구성도이다.
도 27을 참조하면, 메모리 모듈(1050)은 복수의 메모리 소자(1012, 1014, 1016, 1018) 및 제어 칩(1020)을 포함할 수 있다. 복수의 메모리 소자(1012, 1014, 1016, 1018) 각각은 도 1 내지 도 3에 예시한 메모리 소자(100), 도 5 내지 도 14b에 예시한 메모리 소자(100a ~ 100k), 도 15 내지 도 17에 예시한 메모리 소자(200, 200a), 및 도 18 및 도 19에 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
제어 칩(1020)은 외부의 메모리 콘트롤러로부터 전송되는 각종 신호에 응답하여, 복수의 메모리 소자(1012, 1014, 1016, 1018)를 제어할 수 있다. 예를 들면, 제어 칩(1020)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 복수의 메모리 소자(1012, 1014, 1016, 1018)를 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(1020)은 복수의 메모리 소자(1012, 1014, 1016, 1018) 각각으로부터 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도 28 및 29는 본 발명의 일 실시예들에 따른 컴퓨터 시스템에 대한 블록 구성도들이다.
도 28을 참조하면, 컴퓨터 시스템(1100)은 메모리 시스템(1110), 프로세서(1120), RAM(1130), 입출력 장치(1140) 및 전원 장치(1150) 포함할 수 있다. 또한, 메모리 시스템(1110)은 메모리 소자(1112) 및 메모리 컨트롤러(1114)를 포함할 수 있다. 한편, 도 27에는 도시되지 않았지만, 컴퓨터 시스템(1100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨터 시스템(1100)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1120)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1120)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1120)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1160)를 통하여 RAM(1130), 입출력 장치(1140) 및 메모리 시스템(1110)과 통신을 수행할 수 있다. 여기서, 메모리 시스템(1110)은 도 1 내지 도 3에 예시한 메모리 소자(100), 도 5 내지 도 14b에 예시한 메모리 소자(100a ~ 100k), 도 15 내지 도 17에 예시한 메모리 소자(200, 200a), 및 도 18 및 도 19에 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
일부 실시예들에서, 프로세서(1120)는 주변 구성요소 상호연결(Peripheral Component Interconnect: PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)은 컴퓨터 시스템(1100)의 동작에 필요한 데이터를 저장할 수 있다. RAM(1130)은 본 발명의 실시예들에 따른 메모리 소자, 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 또는 엠램(MRAM)을 포함할 수 있다.
입출력 장치(1140)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1150)는 컴퓨터 시스템(1100)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 29를 참조하면, 컴퓨터 시스템(1200)은 프로세서(1220) 및 메모리 시스템(1210)을 포함할 수 있다. 프로세서(1220)는 명령들을 수행하고, 데이터를 처리하기 위한 다수의 코어들(Core(s)), 및 상기 명령들과 데이터를 저장하기 위한 하나 이상의 프로세서 캐시(Cashe)를 포함할 수 있다. 또한, 프로세서는 캐시 및 메모리 시스템(1210) 내의 메모리들을 제어하기 위한 메모리 컨트롤러를 포함할 수 있다. 예컨대, 프로세서(1220)는 메모리 측 캐시(MSC) 컨트롤러, 비휘발성 RAM 컨트롤러, 통합 메모리 컨트롤러 등을 포함할 수 있다. 한편, 프로세서(1220)는 I/O 서브시스템을 포함할 수 있는데, 프로세서(1220)는 I/O 서브시스템을 통해 외부의 네트워크 및/또는 비저장 I/O 소자들과 통신할 수 있다.
메모리 시스템(1210)은 제1 메모리 소자(1210-1)와 제2 메모리 소자(1210-2)를 포함할 수 있다. 제1 메모리 소자(1210-1)와 제2 메모리 소자(1210-2)는 프로세서(1220)로 연결되는 채널에 따라 구별될 수 있다. 제1 메모리 소자(1210-1)는 제1 채널(CH1)을 통해 프로세서(1220)에 연결될 수 있다. 제1 메모리 소자(1210-1)는 내부에 2가지 종류의 메모리를 포함할 수 있다. 예컨대, 제1 메모리 소자(1210-1)는 제1 레벨 메모리(1202-1)와 제2 레벨 메모리(1204-1)를 포함할 수 있다. 제1 레벨 메모리(1202-1)는 제1 동작 속도, 예컨대 제1 읽기 억세스, 및 제1 쓰기 억세스 속도를 가질 수 있다. 또한, 제2 레벨 메모리(1204-1)는 제2 동작 속도, 예컨대 제2 읽기 억세스, 및 제2 쓰기 억세스 속도를 가질 수 있다. 여기서, 제1 동작 속도는 제2 동작 속도보다 빠를 수 있다. 한편, 동작이 빠른 제1 레벨 메모리(1202-1)는 제2 레벨 메모리(1204-1)에 저장된 명령이나 데이터를 위한 캐시로 이용될 수 있다.
제2 메모리 소자(1210-2)는 제2 채널(CH2)을 통해 프로세서(1220)에 연결될 수 있다. 제2 메모리 소자(1210-2) 역시 내부에 2가지 종류의 메모리를 포함할 수 있다. 예컨대, 제2 메모리 소자(1210-2)는 제1 레벨 메모리(1202-2)와 제2 레벨 메모리(1204-2)를 포함할 수 있다. 제1 레벨 메모리(1202-2)는 제1 동작 속도를 가지며, 제2 레벨 메모리(1204-2)는 제2 동작 속도를 가질 수 있다. 제2 메모리 소자(1210-2)에서도 동작이 빠른 제1 레벨 메모리(1202-2)는 제2 레벨 메모리(1204-2)에 저장된 명령이나 데이터를 위한 캐시로 이용될 수 있다.
제1 레벨 메모리(1202-1, 1202-2)는 예컨대 DRAM를 포함할 수 있다. 또한, 제2 레벨 메모리(1204-1, 1204-2)는 예컨대 비휘발성 RAM를 포함할 수 있다. 여기서, 비휘발성 RAM은 PRAM, ReRAM, MRAM 등을 포함할 수 있다. 또한, 비휘발성 RAM은 앞서, 도 1 내지 도 3에 예시한 메모리 소자(100), 도 5 내지 도 14b에 예시한 메모리 소자(100a ~ 100k), 도 15 내지 도 17에 예시한 메모리 소자(200, 200a), 및 도 18 및 도 19에 예시한 메모리 소자(1000) 중 적어도 하나의 메모리 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100k, 200, 200a, 200b, 1000: 메모리 소자, 101: 기판, 105: 층간 절연층, 110, 110a, 110b: 제1 전극 라인, 120: 제2 전극 라인, 150: 제3 전극 라인, 130, 130a ~ 130i: 메모리 셀, 130-1, 130d-1, 130e-1: 제1 메모리 셀, 130-2, 130d-2, 130e-2: 제2 메모리 셀, 131, 131a ~ 131c: 하부 전극층, 133, 133a ~ 133d: 선택 소자층, 135: 중간 전극층, 135e, 139e: 전극부, 135h, 139h: 가열부, 137: 가변 저항층, 139: 상부 전극층, 142: 제1 절연층, 144, 144a: 제2 절연층, 145, 145a: 제3 절연층, 146: 제4 절연층, 148: 제5 절연층, 142m: 몰드 절연층, 160: 제2 층간 절연층, 190: 마스크 패턴, 210: 제1 상부 전극 라인, 220: 제2 상부 전극 라인, 250: 제3 상부 전극 라인, 230-1: 제1 상부 메모리 셀, 230-2: 제2 상부 메모리 셀, 231-1, 231-2: 하부 전극층, 233-1, 233-2: 선택 소자층, 235-1, 235-2: 중간 전극층, 237-1, 237-2: 가변 저항층, 239-1, 239-2: 상부 전극층
Claims (20)
- 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층;
상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및
상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고,
상기 제1 메모리 셀들 각각은, 상방 또는 하방으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하며,
상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 제1 절연층이 배치되고, 상기 제1 메모리 셀들 사이에 제2 절연층이 배치되며, 상기 제2 전극 라인들 사이에 상기 제2 방향으로 연장하는 제3 절연층이 배치되며,
상기 제2 절연층의 상면은 상기 제2 전극 라인들 사이에서 오목한 부분을 갖는, 메모리 소자. - 제1 항에 있어서,
상기 제2 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 가지며,
상기 제2 절연층은 상기 제2 전극 라인들의 양 측면 하부 부분을 덮는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 메모리 셀들 각각은 상기 제2 전극 라인에 콘택하는 제2 전극층을 포함하고,
상기 중간 전극층 및 상기 제2 전극층 중 적어도 하나는 상기 가변 저항층에 콘택하는 가열부(heating unit)를 포함하며,
상기 가열부는 카본 계열의 도전 물질을 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 메모리 소자는,
상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층; 및
상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고,
상기 제3 전극 라인층의 상기 제1 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 갖는 것을 특징으로 하는 메모리 소자. - 제4 항에 있어서,
상기 제3 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제2 전극 라인들을 구비한 적어도 하나의 제1 상부 전극 라인층;
대응하는 상기 제1 상부 전극 라인층의 상부에 배치되고, 각각 복수의 상기 제1 전극 라인들을 구비한 적어도 하나의 제2 상부 전극 라인층; 및
상기 제1 상부 전극 라인층과 상기 제2 상부 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고, 각각 복수의 메모리 셀들을 구비한 적어도 2개의 상부 메모리 셀층;을 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 가변 저항층은, GeSbTe, InSbTe, 및 BiSbTe 중 적어도 하나를 포함하거나 GeTe와 SbTe이 반복 적층된 초격자(super lattice) 구조를 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 선택 소자층은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 소자, 다이오드, 및 트랜지스터 중 어느 하나로 형성된 것을 특징으로 하는 메모리 소자. - 기판 상에, 제1 방향으로 연장하고 서로 이격된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층;
상기 제1 전극 라인층의 상부에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층; 및
상기 제1 전극 라인층과 상기 제2 전극 라인층 사이의, 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층;을 포함하고,
상기 제1 메모리 셀들 각각은, 상방 또는 하방으로 적층된 선택 소자층, 중간 전극층, 및 가변 저항층을 구비하되, 상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 상부로 갈수록 넓어지는 측면 경사를 가지며,
상기 제1 메모리 셀들 사이에 단위 메모리 셀을 구분시키는 셀 절연층이 배치되고, 상기 제2 전극 라인들 사이에 상기 제2 방향으로 연장하는 상부 절연층이 배치되며,
상기 셀 절연층의 상면은 상기 제2 전극 라인들 사이에서 오목한 부분을 갖는, 메모리 소자. - 제8 항에 있어서,
상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 하부 절연층이 배치되고,
상기 제1 전극 라인들은 상기 하부 절연층의 상면에 대해 리세스 된 구조를 가지며,
상기 선택 소자층이 상부로 갈수록 넓어지는 측면 경사를 가지되, 상기 하부 절연층들 사이에 배치된 것을 특징으로 하는 메모리 소자. - 제8 항에 있어서,
상기 제1 전극 라인들 사이에 상기 제1 방향으로 연장하는 하부 절연층이 배치되고,
상기 하부 절연층 상에 몰드(mold) 절연층이 배치되며,
상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 상기 몰드 절연층들 사이에 배치된 것을 특징으로 하는 메모리 소자. - 제10 항에 있어서,
상기 선택 소자층이 상부로 갈수록 넓어지는 측면 경사를 가지며,
상기 선택 소자층은 상기 제1 방향으로 연장하는 구조 또는 단위 메모리 셀마다 분리된 구조를 갖는 것을 특징으로 하는 메모리 소자. - 제10 항에 있어서,
상기 가변 저항층이 상부로 갈수록 넓어지는 측면 경사를 가지며,
상기 가변 저항층은 단위 메모리 셀마다 분리된 구조를 갖는 것을 특징으로 하는 메모리 소자. - 제8 항에 있어서,
상기 메모리 소자는,
상기 제2 전극 라인층의 상부에 배치되고, 상기 제1 전극 라인들을 구비한 제3 전극 라인층; 및
상기 제2 전극 라인층과 상기 제3 전극 라인층 사이의, 상기 제2 전극 라인들과 상기 제1 전극 라인들이 교차하는 부분들에 배치된 복수의 제2 메모리 셀들을 구비한 제2 메모리 셀층;을 포함하고,
상기 제3 전극 라인층의 상기 제1 전극 라인들은 상부로 갈수록 넓어지는 측면 경사를 갖는 것을 특징으로 하는 메모리 소자. - 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 제1 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계;
상기 제1 전극 라인층과 상기 제1 절연층 상에 상방 또는 하방으로 예비 선택 소자층, 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 적층 구조체를 형성하는 단계;
상기 제1 적층 구조체를 패터닝하여, 상기 제1 전극 라인들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계;
상기 제1 메모리 셀들 사이를 채우고 상기 제1 메모리 셀들의 상면을 덮는 제2 절연층을 형성하는 단계;
상기 제2 절연층 상에 제3 절연층을 형성하고, 상기 제3 절연층을 패터닝하여 상기 제2 방향으로 연장하고 서로 이격되며, 상기 제1 메모리 셀들의 상면을 노출시키는 복수의 트렌치들을 형성하는 단계;
상기 트렌치들을 도전 물질로 채워 상기 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고,
상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치된, 메모리 소자 제조방법. - 제14 항에 있어서,
상기 제2 절연층을 형성하는 단계에서,
상기 제2 절연층의 상면은 상기 제1 메모리 셀들의 상면 상에서 볼록하고, 상기 제1 메모리 셀들 사이에서 오목한 구조를 가지며,
상기 트렌치들을 형성하는 단계에서,
상기 제2 절연층이 상기 트렌치의 양 측면 하부 부분에 노출되며,
상기 제2 전극 라인층을 형성하는 단계에서,
상기 제2 전극 라인들의 양 측면 하부 부분이 상기 제2 절연층에 의해 덮이는 것을 특징으로 하는 메모리 소자 제조방법. - 제14 항에 있어서,
상기 제1 전극 라인들은 다마신 또는 양각 식각 공정을 통해 형성하는 것을 특징으로 하는 메모리 소자 제조방법. - 기판 상에, 제1 방향으로 연장하고 상기 제1 방향과 다른 제2 방향으로 서로 이격되며, 사이에 하부 절연층이 배치된 복수의 제1 전극 라인들을 구비한 제1 전극 라인층을 형성하는 단계;
상기 제1 전극 라인들 상에 배치되고, 각각 상방 또는 하방으로 선택 소자층, 중간 전극층, 및 가변 저항층이 적층된 복수의 제1 메모리 셀들을 구비한 제1 메모리 셀층을 형성하는 단계;
상기 제1 메모리 셀들 사이를 채우고 상기 제1 메모리 셀들의 상면을 덮는 셀 절연층을 형성하는 단계;
상기 셀 절연층 상에 상부 절연층을 형성하고, 상기 상부 절연층을 패터닝하여 상기 제2 방향으로 연장하고 서로 이격되며, 상기 제1 메모리 셀들의 상면을 노출시키는 복수의 트렌치들을 형성하는 단계;
상기 트렌치들을 도전 물질로 채워 상기 제2 방향으로 연장하고 서로 이격된 복수의 제2 전극 라인들을 구비한 제2 전극 라인층을 형성하는 단계;를 포함하고,
상기 제1 메모리 셀들은 상기 제1 전극 라인들과 상기 제2 전극 라인들이 교차하는 부분들에 배치되고,
상기 선택 소자층 및 상기 가변 저항층 중 어느 하나는 다마신 공정으로 형성하는, 메모리 소자 제조방법. - 제17 항에 있어서,
상기 제1 메모리 셀층을 형성하는 단계는,
상기 제1 도전 라인들의 상부 부분을 리세스하여 상기 제1 방향으로 연장하고 서로 이격된 복수의 하부 트렌치들을 형성하는 단계;
상기 하부 트렌치들을 채우고 상기 제1 방향으로 연장하며 서로 이격된 복수의 상기 선택 소자층들을 형성하는 단계;
상기 선택 소자층들과 상기 하부 절연층 상에 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및
상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층 및 상기 가변 전극층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법. - 제17 항에 있어서,
상기 제1 메모리 셀층을 형성하는 단계는,
상기 제1 도전 라인층과 상기 하부 절연층 상에 몰드 절연층을 형성하는 단계;
상기 몰드 절연층을 패터닝하여 상기 제1 도전 라인들의 상면을 노출시키고 상기 제1 방향으로 연장하고 서로 이격된 복수의 하부 트렌치들을 형성하는 단계;
상기 하부 트렌치들을 채우고 상기 제1 방향으로 연장하고 서로 이격된 복수의 상기 선택 소자층들을 형성하는 단계;
상기 선택 소자층들과 상기 몰드 절연층 상에 예비 중간 전극층, 및 예비 가변 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및
상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층 및 상기 가변 전극층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법. - 제17 항에 있어서,
상기 제1 메모리 셀층을 형성하는 단계는,
상기 제1 도전 라인층과 상기 하부 절연층 상에 몰드 절연층을 형성하는 단계;
상기 몰드 절연층을 패터닝하여 상기 제1 도전 라인들의 상면을 노출시키고 상기 제1 방향 및 제2 방향으로 서로 이격된 복수의 홀들을 형성하는 단계;
상기 홀들을 채우고 상기 제1 방향 및 제2 방향으로 서로 이격된 복수의 상기 선택 소자층들 또는 가변 저항층들을 형성하는 단계;
상기 선택 소자층들 또는 상기 가변 저항층들과 상기 몰드 절연층 상에 예비 중간 전극층과 예비 가변 저항층 또는 예비 선택 저항층을 포함하는 제1 상부 적층 구조체를 형성하는 단계; 및
상기 제1 상부 적층 구조체를 패터닝하여, 상기 선택 소자층들 또는 상기 가변 저항층들 상에 상기 제1 방향 및 상기 제2 방향으로 서로 이격되고, 각각 상기 중간 전극층과 상기 가변 전극층 또는 상기 선택 소자층을 구비한 복수의 상부 셀 구조체들을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
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