JP5422231B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に係り、例えば抵抗の変化によって情報を記憶する不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法に関する。

従来、電気的に書き換えが可能な不揮発性半導体メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが知られている。また、不揮発性でかつ高速なランダムアクセスが可能な半導体メモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファスの状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用したＭＴＪ（magnetic tunnel junction）素子、導電性ポリマーで可変抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）、電気パルスの印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。

このような抵抗変化型メモリは、トランジスタに変えてダイオードと可変抵抗素子とを直列に接続してメモリセルを構成することができるので、上下の配線の交差領域にメモリセルを配置するクロスポイント構造を採用することができる。このため、更なる高集積化が図れるという利点を有している（特許文献１参照）。

特表２００５−５２２０４５号公報

本発明は、メモリセル間の短絡を防ぐことができ、これによってリーク電流を低減することが可能な不揮発性半導体記憶装置及びその製造方法を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、第１の絶縁層上に設けられ、かつ第１の方向に延在する第１の配線層と、前記第１の配線層上に柱状に設けられ、かつ直列に接続された非オーミック素子と可変抵抗素子とを含み、前記可変抵抗素子は印加される電圧又は電流によって抵抗値が変化する、不揮発性メモリセルと、前記メモリセル上に設けられ、かつ平面状に形成されたバリア層と、前記バリア層上に設けられ、かつ単一の層で構成された導電層と、前記第１の絶縁層上に設けられ、かつ前記メモリセル、前記バリア層及び前記導電層の側面を覆う第２の絶縁層と、前記導電層上に設けられ、かつ第２の方向に延在する第２の配線層とを具備する。

本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、第１の絶縁層上に、第１の方向に延在する第１の配線層を形成する工程と、前記第１の配線層上に、直列に接続された非オーミック素子と可変抵抗素子とを含む不揮発性メモリセルを構成するメモリセル材料を堆積する工程と、前記メモリセル材料上にバリア層を堆積する工程と、前記バリア層上に、単一の層で構成された導電層を堆積する工程と、前記メモリセル材料が柱状になるように前記メモリセル材料、前記バリア層及び前記導電層を加工して、前記メモリセルを形成する工程と、前記メモリセル、前記バリア層及び前記導電層の側面を覆うように、前記第１の絶縁層上に第２の絶縁層を形成する工程と、前記導電層をストッパーとして用いて、前記第２の絶縁層の上面を平坦化する工程と、前記導電層上に、第２の方向に延在する第２の配線層を形成する工程とを具備する。

本発明によれば、メモリセル間の短絡を防ぐことができ、これによってリーク電流を低減することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。

比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す断面図。 比較例に係る抵抗変化型メモリの製造工程を示す平面図。 本発明の第１の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図９に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図９に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 非オーミック素子１８の構成を示す概略図。 １個のメモリセルＭＣを抽出した鳥瞰図。 第１の実施形態に係る抵抗変化型メモリの構成を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第１の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 変形例に係る抵抗変化型メモリの構成を示す平面図。 図２２に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図２２に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 他の変形例に係る抵抗変化型メモリの構成を示す平面図。 図２５に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図２５に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 本発明の第２の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図２８に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図２８に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 第２の実施形態に係る抵抗変化型メモリの製造工程を示す斜視図。 変形例に係る抵抗変化型メモリの構成を示す平面図。 図３８に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図３８に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 本発明の第３の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図４１に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図４１に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 変形例に係る抵抗変化型メモリの構成を示す平面図。 図４４に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図４４に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 本発明の第４の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図４７に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図４７に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 本発明の第５の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図５０に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図５０に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 本発明の第６の実施形態に係る抵抗変化型メモリの構成を示す平面図。 図５３に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図５３に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 メモリセルと配線層との合わせずれが発生した場合の抵抗変化型メモリの構成を示す平面図。 図５６に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 図５６に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。 第２の配線層２２を抽出して示した断面図。 第２の配線層２２の断面積とテーパー角との関係を示すグラフ。 変形例に係るＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図。 変形例に係るＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［発明に至る考察］
図１乃至図７は、比較例に係る抵抗変化型メモリの製造工程を示す断面図である。図８は、図５及び図７の断面図に対応する、抵抗変化型メモリの製造工程を示す平面図である。なお、図１乃至図５は、図８に示したＩ−Ｉ線に沿った断面図を、図６及び図７は、図８に示したＩＩＩ−ＩＩＩ線に沿った断面図を示している。

図１に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコンからなる層間絶縁層１１を堆積する。ついで、ダマシン法によって、層間絶縁層１１内に、複数の第１の配線層（ビット線）１３を形成する。すなわち、この層間絶縁層１１内に、第１の配線層１３が形成される複数の溝を形成する。ついで、これら溝内に、バリアメタル１２、第１の配線層１３を順に堆積し、バリアメタル１２及び第１の配線層１３を溝部分だけ残すようＣＭＰ（chemical mechanical polishing）法によってポリッシュして平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数の第１の配線層１３が形成される。第１の配線層１３としては、例えばタングステン（Ｗ）が用いられる。

ついで、第１の配線層１３上に、可変抵抗素子１４を構成する下部電極１５、記録層１６、上部電極１７を順に堆積する。ついで、可変抵抗素子１４上に、例えばシリコン半導体からなるダイオード１８を堆積した後、このダイオード１８上に、ＣＭＰストッパー及びリソグラフィのマスク材として機能する、例えば酸窒化シリコン或いは窒化シリコンからなる絶縁体ストッパー層１９を堆積する。

ついで、第１の配線層１３と同じパターンの積層膜が残るように、リソグラフィ及び異方性ＲＩＥ（reactive ion etching）法によって、膜１９、１８、１７、１６、及び１５をエッチングする。ついで、例えば酸化シリコンからなる絶縁層２０を試料全面に堆積して、図１の構造を得る。この際、イオンエッチングの特性から、イオンがパターン上部から直接エッチング表面に達するようにして、ボーイング（bowing）のない良好なエッチング形状を得るため、かつ、絶縁層２０中にボイド（void）やシーム（seam）を生じないようにするために、膜１９、１８、１７、１６、１５の側壁は順テーパーで加工される。

ついで、ストッパー層１９をストッパーとして用いたＣＭＰ法によって、絶縁層２０の上面を平坦化し、図２の構造を得る。このＣＭＰ工程によって、図２に示すように、若干絶縁層２０がストッパー層１９より中央部の高さが低く、いわゆるディッシング（dishing）形状となる。ついで、例えば燐酸溶液によりストッパー層１９の剥離を行い、図３の構造を得る。

シリコン半導体から形成されたダイオード１８の場合、後で形成する低抵抗金属であるタングステン（Ｗ）や銅（Ｃｕ）が拡散すると、深い準位を形成してキャリアの捕獲準位となりダイオード１８の整流特性が劣化する。このため、図４に示すように、第２の配線層２２を堆積する前に、バリアメタル２１となる例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）を、例えば２〜２０ｎｍの厚さで、ダイオード１８上の溝（ストッパー層１９が形成されていた領域）に堆積する。

ついで、第２の配線層２２として例えばタングステン（Ｗ）を試料全面に堆積することにより、図５の構造を得る。この場合、ストッパー層１９の側壁が順テーパーとなっていたため、バリアメタル２１の側壁が逆テーパーとなり、ストッパー層１９の剥離した部分に上に向かって狭くなる溝が形成される。このため、図５に示すように、第２の配線層２２にボイド（void）が形成されやすくなる問題が生じる。このようなボイド（void）が形成されると、配線抵抗が上昇する問題と、第２の配線層２２がボイド（void）により分断され、かつ側壁に抵抗率が第２の配線層２２より高いバリアメタル２１が形成されているので、第２の配線層２２の一部に電流が集中し、配線信頼性が劣化する問題とが生じる。

ついで、図６に示すように、第１の配線層１３と直交するパターンを有する第２の配線層２２を形成するために、リソグラフィ及び異方性ＲＩＥ法によって、第２の配線層２２を加工する。これにより、図８に示すように、バリアメタル２１上に、それぞれがＹ方向に延在するライン状の複数の第２の配線層２２が形成される。

ここで、図６に示すように、バリアメタル２１は配線材よりエッチングされにくい材料を用いるので、切り立った側壁にバリアメタル２１が残る。これは、ストッパー層１９を順テーパーで形成し、ストッパー層１９が剥離された溝にバリアメタル２１を形成するために生じる問題である。さらに、第２の配線層２２にボイド（void）が形成された場合には、図６に示すように、ボイド部分の第２の配線層２２の量が少ないため、ボイド（void）の下に相当する部分でエッチングが進み、ダイオード１８内に溝が形成されてしまう。

ついで、可変抵抗素子１４及びダイオード１８を有するメモリセルＭＣを所望の形状に加工し、かつＸ方向において複数のメモリセルに分離するために、ライン状の積層膜を、ＲＩＥ法によってエッチングする。このエッチングを進めた場合の工程断面図を図７に示す。バリアメタル２１がエッチングされにくい材料の場合には、このバリアメタル２１の形状がエッチングにて下層に転写され、図７に示すように、側壁で形成された部分に膜２１、１８、１７、１６、及び１５の角残りが形成されてしまう。これにより、２１、１８、及び１７のいずれかの電極で角残りの残膜が生じた場合には、隣接する第２の配線層２２間で、２１、１８、及び１７のいずれかの導電体又は半導体による短絡が生じ、第２の配線層２２間に大きな電圧を印加するとリーク電流が増大するという問題が生じる。また、角残りの寸法が細いため、残膜がエッチングにより浮遊して他のパターンの短絡やパターン異常の原因となる。

また、図８に示すように、対向する第２の配線層２２間に２１、１８、又は１７による尖った箇所が生じると、電界集中により配線間の絶縁耐圧確保が困難になる。よって、リーク電流による消費電力を削減しつつ、配線ピッチをより縮小して高密度メモリセルを形成したり、配線長を大きくして大規模アレイを形成するのが困難となる。さらに、図７に示すように、ダイオード１８内に形成された溝のパターンが第１の配線層１３に転写されるため、第１の配線層１３の抵抗が上昇してしまう。

また、絶縁体からなるストッパー層１９の堆積と、このストッパー層１９の剥離の工程とが必要であり、その分工程が複雑となる。また、図５に示すように、第２の配線層２２とダイオード１８との間にバリアメタル２１が形成されているので、このバリアメタル２１の分、第２の配線層２２を加工するのにアスペクト比が増大する。また、ストッパー層１９の剥離工程で生じた逆テーパーの溝にバリアメタル２１及び第２の配線層２２を埋め込む必要があり、このためにはカバレッジの良い堆積装置が必要になる。一般にカバレッジの良い堆積装置は反応速度律速を用いていることが多く、堆積速度が低下し、スループットが低下してしまう。

以下に、このような知見に基づいて構成された本発明の実施形態について説明する。

［第１の実施形態］
図９は、本発明の第１の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図１０は、図９に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図１１は、図９に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層１１が設けられている。この層間絶縁層１１内に複数形成された溝内には、それぞれがＸ方向に延在するライン状の複数の第１の配線層（ビット線）１３が設けられている。第１の配線層１３の導電体材料としては、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）等が挙げられる。特に、第１の配線層１３形成後の積層構造を作製する、又は可変抵抗素子や非オーミック素子を活性化させるための熱プロセスに強い材料、及び抵抗の低い材料であるタングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）が好ましい。第１の配線層１３は、その幅は１０〜２００ｎｍであり、配線間間隔は１０〜２００ｎｍであり、厚さは１０〜２００ｎｍである。

第１の配線層１３は、その側面及び底面がバリアメタル１２で覆われている。このバリアメタル１２は、タングステン（Ｗ）等からなる第１の配線層１３が層間絶縁層１１に拡散するのを防ぐ。バリアメタル１２は、その厚さが２〜５０ｎｍであり、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＡｌＮ等が用いられる。このように、第１の配線層１３は、ダマシン配線によって構成されている。ダマシン法によって形成されたダマシン配線（第１の配線層１３）は、上に向かって広くなるテーパー形状を有している。

第１の配線層１３上には、柱（pillar）状の複数の不揮発性メモリセルＭＣが設けられている。各メモリセルＭＣは、直列に接続された可変抵抗素子１４及び非オーミック素子１８を備えている。

具体的には、第１の配線層１３上には、柱（pillar）状の複数の可変抵抗素子１４が設けられている。可変抵抗素子１４は、下部電極１５、記録層１６、上部電極１７が順に積層されて構成されている。記録層１６は、電圧又は電流が印加されることにより、少なくとも２値以上の抵抗値を、少なくとも室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現する。

記録層１６の材料としては、遷移金属酸化膜や、チタン（Ｔｉ）又は銅（Ｃｕ）の酸化物等が用いられ、具体的には、酸化ニッケル（ＮｉＯ）、酸化チタン（ＴｉＯ）、ＺｎＭｎＯ_ｘ、酸化タングステン（ＷＯ）、酸化鉄（ＦｅＯ）、酸化銅（ＣｕＯ）、酸化コバルト（ＣｏＯ）等が挙げられる。記録層１６の厚さは、５〜１００ｎｍである。

また、記録層１６は、絶縁破壊によって高抵抗状態から低抵抗状態を実現する材料によって構成してもよい。このような記録層１６の材料としては、例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、アルミナ等が挙げられる。その厚さは、１〜１０ｎｍである。或いは、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅＳｂ_ｘＴｅ_ｙ）、ＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅＳｂ、ＩｎＧｅ_ｘＴｅ_ｙなどを用いても良い。

下部電極１５及び上部電極１７はそれぞれ、電極としての役目に加えて、記録層１６に対するバリア、又は接着層としての役目を同時に担うことも可能であり、金属、その導電性酸化物、その導電性炭化物、又はその導電性窒化物が用いられる。下部電極１５及び上部電極１７はそれぞれ、その厚さが２〜１００ｎｍである。

下部電極１５及び上部電極１７の導電材料としては、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ＴｉＡｌＮ、ＳｒＲｕＯ、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化ルテニウム（ＲｕＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、コバルト（Ｃｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＬａＮｉＯ、アルミニウム（Ａｌ）、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、ロジウム（Ｒｈ）、ＴａＡｌＮ、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）、窒化タングステン（ＷＮ）等が挙げられる。

可変抵抗素子１４上には、非オーミック素子１８が設けられている。一方向の極性の、例えば負にならない０Ｖ以上の電圧を第１の配線層と第２の配線層との間に印加する非オーミック素子１８としては、図１２に示すように、（ａ）Ｎ型半導体（Ｎ型ｐｏｌｙ−Ｓｉ）と金属とを接触させたショットキーダイオード、（ｂ）Ｐ型半導体（Ｐ型ｐｏｌｙ−Ｓｉ）とＮ型半導体（Ｎ型ｐｏｌｙ−Ｓｉ）とを接合したＰＮ接合ダイオード、（ｃ）Ｐ型半導体とＮ型半導体との間にＩ層（intrinsic（真性半導体））を挟んだＰＩＮ接合ダイオード等の各種ダイオードを用いることができる。非オーミック素子１８の厚さは、５〜３００ｎｍの範囲に設定される。

非オーミック素子１８としては、シリコン（Ｓｉ）、ＳｉＧｅ、ゲルマニウム（Ｇｅ）等の半導体を含むダイオードとするのが、界面準位が少なく従来の半導体プロセスを用いて制御性良く形成することができるので望ましい。また、ダイオードを可変抵抗素子１４と直列に接続して使用する場合は、その特性上、整流特性により、逆方向電流を阻止することができるので、面内で配線アレイ構造を形成しても、配線に一定方向の電圧極性駆動（いわゆるユニポーラ動作）を行うことができる。これにより、周辺回路に単一極性の電圧素子を用いることができるため、周辺回路を縮小することができる。

なお、図１２に示すように、他の非オーミック素子１８としては、正負の極性の電圧を第１の配線層と第２の配線層とに印加する場合には、例えば、（ｄ）２個の金属層（metal）で絶縁層（insulator）を挟んだＭＩＭ（metal-insulator-metal）構造、（ｅ）２個の半導体層（ｐｏｌｙ−Ｓｉ）で絶縁層（insulator）を挟んだＳＩＳ構造（semiconductor-insulator-semiconductor）等を用いることができる。この場合、可変抵抗素子１４としては、バイポーラ動作を行うことが可能である。

非オーミック素子（例えばダイオード）１８上には、ダイオード１８と後述するストッパー層３０とのバリア、及び接着層として機能するバリアメタル２１が設けられている。バリアメタル２１の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＡｌＮが挙げられる。バリアメタル２１の厚さは、２〜５０ｎｍである。ダイオード１８の上方に形成される低抵抗金属であるタングステン（Ｗ）、銅（Ｃｕ）、コバルト（Ｃｏ）、又はニッケル（Ｎｉ）等が、半導体からなるダイオード１８に拡散すると、このダイオード１８に深い準位を形成してキャリアの捕獲準位となり、ダイオードの整流特性が劣化する。このため、ダイオード１８と低抵抗金属との間にバリアメタル２１を形成し、ダイオード１８と低抵抗金属とが直接接触しないようにしている。

バリアメタル２１上には、層間絶縁層のＣＭＰ工程でストッパーとして用いられるストッパー層３０が設けられている。ストッパー層３０は、導電体からなり、その導電材料としては、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ＴｉＡｌＮ、ＳｒＲｕＯ、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化ルテニウム（ＲｕＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）、コバルト（Ｃｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＬａＮｉＯ、アルミニウム（Ａｌ）、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、ロジウム（Ｒｈ）、ＴａＡｌＮ、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）、窒化タングステン（ＷＮ）等が挙げられる。

ストッパー層３０上には、それぞれがＹ方向に延在するライン状の複数の第２の配線層（ワード線）２２が設けられている。第２の配線層２２としては、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）等が挙げられる。第２の配線層２２は、その幅は１０〜２００ｎｍであり、配線間間隔は１０〜２００ｎｍであり、厚さは１０〜２００ｎｍである。

柱状の積層体（メモリセルＭＣ、バリアメタル２１及びストッパー層３０）間には、層間絶縁層２０が設けられている。バリアメタル２１及びストッパー層３０はそれぞれ、その側面が層間絶縁層２０に接しており、また、面内方向に単一の層で構成されている。図１０に示すように、ストッパー層３０の上面の位置は、層間絶縁層２０の上面の位置と同じである。なお、厳密に言えば、層間絶縁層２０の上面がディッシング形状である場合、「層間絶縁層２０の上面」とは、ストッパー層３０に接する層間絶縁層２０の端部を意味する。

層間絶縁層２０上かつ第２の配線層２２間には、層間絶縁層３１が設けられている。層間絶縁層２０及び３１の材料としては、酸化シリコン（ＳｉＯ_２）、ＴＥＯＳ（tetra-ethyl-ortho-silicate）、ＨＤＰ（high density plasma）−ＳｉＯ_２、ＨＳＱ（hydrogen silsesquioxane）、ＭＳＱ（methyl silsesquioxane）、ＢＰＳＧ（boron phosphorus silicate glass）、ＰＳＧ（phosphorus silicate glass）、ＢＳＧ（boron silicate glass）、ポリシラザン等が挙げられる。このようにして、本実施形態の抵抗変化型メモリが構成されている。

図９乃至図１１から明らかなように、比較例と異なり、バリアメタル２１は、層間絶縁層２０の切り立った側壁には形成されておらず、平坦に形成されている。よって、ストッパー層３０の側面にバリアメタル２１が形成されない分、ストッパー層３０の幅を大きくすることができるため、メモリセルの直列抵抗が上昇する問題を緩和することができる。

本実施形態の抵抗変化型メモリについてさらに解りやすくするために、１個のメモリセルＭＣに相当する鳥瞰図を図１３に示す。図１３のように、第１の配線層１３の延在方向と第２の配線層２２の延在方向は直交、若しくはねじれの位置関係にあり、これら配線層間の近接した部分に、可変抵抗素子１４とダイオード１８とが電気的に直列に接続されるように形成され、１個のメモリセルＭＣを構成している。

このメモリセルＭＣを単位としたクロスポイント型アレイ構造を有する抵抗変化型メモリを図１４に示す。なお、図１４では、層間絶縁層２０及び３１の図示は省略している。

このクロスポイント型アレイ構造では、複数の第１の配線層１３と複数の第２の配線層２２との近接した部分すべてに、メモリセルＭＣが周期的に形成され、稠密なメモリセルアレイが形成されている。また、第２の配線層２２は、ダイオード１８に電気的に接続される端子を並列接続し、第１の配線層１３は、可変抵抗素子１４に電気的に接続される端子を並列接続している。

このような第１の配線層と第２の配線層とによって形成されるアレイ構造により、抵抗変化するメモリセルのデータを読み出すことができることは、例えば、特許第３８３９９５８号公報に記載された回路及び技術で公知なのでここでは説明を省略する。

次に、本実施形態に係る抵抗変化型メモリの製造方法の一例について説明する。

まず、図１５に示すように、例えばシリコン単結晶基板（図示せず）上にＭＯＳトランジスタやバイポーラトランジスタを作成するＦＥＯＬ（front end of line）プロセスを行い、このＦＥＯＬ構造上に、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層１１を、１０〜１０００ｎｍの厚さで堆積する。

ついで、図１６に示すように、ダマシン法によって、層間絶縁層１１内に、複数の第１の配線層１３を形成する。すなわち、層間絶縁層１１内に、第１の配線層１３が形成される複数の溝を形成する。ついで、これら溝内に、バリアメタル１２（図示せず）、第１の配線層１３を順に堆積し、バリアメタル１２及び第１の配線層１３を溝部分だけ残すようにＣＭＰ法によってポリッシュして平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数の第１の配線層１３が形成される。第１の配線層１３としては、例えばタングステン（Ｗ）が用いられる。

ついで、図１７に示すように、第１の配線層１３上に、可変抵抗素子１４を構成する下部電極１５、記録層１６、上部電極１７を順に堆積する。さらに、可変抵抗素子１４上に、例えばシリコン半導体からなるダイオード１８を堆積した後、ダイオード１８上に、バリアメタル２１を堆積する。ついで、層間絶縁層２０のＣＭＰ工程においてストッパーとして機能する、導電体からなるストッパー層３０を堆積する。

ついで、図１８に示すように、リソグラフィ及び異方性ＲＩＥ法によって、積層膜を加工し、柱状の複数のメモリセルＭＣを形成する。このエッチングは、第１の配線層１３の上面が露出するまで行われる。

ついで、図１９に示すように、第１の配線層１３上かつメモリセルＭＣ間にストッパー層３０の上面に達するまで、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層２０を埋め込む。そして、ストッパー層３０をストッパーとして用いて、ＣＭＰ法によって、層間絶縁層２０の上面を平坦化する。これにより、図１０に示すように、層間絶縁層２０は、ストッパー層３０の側面に接し、その上面が平坦である。実際には、プロセスの制約上、図１０に示すように、若干層間絶縁層２０がストッパー層３０より中央部の高さが低く、いわゆるディッシング（dishing）形状となる。換言すると、層間絶縁層２０の上面は凹んでいる。従って、本実施形態では、この「平坦」には、ディッシング形状も含まれる。ディッシング形状は、平坦化工程に用いる方法、及び平坦化の対象である絶縁層の幅によって変わってくる。例えば、絶縁層の幅が５０ｎｍ程度としたとき、その中央部が端に比べて２ｎｍ〜１５ｎｍ程度下がる。

ついで、図２０に示すように、層間絶縁層２０上に、第２の配線層２２を堆積する。この際、第２の配線層２２としての導電材料は、既に図１９の工程によって層間絶縁層２０の上面が平坦化されているので、カバレッジが悪い導電材料を用いても堆積できる。比較例では、図５のように、第２の配線層２２と層間絶縁層２０との間に、バリアメタル２１が形成されており、バリアメタル２１及び第２の配線層２２を絶縁体ストッパー層１９の剥離で生じた逆テーパーの溝に埋め込む必要があるために、カバレッジの良い堆積装置が必要になっていた。これに比べ、本実施形態では、第２の配線層２２の堆積工程において、カバレッジが悪い導電材料や、ＰＶＤ（physical vapor deposition）法若しくはスパッタ法を用いることができるため、明らかにプロセスが容易である。

また、反応速度律速よりも堆積速度が速い成膜法、例えば、ＰＶＤ法やスパッタ法によってスループット良く第２の配線層２２を堆積することができる。よって、ＣＶＤ（chemical vapor deposition）法での原料物質が分解して膜中に取り込まれる不純物、例えば、炭素、窒素、又は水を減らして堆積することができ、成膜温度も原料物質の分解温度に律速されない温度、例えば６００℃より低い温度にて、第２の配線層２２を低温形成することができる。よって、高温熱処理によって記録層１６が劣化する場合、ＰＶＤ法やスパッタ法で第２の配線層２２となる導電材料を成膜することにより、記録層１６の劣化を防ぐことができる。

さらに、金属のＣＶＤ法による堆積では、堆積する前の表面の電子供給量により成膜速度が変わるため、絶縁体上と金属上とでは成膜厚さが異なる。このため、第２の配線層２２をＣＶＤ法によって成膜する場合、カバレッジを改善するには、図５のように、均一な成膜のために必要とされるバリアメタル２１を層間絶縁層２０の上面及び側面にも形成する必要がある。このため、比較例では、バリアメタル２１分、第２の配線層２２を加工するのにアスペクト比が増大する問題が生じていたが、本実施形態ではこの問題を防ぐことができる。なお、アスペクト比とは、例えば図１０を参照すると、柱状のメモリセルＭＣの幅（可変抵抗素子１４或いはダイオード１８の幅）に対する、メモリセルＭＣの底面からストッパー層３０の上面までの高さの比を意味している。

ついで、リソグラフィ及びＲＩＥ法によって、第２の配線層２２を加工する。このエッチングを層間絶縁層２０の上面が露出するまで行うことにより、複数の第２の配線層２２を電気的に分離する。これにより、ストッパー層３０と電気的に接続し、それぞれがＸ方向に延在するライン状の複数の第２の配線層２２が形成される。ＲＩＥ法によって形成された第２の配線層２２は、上に向かって狭くなるテーパー形状を有している。第２の配線層２２としては、例えばタングステン（Ｗ）が用いられる。

その後、複数の第２の配線層２２間を埋め込むように、層間絶縁層２０上に、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層３１（図示せず）を１０〜１０００nmの厚さで堆積する。このようにして、図９〜図１１に示したクロスポイント型アレイ構造を有する抵抗変化型メモリが形成される。

このように形成された本実施形態の抵抗変化型メモリは、以下のような効果を有する。

本実施形態では、比較例で問題であったバリアメタル２１の側壁残りに起因する膜１８、１７、１６、及び１５の角残りが形成されてしまうことがない。これにより、バリアメタル２１、ダイオード１８、及び上部電極１７のいずれかの角残りに起因する短絡によって、第２の配線層２２間に大きな電圧を印加することにより発生するリーク電流が増大する問題を防ぐことができる。

また、比較例では、角残りの寸法が細いため、残膜がエッチングにより浮遊して他パターンの短絡やパターン異常の原因となっていた。よって、図８のように対向する第２の配線層２２間にバリアメタル２１、ダイオード１８、及び上部電極１７による尖った箇所が形成されると、電界集中により配線層間の絶縁耐圧確保が困難になるが、本実施形態では、この問題も生じない。よって、リーク電流による消費電力を削減しつつ、配線ピッチをより縮小して高密度メモリセルアレイを形成したり、配線長を大きくして大規模アレイを形成することが可能となる。

また、比較例では、第２の配線層２２内にボイド（void）が形成された場合には、ボイド部分の導電体の量が少なくなるため、図６のように、ボイドの下に相当する部分でエッチングが進んでしまう。これにより、図７のように、ダイオード１８内の溝が第１の配線層１３に転写されるため、第１の配線層１３の抵抗が上昇する問題が生じていた。しかし、本実施形態では、抵抗上昇や変動のない良好な第１の配線層１３を実現することができる。

また、比較例では、ＣＭＰストッパー層１９となる絶縁層の堆積と、ストッパー層１９の剥離工程とが必要であり、その分工程が複雑であった。本実施形態では、導電性のＣＭＰストッパー層３０を用いているので、絶縁層の剥離工程が不要となり、工程を短くできる利点がある。

（第１の変形例）
次に、第１の実施形態に係る抵抗変化型メモリの第１の変形例について説明する。図２２は、第１の変形例に係る抵抗変化型メモリの構成を示す平面図である。図２３は、図２２に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図２４は、図２２に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

第１の変形例では、図１０に示したＣＭＰストッパー層３０を省略している。そして、図２３に示すように、バリアメタル２１をバリアとしての機能を果たす厚さより厚く堆積することによって、このバリアメタル２１に、層間絶縁層２０のＣＭＰストッパーとしての役割を担わせている。バリアメタル２１は、面内方向に単一の層によって構成されており、その側面は層間絶縁層２０に接している。また、バリアメタル２１をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０の上面は、平坦、又はディッシング（dishing）形状となる。バリアメタル２１の上面の位置は、層間絶縁層２０の上面の位置と同じである。

ＣＭＰストッパーとして用いられるバリアメタル２１は、その硬度が高く設定される。バリアメタル２１の硬度を高くすることで、層間絶縁層２０のＣＭＰ工程をバリアメタル２１の上面で止めることができる。このようなバリアメタル２１の材料としては、窒化チタン（ＴｉＮ）、ＴｉＡｌＮ、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等が挙げられる。

第１の変形例の製造方法は、ＣＭＰストッパー層３０を省略すること、かつバリアメタル２１を厚く堆積すること以外は、第１の実施形態と同じである。

従って第１の変形例では、ＣＭＰストッパー層３０となる材料の堆積工程、及びエッチング工程を省略することが可能になる。また、図１０のバリアメタル２１及びストッパー層３０を合わせた厚さに比べて、図２３のバリアメタル２１の厚さを薄くすることができるため、アスペクト比がより低減できる。

（第２の変形例）
次に、第１の実施形態に係る抵抗変化型メモリの第２の変形例について説明する。図２５は、第２の変形例に係る抵抗変化型メモリの構成を示す平面図である。図２６は、図２５に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図２７は、図２５に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

第２の変形例では、第２の配線層２２を、第１の配線層１３と同様に、ダマシン配線によって構成している。ストッパー層３０上には、バリアメタル３２及び第２の配線層２２が設けられている。バリアメタル３２は、第２の配線層２２の底面及び側面を覆っている。ダマシン配線によって構成される第２の配線層２２は、上に向かって広くなるテーパー形状を有している。バリアメタル３２の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＡｌＮ等が挙げられる。層間絶縁層２０上かつバリアメタル３２間には、層間絶縁層３１が埋め込まれている。

第２の配線層２２の形成方法は、第１の配線層１３の形成方法と同じである。具体的には、層間絶縁層２０及びストッパー層３０上に、層間絶縁層３１を堆積する。ついで、層間絶縁層３１内に、第２の配線層２２が形成される複数の溝を形成する。ついで、これらの溝内に、バリアメタル３２、第２の配線層２２を順に堆積し、バリアメタル３２及び第２の配線層２２を溝部分だけ残すようＣＭＰ法によってポリッシュして平坦化する。これにより、層間絶縁層３１内に、それぞれがＹ方向に延在するライン状の複数の第２の配線層２２が形成される。

第２の変形例の効果も、第１の実施形態と同じである。また、第２の変形例に第１の変形例を適用することも可能である。

［第２の実施形態］
第２の実施形態は、第１の配線層１３の１方向のパターニングを、可変抵抗素子１４や非オーミック素子１８の側壁加工と同時に行うことにより、配線形成のリソグラフィやエッチング工程数を削減するようにしている。

図２８は、本発明の第２の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図２９は、図２８に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図３０は、図２８に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

層間絶縁層１１上には、バリアメタル１２が設けられている。バリアメタル１２上には、第１の配線層１３が設けられている。第１の配線層１３は、Ｘ方向に延在するようにライン状に形成されている。第１の実施形態と異なり、バリアメタル１２及び第１の配線層１３は、層間絶縁層１１内に埋め込まれておらず、層間絶縁層１１上に設けられている。また、第１の実施形態と異なり、バリアメタル１２は、第１の配線層１３の底面のみに設けられている。

第１の配線層１３上には、柱状のメモリセルＭＣ（可変抵抗素子１４、及び非オーミック素子１８を含む）が設けられている。非オーミック素子（例えばダイオード）１８上には、ダイオード１８とストッパー層３０とのバリア、及び接着層として機能するバリアメタル２１が設けられている。バリアメタル２１上には、層間絶縁層のＣＭＰ工程でストッパーとして用いられ、導電体からなるストッパー層３０が設けられている。ストッパー層３０上には、それぞれがＹ方向に延在するライン状の複数の第２の配線層２２が設けられている。

柱状の積層体（メモリセルＭＣ、バリアメタル２１及びストッパー層３０）間には、層間絶縁層２０及び層間絶縁層３１が設けられている。すなわち、Ｙ方向に隣接する積層体間には、層間絶縁層２０が設けられている。Ｘ方向に隣接する積層体間には、層間絶縁層３１が設けられている。バリアメタル２１及びストッパー層３０はそれぞれ、その側面が層間絶縁層２０及び層間絶縁層３１に接しており、また、面内方向に単一の層で構成されている。図２９に示すように、ストッパー層３０の上面の位置は、層間絶縁層２０の上面の位置と同じである。また、第１の配線層１３間には、層間絶縁層２０が設けられている。第２の配線層２２間には、層間絶縁層３１が設けられている。

第２の実施形態の抵抗変化型メモリを構成する各層の材料は、第１の実施形態と同じである。このようにして、本実施形態の抵抗変化型メモリが構成されている。

次に、本実施形態に係る抵抗変化型メモリの製造方法の一例について説明する。

まず、図３１に示すように、例えばシリコン単結晶基板（図示せず）上にＭＯＳトランジスタやバイポーラトランジスタを作成するＦＥＯＬプロセスを行い、このＦＥＯＬ構造上に、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層１１を、１０〜１０００ｎｍの厚さで堆積する。

ついで、図３２に示すように、層間絶縁層１１上に、バリアメタル１２（図示せず）、第１の配線層１３、可変抵抗素子１４（下部電極１５、記録層１６、上部電極１７）、ダイオード１８、バリアメタル２１、ストッパー層３０を順に堆積する。これらの膜は、平坦な表面に堆積することができるため、カバレッジが悪い材料であっても堆積可能である。特に、第１の実施形態と異なり、第１の配線層１３が均一な表面に堆積できる。よって、反応速度律速よりも堆積速度が速い成膜方法、例えば、ＰＶＤ法やスパッタ法によってスループット良くバリアメタル１２及び第１の配線層１３を堆積することができる。これにより、ＣＶＤ法での原料物質が分解して膜中に取り込まれる不純物、例えば、炭素、窒素、又は水を減らして堆積することができ、成膜温度も原料物質の分解温度に律速されない温度、例えば６００℃より低い温度にて、低温形成することができる。ＰＶＤ法やスパッタ法で第１の配線層１３を形成することにより、劣化を防ぐことができる。

ついで、図３３に示すように、リソグラフィ及び異方性ＲＩＥ法によって、積層膜を加工し、それぞれがＸ方向に延在する複数の積層体に分離する。このエッチングは、層間絶縁層１１の上面が露出するまで行われ、バリアメタル１２及び第１の配線層１３を分離できる深さとする。

ついで、図３４に示すように、ライン状の積層体の間に、層間絶縁層２０を埋め込む。そして、ストッパー層３０をストッパーとして用いて、ＣＭＰ法によって、層間絶縁層２０の上面を平坦化する。これにより、図２９に示すように、層間絶縁層２０は、ストッパー層３０の側面に接し、その上面が平坦、又はディッシング（dishing）形状となる。

ついで、図３５に示すように、層間絶縁層２０上に、第２の配線層２２を堆積する。この際、第２の配線層２２としての導電材料は、既に図３４の工程によって層間絶縁層２０の上面が平坦化されているので、カバレッジが悪い導電材料を用いても堆積できる。また、反応速度律速よりも堆積速度が速い成膜方法、例えば、ＰＶＤ法やスパッタ法によってスループット良く第２の配線層２２を堆積することができる。

ついで、図３６に示すように、リソグラフィ及び異方性ＲＩＥ法によって、第２の配線層２２をライン状に加工し、さらに、第１の配線層１３の上面が露出するまでエッチングを行う。これにより、第１の配線層１３上に、柱状の複数のメモリセルが形成され、さらに、ストッパー層３０上には、それぞれがＹ方向に延在する複数の第２の配線層２２が形成される。

ついで、図３７に示すように、ライン状の積層体の間に、層間絶縁層３１を埋め込む。そして、層間絶縁層３１の上面を、ＣＭＰ法によって平坦化する。これにより、層間絶縁層３１は、ストッパー層３０及び第２の配線層２２の側面に接し、その上面が平坦、又はディッシング（dishing）形状となる。このようにして、図２８〜図３０に示したクロスポイント型アレイ構造を有する抵抗変化型メモリが形成される。

本実施形態では、ダイオード１８及び可変抵抗素子１４を含む積層膜を、第１の配線層１３と同じ配線ピッチにて１方向にライン状に加工し、ついで、第２の配線層２２と同じ配線ピッチで第１の配線層１３と直交する方向にライン状に加工することにより、柱状の複数のメモリセルＭＣを形成している。よって、本実施形態の製造方法では、より稠密な構造を形成できるライン状の繰り返し構造のリソグラフィを用いることができるため、第１の実施形態のように柱状のメモリセルを１回のリソグラフィで形成する場合に比べて、より稠密なメモリセルアレイを形成することができる。

また、柱状構造を第１の配線層１３を形成するリソグラフィとパターニング、及び、第２の配線層２２を形成するリソグラフィとパターニングによって形成している。これは、図２９及び図３０に示すように、メモリセルＭＣを含む柱状構造は、Ｙ方向では層間絶縁層２０の側壁に接しており、Ｘ方向では層間絶縁層３１の側壁を接していることから明らかである。よって、柱状構造と第１の配線層１３及び第２の配線層２２との合わせずれがなく、配線構造と自己整合的に柱状構造のメモリセルＭＣを形成することができる。すなわち、ストッパー層３０の２辺は、第１の配線層１３の２辺と自己整合的に形成され、ストッパー層３０の他の２辺は、第２の配線層２２の２辺と自己整合的に形成される。

本実施形態では、抵抗変化型メモリを構成する全ての層の加工をＲＩＥ法で行っているため、各層は、上に向かって狭くなるテーパー形状を有している。

また、ライン状のパターニングには、特開平８−５５９０８号公報に述べられているような、側壁加工を用いたリソグラフィの加工限界ピッチの倍ピッチによる作成方法を用いても勿論よく、この作成方法を用いることで、より稠密なクロスポイント型アレイ構造が形成できる。

以上詳述したように本実施形態では、バリアメタル２１、ダイオード１８、及び上部電極１７のいずれかの角残りに起因する短絡を防ぐことが可能となる。これにより、第２の配線層２２間に大きな電圧を印加することにより発生するリーク電流が増大する問題を防ぐことができる。その他の効果は、第１の実施形態と同じである。

なお、第２の配線層２２は、第１の実施形態の第２の変形例と同様に、ダマシン配線により構成してもよい。

（変形例）
次に、第２の実施形態に係る抵抗変化型メモリの変形例について説明する。図３８は、変形例に係る抵抗変化型メモリの構成を示す平面図である。図３９は、図３８に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図４０は、図３８に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

この変形例では、図２９に示したＣＭＰストッパー層３０を省略している。そして、図３９に示すように、バリアメタル２１をバリアとしての機能を果たす厚さより厚く堆積することによって、このバリアメタル２１に、層間絶縁層２０のＣＭＰストッパーとしての役割を担わせている。バリアメタル２１は、面内方向に単一の層によって構成されており、その側面は層間絶縁層２０に接している。また、バリアメタル２１をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０の上面は、平坦、又はディッシング（dishing）形状となる。

また、層間絶縁層３１は、バリアメタル２１の側面に接している。第２の配線層２２をストッパーとして用いたＣＭＰ工程によって、層間絶縁層３１の上面は、平坦、又はディッシング（dishing）形状となる。

ＣＭＰストッパーとして用いられるバリアメタル２１は、その硬度が高く設定される。バリアメタル２１の硬度を高くすることで、層間絶縁層２０のＣＭＰ工程をバリアメタル２１の上面で止めることができる。このようなバリアメタル２１の材料としては、窒化チタン（ＴｉＮ）、ＴｉＡｌＮ、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等が挙げられる。

変形例の製造方法は、ＣＭＰストッパー層３０を省略すること、かつバリアメタル２１を厚く堆積すること以外は、第２の実施形態と同じである。

従って変形例では、ＣＭＰストッパー層３０となる材料の堆積工程、及びエッチング工程を省略することが可能になる。また、図２９のバリアメタル２１及びストッパー層３０を合わせた厚さに比べて、図３９のバリアメタル２１の厚さを薄くすることができるため、アスペクト比がより低減できる。

［第３の実施形態］
第３の実施形態は、可変抵抗素子１４と非オーミック素子１８との積層順序が、第２の実施形態と比べて逆になっており、非オーミック素子１８上に可変抵抗素子１４を配置するようにしている。

図４１は、本発明の第３の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図４２は、図４１に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図４３は、図４１に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

層間絶縁層１１上には、バリアメタル１２が設けられている。バリアメタル１２上には、第１の配線層１３が設けられている。第１の配線層１３は、Ｘ方向に延在するようにライン状に形成されている。

第１の配線層１３上には、バリアメタル２１を介して、柱状のメモリセルＭＣ（可変抵抗素子１４、及び非オーミック素子１８を含む）が設けられている。具体的には、第１の配線層１３上には、柱状のバリアメタル２１が設けられている。バリアメタル２１上には、非オーミック素子（例えばダイオード）１８が設けられている。バリアメタル２１は、第１の配線層１３とダイオード１８とのバリア、及び接着層として機能する。

ダイオード１８上には、下部電極１５、記録層１６、上部電極１７が順に積層された可変抵抗素子１４が設けられている。可変抵抗素子１４上には、層間絶縁層のＣＭＰ工程でストッパーとして用いられるストッパー層３０が設けられている。ストッパー層３０上には、それぞれがＹ方向に延在するライン状の複数の第２の配線層２２が設けられている。

柱状の積層体（バリアメタル２１、メモリセルＭＣ及びストッパー層３０）間には、層間絶縁層２０及び層間絶縁層３１が設けられている。すなわち、Ｙ方向に隣接する積層体間には、層間絶縁層２０が設けられている。Ｘ方向に隣接する積層体間には、層間絶縁層３１が設けられている。バリアメタル２１及びストッパー層３０はそれぞれ、面内方向に単一の層で構成されており、その側面は層間絶縁層２０及び層間絶縁層３１に接している。図２９に示すように、ストッパー層３０の上面の位置は、層間絶縁層２０の上面の位置と同じである。また、第１の配線層１３間には、層間絶縁層２０が設けられている。第２の配線層２２間には、層間絶縁層３１が設けられている。

第３の実施形態の抵抗変化型メモリを構成する各層の材料は、第１の実施形態と同じである。このようにして、本実施形態の抵抗変化型メモリが構成されている。

次に、本実施形態に係る抵抗変化型メモリの製造方法の一例について説明する。第３の実施形態に係る抵抗変化型メモリは、第２の実施形態の可変抵抗素子１４、ダイオード１８、バリアメタル２１の積層順序を逆にすることで形成される。

ＦＥＯＬ構造上に、例えば、酸化シリコン、又は窒化シリコンからなる層間絶縁層１１を堆積するまでは、第２の実施形態の図３１と同じである。ついで、層間絶縁層１１上に、バリアメタル１２、第１の配線層１３、バリアメタル２１、ダイオード１８、可変抵抗素子１４（下部電極１５、記録層１６、上部電極１７）、ストッパー層３０を順に堆積する。

先に形成した第１の配線層１３を構成する低抵抗金属（例えば、タングステン（Ｗ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等）が、半導体からなるダイオード１８に拡散すると深い準位を形成しキャリアの捕獲準位となりダイオード整流特性が劣化する。このため、バリアメタル２１となる例えば窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）を、例えば２〜５０ｎｍの厚さで、第１の配線層１３の形成後に、第１の配線層１３とダイオード１８とが直接接触しないように堆積する。その後の製造工程は、第２の実施形態と同じである。

層間絶縁層２０は、ストッパー層３０の側面に接している。また、ストッパー層３０をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０の上面は、平坦、又はディッシング（dishing）形状となる。

同様に、層間絶縁層３１は、ストッパー層３０の側面に接している。また、第２の配線層２２をストッパーとして用いたＣＭＰ工程によって、層間絶縁層３１の上面は、平坦、又はディッシング（dishing）形状となる。

このように、第３の実施形態では、バリアメタル２１、ダイオード１８、及び上部電極１７のいずれかの角残りに起因する短絡を防ぐことが可能となる。これにより、第２の配線層２２間に大きな電圧を印加することにより発生するリーク電流が増大する問題を防ぐことができる。

また、第３の実施形態では、ダイオード１８を形成した後に可変抵抗素子１４を形成するようにしている。よって、ダイオード１８に含まれるＰＮ接合やショットキー接合を形成するためのドナー不純物やアクセプタ不純物を活性化するための熱活性化アニールを、ダイオード１８形成後、可変抵抗素子１４積層前に挿入することが可能となる。これにより、より整流特性が向上したダイオード１８を形成することができる。その他の効果は、第２の実施形態と同じである。

なお、第３の実施形態は、第１の実施形態に適用することも可能である。

（変形例）
次に、第３の実施形態に係る抵抗変化型メモリの変形例について説明する。図４４は、変形例に係る抵抗変化型メモリの構成を示す平面図である。図４５は、図４４に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図４６は、図４４に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

この変形例では、図４２に示したＣＭＰストッパー層３０を省略している。そして、第３の実施形態のクロスポイント型アレイ構造を作成する際に、図４５のように、可変抵抗素子１４に含まれる上部電極１７を第２の実施形態と比べて厚く堆積することによって、この上部電極１７に層間絶縁層２０のＣＭＰストッパーとしての役割を担わせている。上部電極１７は、面内方向に単一の層によって構成されており、その側面は層間絶縁層２０に接している。また、上部電極１７をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０の上面は、平坦、又はディッシング（dishing）形状となる。

また、層間絶縁層３１は、上部電極１７の側面に接している。第２の配線層２２をストッパーとして用いたＣＭＰ工程によって、層間絶縁層３１の上面は、平坦、又はディッシング（dishing）形状となる。

ＣＭＰストッパーとして用いられる上部電極１７は、その硬度が高く設定される。上部電極１７の硬度を高くすることで、層間絶縁層２０のＣＭＰ工程を上部電極１７の上面で止めることができる。このような上部電極１７の材料としては、窒化チタン（ＴｉＮ）、ＴｉＡｌＮ、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等が挙げられる。

変形例の製造方法は、ＣＭＰストッパー層３０を省略すること、かつ上部電極１７を厚く堆積すること以外は、第３の実施形態と同じである。

従って変形例では、ＣＭＰストッパー層３０となる材料の堆積工程、及びエッチング工程を省略することが可能になる。また、図４２の上部電極１７及びストッパー層３０を合わせた厚さに比べて、図４５の上部電極１７の厚さを薄くすることができるため、アスペクト比がより低減できる。

［第４の実施形態］
第４の実施形態は、２個のメモリセルを縦方向に積層するようにして、クロスポイント型アレイ構造を２段に積層するようにしている。すなわち、第４の実施形態に係る抵抗変化型メモリは、三次元構造のメモリセルアレイを有している。

図４７は、本発明の第４の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図４８は、図４７に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図４９は、図４７に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

層間絶縁層１１上には、第１段目のクロスポイント型アレイ構造が設けられている。このクロスポイント型アレイ構造は、第１の実施形態と同じ構成である。第１段目のクロスポイント型アレイ構造に含まれるメモリセルを“ＭＣ１”と表記する。メモリセルＭＣ１は、可変抵抗素子１４−１、及び非オーミック素子（例えばダイオード）１８−１を備えている。

メモリセルＭＣ１上には、バリアメタル２１−１が設けられている。バリアメタル２１−１上には、層間絶縁層２０−１のＣＭＰ工程でストッパーとして用いられるストッパー層３０−１が設けられている。ストッパー層３０−１上には、それぞれがＹ方向に延在するライン状の複数の第２の配線層（ワード線）２２が設けられている。

第２の配線層２２上には、第２段目のクロスポイント型アレイ構造が設けられている。すなわち、第２の配線層２２上には、柱状のメモリセルＭＣ２（可変抵抗素子１４−２、及び非オーミック素子１８−２を含む）が設けられている。

具体的には、第２の配線層２２上には、柱状のバリアメタル２１−２が設けられている。バリアメタル２１−２上には、非オーミック素子（例えばダイオード）１８−２が設けられている。バリアメタル２１−２は、第２の配線層２２とダイオード１８−２とのバリア、及び接着層として機能する。

ダイオード１８−２上には、下部電極１５−２、記録層１６−２、上部電極１７−２が順に積層された可変抵抗素子１４−２が設けられている。可変抵抗素子１４−２上には、層間絶縁層のＣＭＰ工程でストッパーとして用いられるストッパー層３０−２が設けられている。ストッパー層３０上には、それぞれがＸ方向に延在するライン状の複数の第３の配線層（ビット線）１３−２が設けられている。各第３の配線層１３−２の側面及び底面は、バリアメタル１２−２で覆われている。第１の配線層１３−１、第２の配線層２２、及び第３の配線層１３−２はそれぞれ、ダマシン配線によって構成されている。よって、これらの配線層は、上に向かって広くなるテーパー形状を有している。

第１段目の柱状の積層体（メモリセルＭＣ１、バリアメタル２１−１及びストッパー層３０−１）間には、層間絶縁層２０−１が設けられている。第２の配線層２２間には、層間絶縁層３１−１が設けられている。ストッパー層３０−１は、面内方向に単一の層で構成されており、その側面は層間絶縁層２０−１に接している。図４８に示すように、ストッパー層３０−１の上面の位置は、層間絶縁層２０−１の上面の位置と同じである。また、ストッパー層３０−１をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０−１の上面は、平坦、又はディッシング（dishing）形状となる。

第２段目の柱状の積層体（バリアメタル２１−２、メモリセルＭＣ２及びストッパー層３０−２）間には、層間絶縁層２０−２が設けられている。第３の配線層１３−２間には、層間絶縁層３１−２が設けられている。ストッパー層３０−２は、面内方向に単一の層で構成されており、その側面は層間絶縁層２０−２に接している。図４８に示すように、ストッパー層３０−２の上面の位置は、層間絶縁層２０−２の上面の位置と同じである。また、ストッパー層３０−２をストッパーとして用いたＣＭＰ工程によって、層間絶縁層２０−２の上面は、平坦、又はディッシング（dishing）形状となる。

第４の実施形態に係る抵抗変化型メモリの製造方法は、第１段目のアレイ構造と、第２段目のアレイ構造とをそれぞれ、第１の実施形態と同様の製造方法を用いることで実現できる。

このように構成された抵抗変化型メモリも、第１の実施形態と同様の効果を得ることができる。

なお、第４の実施形態に、第２の実施形態と同様の製造方法を適用することも可能である。また、第１の実施形態と同様に、ストッパー層３０−１を省いてバリアメタル２１−１を厚くするようにしてもよい。さらに、第３の実施形態と同様に、ストッパー層３０−２を省いて上部電極１７−２を厚くするようにしてもよい。

また、第４の実施形態では、第２の配線層２２を介してダイオード１８−１及び１８−２が向き合うように配置されているが、メモリセルＭＣ１及びＭＣ２それぞれについてダイオード及び可変抵抗素子の積層順序を逆にすることで、第２の配線層２２を介して可変抵抗素子１４−１及び１４−２が向き合うように配置してもよい。具体的には、メモリセルＭＣ１は、バリアメタル１２−１上に、下から順にダイオード１８−１、可変抵抗素子１４−１が積層されて構成され、メモリセルＭＣ２は、下から順に可変抵抗素子１４−２、ダイオード１８−２が積層される構成となる。そして、ダイオード１８−２上には、バリアメタル１２−２が形成される。

［第５の実施形態］
第５の実施形態は、第４の実施形態と同様に、２個のメモリセルを縦方向に積層するようにして、クロスポイント型アレイ構造を２段に積層するようにしている。すなわち、第５の実施形態に係る抵抗変化型メモリは、三次元構造のメモリセルアレイを有している。さらに、第５の実施形態は、第４の実施形態と異なり、第１段目のメモリセルＭＣ１と第２段目のメモリセルＭＣ２とにそれぞれ含まれる可変抵抗素子１４とダイオード１８との積層順序が同じになっている。

図５０は、本発明の第５の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図５１は、図５０に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図５２は、図５０に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

層間絶縁層１１上には、第１段目のクロスポイント型アレイ構造が設けられている。このクロスポイント型アレイ構造は、第１の実施形態と同じ構成である。

第２の配線層２２上には、第２段目のクロスポイント型アレイ構造が設けられている。すなわち、第２の配線層２２上には、柱状のメモリセルＭＣ２（可変抵抗素子１４−２、及び非オーミック素子１８−２を含む）が設けられている。

具体的には、第２の配線層２２上には、下部電極１５−２、記録層１６−２、上部電極１７−２が順に積層された柱状の可変抵抗素子１４−２が設けられている。上部電極１７−２上には、非オーミック素子（例えばダイオード）１８−２が設けられている。ダイオード１８−２上には、バリアメタル２１−２が設けられている。バリアメタル２１−２上には、層間絶縁層のＣＭＰ工程でストッパーとして用いられるストッパー層３０−２が設けられている。ストッパー層３０上には、それぞれがＸ方向に延在するライン状の複数の第３の配線層（ビット線）１３−２が設けられている。各第３の配線層１３−２の側面及び底面は、バリアメタル１２−２で覆われている。第１の配線層１３−１、第２の配線層２２、及び第３の配線層１３−２はそれぞれ、ダマシン配線によって構成されている。よって、これらの配線層は、上に向かって広くなるテーパー形状を有している。

第５の実施形態に係る抵抗変化型メモリの製造方法は、第１段目のアレイ構造と、第２段目のアレイ構造とをそれぞれ、第１の実施形態と同様の製造方法を用いることで実現できる。

このように構成された抵抗変化型メモリも、第１の実施形態と同様の効果を得ることができる。

なお、第５の実施形態に、第２の実施形態と同様の製造方法を適用することも可能である。また、第１の実施形態と同様に、ストッパー層３０−１及び３０−２を省いてバリアメタル２１−１及び２１−２を厚くするようにしてもよい。

また、第５の実施形態では、メモリセルＭＣ１及びＭＣ２はそれぞれ、下から順に可変抵抗素子、ダイオードが積層されて構成されているが、可変抵抗素子及びダイオードの積層順序を逆にしてもよい。具体的には、メモリセルＭＣ１及びＭＣ２はそれぞれ、バリアメタル１２上に、下から順にダイオード１８、可変抵抗素子１４が積層される構成となる。

［第６の実施形態］
メモリセルＭＣは柱状に形成され、メモリセルＭＣの下端は第１の配線層１３に電気的に接続され、メモリセルＭＣの上端は第２の配線層２２に電気的に接続される。このような構成の場合、製造工程において、第１の配線層１３とメモリセルＭＣとの合わせずれ、及びメモリセルＭＣと第２の配線層２２との合わせずれが発生する可能性がある。第６の実施形態は、配線層の合わせずれが発生した場合でも、配線の接続が良好に保たれ、第１のメモリセルと、この第１のメモリセルに隣接する第２のメモリセルに接続される配線との間で微細化しても短絡しにくくする構造とし、信頼性を維持できる不揮発性メモリセルアレイを実現する。

図５３は、本発明の第６の実施形態に係る抵抗変化型メモリの構成を示す平面図である。図５４は、図５３に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図５５は、図５３に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

メモリセルＭＣの平面形状については特に制限されないが、本実施形態では、メモリセルＭＣの平面形状が円である場合を一例として示している。第１の配線層１３及び第２の配線層２２はそれぞれ、ダマシン配線によって形成されている。第１の配線層１３は、その底面及び側面がバリアメタル１２によって覆われている。第２の配線層２２は、その底面及び側面がバリアメタル３２によって覆われている。

第６の実施形態の製造方法は、可変抵抗素子１４及びダイオード１８の成膜順序が逆になること以外は、第１の実施形態の製造方法の説明で用いた図１５乃至図１９と同じである。よって、第６の実施形態の製造方法についても、図１５乃至図１９を参照して説明する。

まず、ＦＥＯＬプロセス後の層間絶縁層１１の堆積までは、図１５の製造工程と同じである。ついで、図１６に示すように、ダマシン法によって、層間絶縁層１１内に、複数の第１の配線層１３を形成する。すなわち、層間絶縁層１１を第１の配線層１３の延在方向にリソグラフィおよびパターニングし、例えば５０〜３００ｎｍの範囲でエッチングを行う。このようにしてできた溝に対してバリアメタル１２（図示せず）をＣＶＤ法によって２〜５０ｎｍの厚さで堆積し、ついで、第１の配線層１３をＣＶＤ法によって５０〜５００ｎｍの厚さで堆積する。さらに、第１の配線層１３およびバリアメタル１２を溝部分だけを残すようにＣＭＰ法によってポリッシュして平坦化する。このとき、層間絶縁層１１は平坦またはディッシングにより凹んだ形状となる。また、図５４に示すように、第１の配線層１３は、例えば、真中で凹んだ形状となる。

ついで、図１７に示すように、第１の配線層１３上に、バリアメタル２１、非オーミック素子（例えばシリコン半導体からなるダイオード）１８、下部電極１５、記録層１６、上部電極１７、ストッパー層３０を順に堆積する。

ついで、図１８に示すように、リソグラフィ及び異方性ＲＩＥ法によって、積層膜を加工し、柱状の複数のメモリセルＭＣを形成する。この柱状のメモリセルＭＣを形成するためのリソグラフィ時には、第１の配線層１３との合わせずれが生じてしまうことにより、メモリセルＭＣの下端と、このメモリセルＭＣに隣接する第１の配線層１３との距離が近づく。これにより、寄生容量が大きくなるため動作特性が劣化し、さらに、層間絶縁層に印加される電界が大きくなるため、絶縁破壊によってメモリセルＭＣと、これに隣接する第１の配線層１３とが短絡してしまう。そこで、本実施形態では、メモリセルＭＣを柱状にエッチングする際に、バリアメタル２１を分離するのにかかるエッチング時間より長くエッチングを行うようにする。

図５６は、メモリセルと配線層との合わせずれが発生した場合の抵抗変化型メモリの構成を示す平面図である。図５７は、図５６に示したＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図５８は、図５６に示したＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

図５７に示すように、バリアメタル２１をオーバーエッチングすることによって、層間絶縁層１１、第１の配線層１３、およびバリアメタル１２までエッチングする。これにより、合わせずれが生じた場合に、メモリセルＭＣと隣り合う配線層の上端もエッチングすることができる。このため、メモリセルＭＣ（具体的にはバリアメタル２１）と、これに隣接する第１の配線層１３およびバリアメタル１２との距離を大きくすることができる。これにより、第１の配線層１３およびバリアメタル１２までエッチングしなかった場合に比べて、層間絶縁層に印加される電界を小さくすることができる。

また、バリアメタル２１をオーバーエッチングすることで、第１の配線層１３の上部のうちメモリセルＭＣと接していない部分は、自己整合的に低く形成され、この凹んだ部分は、層間絶縁層２０によって埋め込まれている。換言すると、第１の配線層１３の上部のうちメモリセルＭＣと接していない部分は、その上面が第１の配線層１３とメモリセルＭＣ（具体的には、バリアメタル２１）との界面より低くなっている。同様の理由により、メモリセルＭＣ間の層間絶縁層１１上面は、第１の配線層１３とメモリセルＭＣ（具体的には、バリアメタル２１）との界面より低くなっている。

ついで、図１９に示すように、第１の配線層１３上かつメモリセルＭＣ間にストッパー層３０の上面に達するまで、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層２０を埋め込む。そして、ストッパー層３０をストッパーとして用いて、ＣＭＰ法によって、層間絶縁層２０の上面を平坦化する。これにより、図５４に示すように、層間絶縁層２０は、ストッパー層３０の側面に接し、その上面が平坦または、又はディッシング形状となる。

ついで、図５８に示すように、層間絶縁層２０及びストッパー層３０上に、例えば酸化シリコン又は窒化シリコンからなる層間絶縁層３１を堆積する。ついで、ダマシン法によって、層間絶縁層３１内に、複数の第２の配線層２２を形成する。すなわち、リソグラフィおよびＲＩＥ法によって、層間絶縁層３１内に、ストッパー層３０の上面を露出する溝を形成する。この溝に対してバリアメタル３２をＣＶＤ法によって２〜５０ｎｍの厚さで堆積し、ついで、第２の配線層２２をＣＶＤ法によって５０〜５００ｎｍの厚さで堆積する。

このとき、リソグラフィ時の合わせずれにより、柱状のメモリセルＭＣの上端と、これに隣接する第２の配線層２２の下端との距離が近づく。これにより、寄生容量が大きくなるため動作特性が劣化し、さらに、層間絶縁層２０に印加される電界が大きくなるため、絶縁破壊によってメモリセルＭＣと、これに隣接する第２の配線層２２とが短絡してしまう。そこで、本実施形態では、図５８に示すように、層間絶縁層３１のエッチング途中でエッチング条件を変更することにより、層間絶縁層３１のエッチング面の下部より上部の角度を大きくすることで、溝の幅をより下端の方が小さくなるようにする。このようにして、この溝に埋め込まれる第２の配線層２２に２段のテーパー形状をつける。この第２の配線層２２は、その両側の側壁が凸形状となっている。

この２段のテーパー形状を作成するには、例えば層間絶縁層３１が酸化シリコン単層である場合、まずフッ素系ガス（Ｃ_４Ｆ_８）とアルゴン（Ａｒ）との混合ガスに酸素（Ｏ_２）を添加したエッチングガスを用いて、層間絶縁層３１をほぼ垂直に加工して上部のテーパー形状を作成する。そして、エッチングプロセスの途中から酸素分圧を変化させることにより、層間絶縁層３１を加工して上部よりもテーパー角の小さい下部のテーパー形状を作成する。さらに、層間絶縁層３１に２段のテーパー形状を作成する方法としては、別のガスを添加する方法や、エッチングのパワー、ガスの分圧比、圧力などの条件を変化させる方法などを用いることもできる。

あるいは、層間絶縁層３１を下層がシリコン窒化膜、上層がシリコン酸化膜の２層構造にする。そして、上記と同じくフッ素系ガス（Ｃ_４Ｆ_８）とアルゴン（Ａｒ）との混合ガスに酸素（Ｏ_２）を添加したエッチングガスを用いて、層間絶縁層３１のうち上層のシリコン酸化膜をほぼ垂直に加工する。その後、エッチングガスをＣＨＦ_３に切り替えて、層間絶縁層３１のうち下層のシリコン窒化膜を加工して下部のテーパー形状を作成する。

これにより、柱状のメモリセルＭＣ（具体的には、ストッパー層３０）と、これに隣接する第２の配線層２２との距離を広げることができる。このため、層間絶縁層に印加される電界を小さくしながら、第２の配線層２２の断面積を大きくすることができ、第２の配線層２２の抵抗を低くすることができる。

図５９は、第２の配線層２２を抽出して示した断面図である。図６０は、第２の配線層２２の断面積とテーパー角との関係を示すグラフである。第２の配線層２２の上部のテーパー角（第１のエッチング角度）をθ１、第２の配線層２２の下部のテーパー角（第２のエッチング角度）をθ２、第２の配線層２２の上端の幅をｙ、第２の配線層２２の下端の幅をｘ、第２の配線層２２の深さの半分からテーパーの角度を変えたときの断面積（すなわち、２段テーパー形状を有する第２の配線層２２の断面積）をＳ、１段テーパー形状を有する配線層の断面積をＳ０とする。図６０の縦軸は、２段テーパーの断面積Ｓを１段テーパーの断面積Ｓ０で除算した値Ｓ／Ｓ０であり、横軸は、第１のエッチング角度θ１を第２のエッチング角度θ２で除算した値θ１／θ２である。また、図６０には、“ｘ＝０．９ｙ”、“ｘ＝０．５ｙ”、“ｘ＝０．１ｙ”の３つの条件でのグラフを載せている。

図６０から分かるように、第２のエッチング角度θ２と比較して第１のエッチング角度θ１を大きくするほど、第２の配線層２２の断面積を大きくすることができる。すなわち、第２の配線層２２の上端の幅ｙは、例えばリソグラフィにより制限され、第２の配線層２２の下端の幅ｘは、第２の配線層２２と柱状のメモリセルＭＣとの接触面積で決まっているとすると、単一なテーパー角度θ１の配線よりも、図５９のように、θ１＞θ２となる２段のテーパー角を有する配線の方が、より断面積Ｓを増やすことができる。

ここで、第２の配線層２２の断面積Ｓをより大きくするためには、θ１としては、例えば、８８乃至９０度の範囲とし、θ２としては、例えば、８０乃至８７度の範囲とすることが望ましい。第２の配線層２２を図５８のような形状にすることで、第２の配線層２２の抵抗を下げ、回路の動作マージンを広げることができる。なお、本実施形態では、第２の配線層２２とストッパー層３０とは金属同士の接触なので、θ２を小さくして第２の配線層２２の下端の幅ｘを小さくしても、半導体層１８の直列抵抗が大きいため大きな問題とはならない。

最後に、第２の配線層２２およびバリアメタル３２を溝部分だけを残すようにＣＭＰ法によってポリッシュして平坦化する。このとき、層間絶縁層３１は平坦またはディッシングにより凹んだ形状となる。

以上詳述したように本実施形態では、メモリセルＭＣを柱状に加工する際に、第１の配線層１３上に堆積された積層膜の最下層（本実施形態ではバリアメタル２１）をオーバーエッチングすることで、第１の配線層１３の上部のうち、この第１の配線層１３に隣接するメモリセルＭＣと近接する部分を削ることができる。

従って本実施形態によれば、柱状のメモリセルＭＣ（具体的にはバリアメタル２１）と、これに隣接する第１の配線層１３およびバリアメタル１２との距離を大きくすることができる。これにより、寄生容量を小さくできるため、動作特性の劣化を防ぐことができる。さらに、メモリセルＭＣとこれに隣接する第１の配線層１３との間の層間絶縁層に印加される電界を小さくすることができる。この結果、層間絶縁層の絶縁破壊を防ぐことができるため、メモリセルＭＣとこれに隣接する第１の配線層１３とが短絡するのを防ぐことができる。

また、本実施形態では、層間絶縁層３１内に第２の配線層２２を形成するダマシン工程において、層間絶縁層３１の上部よりも下部のエッチング面の角度を大きくすることで、第２の配線層２２用の溝の幅をより下端の方が小さくなるようにする。これによって、この溝に埋め込まれる第２の配線層２２に２段のテーパー形状をつけている。

従って本実施形態によれば、柱状のメモリセルＭＣ（具体的には、ストッパー層３０）と、これに隣接する第２の配線層２２との距離を広げることができる。これにより、寄生容量を小さくできるため、動作特性の劣化を防ぐことができる。さらに、メモリセルＭＣとこれに隣接する第２の配線層２２との間の層間絶縁層に印加される電界を小さくすることができる。この結果、層間絶縁層の絶縁破壊を防ぐことができるため、メモリセルＭＣとこれに隣接する第２の配線層２２とが短絡するのを防ぐことができる。また、層間絶縁層に印加される電界を小さくしながら、第２の配線層２２の断面積を大きくすることができるため、配線抵抗を低くすることができる。これらの効果は、メモリセルアレイを微細化するに伴ってより有効に働く。

なお、本実施形態においても、可変抵抗素子１４と非オーミック素子１８との積層順序を逆にしても良い。また、第４の実施形態或いは第５の実施形態と同様に、本実施形態の第１のメモリセルの上に、配線を共有しながら第２のメモリセルを上乗せしていくことも可能である。

（変形例）
これまでの実施形態の中で変形例として示したように、ＣＭＰストッパー層３０を上部電極１７で置き換えても良い。この変形例に係る抵抗変化型メモリの平面図は、図５３と同じである。図６１は、変形例に係るＩ−Ｉ線に沿った抵抗変化型メモリの構成を示す断面図である。図４２は、変形例に係るＩＩ−ＩＩ線に沿った抵抗変化型メモリの構成を示す断面図である。

この変形例では、図５４に示したＣＭＰストッパー層３０を省略している。そして、図６１に示すように、可変抵抗素子１４に含まれる上部電極１７を図５４と比べて厚く堆積することによって、この上部電極１７に層間絶縁層２０のＣＭＰストッパーとしての役割を担わせている。このような上部電極１７の材料としては、窒化チタン（ＴｉＮ）、ＴｉＡｌＮ、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等が挙げられる。

変形例の製造方法は、ＣＭＰストッパー層３０を省略すること、かつ上部電極１７を厚く堆積すること以外は、第６の実施形態と同じである。

従って変形例では、ＣＭＰストッパー層３０となる材料の堆積工程、及びエッチング工程を省略することが可能になる。また、図５４の上部電極１７及びストッパー層３０を合わせた厚さに比べて、図６１の上部電極１７の厚さを薄くすることができるため、アスペクト比がより低減できる。

なお、可変抵抗素子１４と非オーミック素子１８との積層順序を逆にした構造では、ＣＭＰストッパーをバリアメタル２１で置き換えることができる。

上記各実施形態では、層間絶縁層の平坦化を実現するために、ＣＭＰ法を用いているが、勿論ＢＰＳＧ、ＰＳＧ、ＢＳＧなどシリケートガラスのリフロー工程やエッチバック工程により平坦化を行っても良い。

絶縁層の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法以外に、堆積したシリコンに例えば酸素イオンを注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。

各実施形態では、基板としてＳｉ基板を例として挙げたが、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、第１の配線層及び第２の配線層は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、ダイオードの材料としてアモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。

また、各実施形態では、最も稠密なメモリセルアレイを形成するため、第１の配線層と第２の配線層とが上面からみて直交した関係を示したが、メモリセルアレイパターン配置によっては、斜めに交差する関係でも良い。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＭＣ…メモリセル、１１…層間絶縁層、１２…バリアメタル、１３…第１の配線層、第３の配線層、１４…可変抵抗素子、１５…下部電極、１６…記録層、１７…上部電極、１８…非オーミック素子、１９…絶縁体ストッパー層、２０…層間絶縁層、２１…バリアメタル、２２…第２の配線層、３０…導電体ストッパー層、３１…層間絶縁層、３２…バリアメタル。

Claims (7)

1. 第１の絶縁層上に設けられ、かつ第１の方向に延在する第１の配線層と、
   前記第１の配線層上に柱状に設けられ、かつ直列に接続された非オーミック素子と可変抵抗素子とを含み、前記可変抵抗素子は印加される電圧又は電流によって抵抗値が変化する、不揮発性メモリセルと、
   前記メモリセル上に設けられ、かつ平面状に形成されたバリア層と、
   前記バリア層上に設けられ、かつ単一の層で構成された導電層と、
   前記第１の絶縁層上に設けられ、かつ前記メモリセル、前記バリア層及び前記導電層の側面を覆う第２の絶縁層と、
   前記導電層上に設けられ、かつ第２の方向に延在する第２の配線層と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記第２の絶縁層は、その上面が平坦であり、
   前記第２の絶縁層の上面の位置は、前記導電層の上面の位置と同じであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の配線層は、下に向かって幅が狭くなり、かつ上部のテーパー角よりも下部のテーパー角の方が大きい２段のテーパー形状を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１の配線層の上部のうち前記メモリセルに接していない部分は、その上面が前記第１の配線層と前記メモリセルとの界面より低いことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記非オーミック素子は、前記バリア層に接するように配置されることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記導電層は、前記バリア層と同じ平面形状を有することを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
7. 第１の絶縁層上に、第１の方向に延在する第１の配線層を形成する工程と、
   前記第１の配線層上に、直列に接続された非オーミック素子と可変抵抗素子とを含む不揮発性メモリセルを構成するメモリセル材料を堆積する工程と、
   前記メモリセル材料上にバリア層を堆積する工程と、
   前記バリア層上に、単一の層で構成された導電層を堆積する工程と、
   前記メモリセル材料が柱状になるように前記メモリセル材料、前記バリア層及び前記導電層を加工して、前記メモリセルを形成する工程と、
   前記メモリセル、前記バリア層及び前記導電層の側面を覆うように、前記第１の絶縁層上に第２の絶縁層を形成する工程と、
   前記導電層をストッパーとして用いて、前記第２の絶縁層の上面を平坦化する工程と、
   前記導電層上に、第２の方向に延在する第２の配線層を形成する工程と、
   を具備することを特徴とする不揮発性半導体記憶装置の製造方法。

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