JP7433973B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
近年、膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）が開発されている。ＲｅＲＡＭの一種として、膜の記憶領域における結晶状態とアモルファス状態との間の熱的な相転移による抵抗値変化を利用した相変化メモリ（ＰＣＭ）が開発されている。また、２つの異なる合金を繰り返し積層した超格子型のＰＣＭは、少ない電流で膜を相変化させることができるため、省電力化が容易な記憶装置として注目されている。
本実施の形態が解決しようとする課題は、ボイドの発生を抑制し、配線抵抗を低減化可能な不揮発性半導体記憶装置及びその製造方法を提供することにある。
実施の形態に係る不揮発性半導体記憶装置の製造方法は、第１配線層の上に、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を自己整合化して形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、前記第１導電層の上に第１積層膜を積層する工程と、前記第１積層膜、前記第１導電層及び前記第１配線層を第１方向に延伸するストライプ構造に加工する工程と、第１層間絶縁膜を形成し平坦化する工程と、第２配線層を形成する工程と、前記第２配線層の上に、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を自己整合化して形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、前記第２配線層及び前記第２導電層を前記第１方向に交差する第２方向に延伸するストライプ構造に加工する工程と、前記ストライプ構造に加工された前記第２配線層と前記第２配線層との間の空間部分の下の前記第１積層膜及び前記第１層間絶縁膜をエッチング加工して、前記第２配線層と前記第１配線層との交差部分に柱状の前記第１積層膜を有する第１メモリセルを形成する工程とを有する。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
実施の形態に係る不揮発性半導体記憶装置１の模式的鳥瞰構成は、図１に示すように表され、例えば、３行×３列のアレイ状に４層積層化されている。図１のメモリセル２段構成部分の模式的鳥瞰構成は、図２に示すように表される。図１の構造において、ｎ(ｎは自然数)層目のメモリセル、ｎ層目の第１配線層、ｎ層目の第２配線層をそれぞれ１０n,、１１n、１２nと表示している。尚、以下の説明においては、複数のメモリセル、複数の第１配線層、複数の第２配線層を単に１０、１１、１２と表示する場合もある。
実施の形態に係る不揮発性半導体記憶装置１の模式的鳥瞰構成は、図１に示すように表され、例えば、３行×３列のアレイ状に４層積層化されている。図１のメモリセル２段構成部分の模式的鳥瞰構成は、図２に示すように表される。図１の構造において、ｎ(ｎは自然数)層目のメモリセル、ｎ層目の第１配線層、ｎ層目の第２配線層をそれぞれ１０n,、１１n、１２nと表示している。尚、以下の説明においては、複数のメモリセル、複数の第１配線層、複数の第２配線層を単に１０、１１、１２と表示する場合もある。
実施の形態に係る不揮発性半導体記憶装置１は、図１に示すように、クロスポイント型メモリ構造を備え、同一平面上に配置された複数の第１配線層１１と、複数の第１配線層１１上の同一平面上に３次元的に交差して配置された複数の第２配線層１２と、それら複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置されたメモリセル１０と備える。実施の形態に係る不揮発性半導体記憶装置１は、例えば、半導体基板上に形成された絶縁層を備える絶縁基板の上に配置されていても良い。
第１配線層１１と第２配線層１２は、非平行に３次元的に交差している。例えば、図１に示すように、複数のメモリセル１０が２次元方向（ＸＹ方向）にマトリックス状に配置され、更にそのマトリックス状のアレイが、ＸＹ平面に対して直交するＺ方向に複数層積層される。第１配線層１１は、上下のメモリセル１０間で共有され、同様に、第２配線層１２は、上下のメモリセル１０間で共有される。図１において、第１配線層１１及び第２配線層１２の上に配置される導電層２１Ａについては、図示を省略している。尚、複数の第１配線層１１と複数の第２配線層１２との間には層間絶縁膜が配置されるが図示は省略している。
以下の説明において、第１配線層１１を下層配線層若しくはビット線、第２配線層１２を上層配線層若しくはワード線と称することもある。また、クロスポイント型メモリ構造は、複数層積層化可能である。ビット線、ワード線の呼称は、逆にしても良い。
実施の形態に係る不揮発性半導体記憶装置には、抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化メモリ(ＰＣＭ:Phase-Change Memory)、強誘電体メモリ（ＦｅＲＡＭ :Ferroelectric Random Access Memory)などいずれも適用可能である。また、磁気トンネル接合（ＭＴＪ：Magneto Tunnel Junction）抵抗変化素子も適用可能である。以下の説明においては、主として、ＰＣＭについて説明する。
（メモリセルの構成）
実施の形態に係る不揮発性半導体記憶装置のメモリセル１０は、図２に示すように、第１配線層１１と、第１配線層１１の上に形成される導電層２１Ａと、第２配線層１２、第２配線層１２の上に形成される導電層２１Ａと、第１配線層１１と第２配線層１２との間に直列接続された記憶素子と、セレクタ２２とを有する。記憶素子は、抵抗変化膜２４を有する。図２に示すように、第１配線層１１及び第２配線層１２の上には、導電層２１Ａが配置されている。第１配線層１１及び第２配線層１２は、２層構造を備えていても良い。
実施の形態に係る不揮発性半導体記憶装置のメモリセル１０は、図２に示すように、第１配線層１１と、第１配線層１１の上に形成される導電層２１Ａと、第２配線層１２、第２配線層１２の上に形成される導電層２１Ａと、第１配線層１１と第２配線層１２との間に直列接続された記憶素子と、セレクタ２２とを有する。記憶素子は、抵抗変化膜２４を有する。図２に示すように、第１配線層１１及び第２配線層１２の上には、導電層２１Ａが配置されている。第１配線層１１及び第２配線層１２は、２層構造を備えていても良い。
第２配線層１２と第１配線層１１との間に配置された第１メモリセル１０１は、積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を備え、第３配線層１３と第２配線層１２との間に配置された第２メモリセル１０２は、同様に積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を備える。第１メモリセル１０１及び第２メモリセル１０２は、図１に示すように、メモリセル１０に対応するが、説明の便宜上区別している。同様に、第３配線層１３は、図１に示すように、第１配線層１１に対応するが、説明の便宜上区別している。
セレクタ２２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
また、セレクタ２２は、例えばＰＩＮ（p-intrinsic-n）構造を有するシリコンダイオードなどで構成可能である。
抵抗変化膜２４は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。セレクタ２２は、選択したメモリセルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（sneak current）を防止する。
抵抗変化膜２４は、例えば金属酸化物を含む。その金属酸化物として、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、マンガン（Ｍｎ）、タンタル（Ｔａ）、タングステン（Ｗ）からなる群から選択された１種の金属、若しくは２種以上の金属の合金の酸化物を用いることができる。
メモリセル１０を超格子型のＰＣＭとして形成する場合には、抵抗変化膜２４は、複数のカルコゲナイド化合物の層が積層された超格子構造により形成される。抵抗変化膜２４に用いられるカルコゲナイド化合物は、例えば、Ｓｂ２Ｔｅ３等のアンチモンテルル及びＧｅＴｅ等のゲルマニウムテルルのように、２つ以上のカルコゲナイド化合物から構成される。相変化を安定させるために、このカルコゲナイド化合物の一種はアンチモン（Ｓｂ）又はビスマス（Ｂｉ）を含むことが好ましい。セレクタ２２は、遷移金属のカルコゲナイド化合物により形成される。このカルコゲナイド化合物は、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びハフニウム（Ｈｆ）からなる群より選択された１種以上の遷移金属と、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）からなる群より選択された１種以上のカルコゲン元素との化合物である。より好適には、カルコゲナイド化合物は、Ｍを遷移金属、Ｘをカルコゲン元素とするとき、組成が化学式ＭＸ又はＭＸ２で表される化合物である。組成がＭＸである場合、このカルコゲナイド化合物における遷移金属Ｍの濃度は５０原子％であり、組成がＭＸ２である場合、遷移金属Ｍの濃度は３３原子％である。但し、化合物の組成には、それぞれ許容幅があるため、カルコゲナイド化合物における遷移金属Ｍの好適濃度は、２０原子％以上６０原子％以下である。本実施形態において、カルコゲナイド化合物は例えばＴｉＴｅ２である。
抵抗変化膜２４は、導電膜２５と導電膜２３で挟まれている。導電膜２５及び導電膜２３は、金属膜または金属窒化膜を備える。導電膜２５及び導電膜２３として、例えば窒化チタン膜やカーボンを用いることも可能である。
導電膜２５と第２配線層１２との間には、電極層２６が配置されている。電極層２６には、例えば、Ｗ、Ｔｉ、Ｔａ、または、それらの窒化物などを適用可能である。また、抵抗変化膜２４がＳｉで形成され、電極層２６がＮｉ若しくはＰｔで形成されていてもよい。第１配線層１１及び第２配線層１２の材料については後述する。
導電膜２３とセレクタ２２との間には、導電膜２１Ｂが配置されている。導電膜２１Ｂは、例えば、カーボン、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌ等の導電性材料を備えていても良い。
第１配線層１１とセレクタ２２との間には、第１配線層１１の上に形成される導電層２１Ａが配置されている。導電層２１Ａは、カーボンまたはカーボン窒化膜を備える。導電層２１Ａは、例えば、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌ等の導電性材料を備えていても良い。導電層２１Ａは、第１配線層１１に電気的に接続されている。
導電層２１Ａは、導電層２１Ａを挟んだ上下の層間の元素の拡散を防止する。また、導電層２１Ａは、第１配線層１１の上に形成後、予めアニール処理を実施することで、その後のセレクタ２２を構成する膜との間にボイドの発生を抑制し、密着性を高めることができる。
導電膜２１Ｂ、２３、２５は、導電膜２１Ｂ、２３、２５を挟んだ上下の層間の元素の拡散を防止する。また、導電膜２１Ｂ、２３、２５は、導電膜２１、２３、２５を挟んだ上下の層間の密着性を高める。
第１配線層１１及び第２配線層１２を通じて、相対的に抵抗が低い低抵抗状態（セット状態）の抵抗変化膜２４にリセット電圧が印加されると、抵抗変化膜２４は相対的に抵抗が高い高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化膜２４に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化膜２４は低抵抗状態（セット状態）に切り替わることができる。
実施の形態に係る不揮発性半導体記憶装置１の基本回路構成は、図３に示すように、第１配線層１１と、第２配線層１２とのクロスポイントにメモリセル１０が接続されている。図３において、メモリセル１０は、抵抗変化膜２４とセレクタ２２の直列構成として表されている。不揮発性半導体記憶装置１は、図１に示すように、例えば、４層の積層構造を有することから、この場合、図３に示された回路構成が４層積層化される。
実施の形態に係る不揮発性半導体記憶装置１の模式的平面パターン構成例は、図４に示すように、複数の第１配線層（ビット線）１１と、複数の第２配線層（ワード線）１２と、複数のビット線１１と複数のワード線１２との交差部に配置されたメモリセル１０とを備える。図４の構成は、メモリセル１０が１層配置される例である。
（第１の比較例＿１層メモリセル構成）
第１の比較例に係る不揮発性半導体記憶装置１Ｂは、図５Ａに示すように、複数の第１配線層１１Ｔと、複数の第２配線層１２Ｔと、メモリセル１０Ｔとを備え、例えば、半導体基板の上に形成された絶縁層を備える絶縁基板９の上に配置されている。複数の第１配線層１１Ｔは、紙面に垂直なＹ方向に延伸する。複数の第２配線層１２Ｔは、複数の第１配線層１１Ｔの上方で、Ｙ方向に対して交差したＸ方向に延伸する。メモリセル１０Ｔは、複数の第２配線層１２Ｔと複数の第１配線層１１Ｔとの交差部分において、第２配線層１２Ｔと第１配線層１１Ｔとの間に配置される。複数の第２配線層１２Ｔと複数の第１配線層１１Ｔとの間には、層間絶縁膜３１を備える。
第１の比較例に係る不揮発性半導体記憶装置１Ｂは、図５Ａに示すように、複数の第１配線層１１Ｔと、複数の第２配線層１２Ｔと、メモリセル１０Ｔとを備え、例えば、半導体基板の上に形成された絶縁層を備える絶縁基板９の上に配置されている。複数の第１配線層１１Ｔは、紙面に垂直なＹ方向に延伸する。複数の第２配線層１２Ｔは、複数の第１配線層１１Ｔの上方で、Ｙ方向に対して交差したＸ方向に延伸する。メモリセル１０Ｔは、複数の第２配線層１２Ｔと複数の第１配線層１１Ｔとの交差部分において、第２配線層１２Ｔと第１配線層１１Ｔとの間に配置される。複数の第２配線層１２Ｔと複数の第１配線層１１Ｔとの間には、層間絶縁膜３１を備える。
第１の比較例に係る不揮発性半導体記憶装置１Ｂでは、第１配線層１１Ｔの上に積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成している。すなわち、図５Ａに示すように、絶縁基板９と複数の第１配線層１１Ｔの境界を示す破線Ａ－Ａより上の積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を一体的に形成している。第１配線層１１Ｔの上に積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成するため、第１の比較例に係る不揮発性半導体記憶装置１Ｂでは、第１導電層２１Ａとセレクタ２２を構成する膜との間にボイドが発生し、配線抵抗の上昇を招く。
（第２の比較例＿１層メモリセル構成）
第２の比較例に係る不揮発性半導体記憶装置１Ｂは、第１の比較例と基本的な構成は同様であるが、図５Ｂに示すように、第１の比較例に比べて第１配線層１１Ｔ及び第２配線層１２Ｔを厚く形成している。図５Ｂに示すように、第１配線層１１Ｔを厚く形成するために、第１配線層１１Ｔを２層化している。図５Ｂに示すように、２層化された第１配線層１１Ｔの境界を示す破線Ｂ－Ｂより上の積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を一体的に形成している。第１配線層１１Ｔの上に積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成するため、第２の比較例に係る不揮発性半導体記憶装置１Ｂにおいても、第１導電層２１Ａとセレクタ２２を構成する膜との間にボイドが発生し、配線抵抗の上昇を招く。
第２の比較例に係る不揮発性半導体記憶装置１Ｂは、第１の比較例と基本的な構成は同様であるが、図５Ｂに示すように、第１の比較例に比べて第１配線層１１Ｔ及び第２配線層１２Ｔを厚く形成している。図５Ｂに示すように、第１配線層１１Ｔを厚く形成するために、第１配線層１１Ｔを２層化している。図５Ｂに示すように、２層化された第１配線層１１Ｔの境界を示す破線Ｂ－Ｂより上の積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を一体的に形成している。第１配線層１１Ｔの上に積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成するため、第２の比較例に係る不揮発性半導体記憶装置１Ｂにおいても、第１導電層２１Ａとセレクタ２２を構成する膜との間にボイドが発生し、配線抵抗の上昇を招く。
（第１の実施の形態＿１層メモリセル構成）
第１の実施の形態に係る不揮発性半導体記憶装置１は、図６Ａに示すように、複数の第１配線層１１と、第１導電層２１Ａと、複数の第２配線層１２と、メモリセル１０とを備え、例えば、半導体基板の上に形成された絶縁層を備える絶縁基板９の上に配置されている。
第１の実施の形態に係る不揮発性半導体記憶装置１は、図６Ａに示すように、複数の第１配線層１１と、第１導電層２１Ａと、複数の第２配線層１２と、メモリセル１０とを備え、例えば、半導体基板の上に形成された絶縁層を備える絶縁基板９の上に配置されている。
複数の第１配線層１１は、Ｙ方向に延伸する。
第１導電層２１Ａは、第１配線層１１の上に自己整合されて配置され、Ｙ方向に延伸する。ここで、「自己整合されて配置」とは、第１配線層１１の平面的な形状を維持したまま、第１配線層１１の上に第１導電層２１Ａが配置される構造を云う。尚、「自己整合」という表現は、製造方法の説明において記載する。以下同様である。
複数の第２配線層１２は、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する。
メモリセル１０は、積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）を備える。メモリセル１０は、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置される。メモリセル１０は、セル部とセレクタ部を備える。セル部は、抵抗変化膜２４を備える。セレクタ部は、セレクタ２２を備え、セル部と直列接続される。セレクタ２２は、第１導電層２１Ａを介して第１配線層１１に接続される。隣接するメモリセル１０間には層間絶縁膜３１を備える。層間絶縁膜３１は、隣接する第１配線層１１間にも配置されている。
第１の実施の形態に係る不揮発性半導体記憶装置１においては、第１導電層２１Ａを第１配線層１１の上に形成し、アニール処理した後に、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を一体的に積層して形成している。アニール処理の温度は、約２００℃～３００℃程度である。
第１の実施の形態に係る不揮発性半導体記憶装置１においては、第１配線層１１の上に第１導電層２１Ａを形成した後、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成している。すなわち、図６Ａに示すように、複数の導電層２１Ａと複数の積層膜（２２、２１Ｂ、２３、２４、２５、２６）の境界を示す破線Ｃ－Ｃより上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）を一体的に形成している。第１配線層１１の上に導電層２１Ａを連続的に形成するため、第１導電層２１Ａとセレクタ２２を構成する膜との間のボイドの発生を抑制している。すなわち、第１配線層１１と第１導電層２１Ａを先づくりして、第１導電層２１Ａとセレクタ２２との間のボイドの発生を抑制し、第１配線層１１とセレクタ２２との密着性を良好にすることができる。
また、第１の実施の形態に係る不揮発性半導体記憶装置１においては、第１配線層１１と第１導電層２１Ａを先づくりすることで、第１配線層１１の高さを高くすることができ、配線抵抗を低減化可能である。
図６Ａにおいて、複数の第１配線層１１と複数の第２配線層１２との間には層間絶縁膜３１が配置される。層間絶縁膜３１の材料としては、ＳｉＯ2のみならず、ＳｉＯ、ＳｉＯＣ、ＳｉＯＮなども適用可能である。
第１導電層２１Ａは、カーボン、カーボン窒化物（ＣＮ）、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌの群から選ばれるいずれかの材料を備える。
（第２の実施の形態＿１層メモリセル構成）
第２の実施の形態に係る不揮発性半導体記憶装置２は、図６Ｂに示すように、複数の第１配線層１１と、第１導電層と、第１バリア導電層２７、複数の第２配線層１２と、メモリセル１０とを備える。
第２の実施の形態に係る不揮発性半導体記憶装置２は、図６Ｂに示すように、複数の第１配線層１１と、第１導電層と、第１バリア導電層２７、複数の第２配線層１２と、メモリセル１０とを備える。
第１導電層２１Ａは、第１配線層１１の上に設けられ、Ｙ方向に延伸する。
メモリセル１０は、積層膜（２１Ａ、２７、２２、２１Ｂ、２３、２４、２５、２６）を備える。メモリセル１０は、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置される。メモリセル１０は、セル部とセレクタ部を備える。セル部は、抵抗変化膜２４を備える。セレクタ部は、セレクタ２２を備え、セル部と直列接続される。セレクタ２２は、第１バリア導電層２７を介して第１導電層２１Ａに接続される。
第１バリア導電層２７は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかのシリサイド材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの窒化物であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの混合比を有する材料であっても良い。その他の構成は第１の実施の形態と同様である。
第２の実施の形態に係る不揮発性半導体記憶装置２においても、第１導電層２１Ａを第１配線層１１の上に形成し、アニール処理した後に、積層膜（２７、２２、２１Ｂ、２３、２４、２５、２６）を一体的に積層して形成している。アニール処理の温度は、約２００℃～３００℃程度である。
第２の実施の形態に係る不揮発性半導体記憶装置２においては、第１配線層１１の上に第１導電層２１Ａを形成した後、積層膜（２７、２２、２１Ｂ、２３、２４、２５、２６）を連続的に形成している。すなわち、図６Ｂに示すように、複数の導電層２１Ａと複数の第１バリア導電層２７の境界を示す破線Ｄ－Ｄより上の積層膜（２７、２２、２１Ｂ、２３、２４、２５、２６）を一体的に形成している。第１配線層１１の上に導電層２１Ａを連続的に形成するため、第１導電層２１Ａとセレクタ２２を構成する膜との間のボイドの発生を抑制している。すなわち、第１配線層１１と第１導電層２１Ａを先づくりして、第１導電層２１Ａとセレクタ２２との間のボイドの発生を抑制し、第１配線層１１とセレクタ２２との密着性を良好にすることができる。
また、第２の実施の形態に係る不揮発性半導体記憶装置２においては、第１配線層１１と第１導電層２１Ａを先づくりすることで、第１配線層１１の高さを高くすることができ、配線抵抗を低減化可能である。
また、第２の実施の形態に係る不揮発性半導体記憶装置２においては、第１導電層２１Ａとセレクタ２２の間に第１バリア導電層２７を挟むことで、積層膜（２７、２２、２１Ｂ、２３、２４、２５、２６）の縮小化を防止することができる。すなわち、第１バリア導電層２７によって、第１導電層２１Ａとセレクタ２２の間の密着性を強化し、セルサイズの縮小化を防止することができる。
（配線材料の選択）
第１～第２の実施の形態に係る不揮発性半導体記憶装置に適用可能な第１配線層１１及び第２配線層１２は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかのシリサイド材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの窒化物であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの混合比を有する材料であっても良い。
第１～第２の実施の形態に係る不揮発性半導体記憶装置に適用可能な第１配線層１１及び第２配線層１２は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかのシリサイド材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの窒化物であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの混合比を有する材料であっても良い。
シリサイド材料としては、例えば、ＮｉＳｉ、ＣｏＳｉ、ＷＳｉ、ＴｉＳｉを適用可能である。材料の混合比としては、例えば、Ｎｉ：Ｓｉ＝１：１や０．５：１などが含まれる。
（配線抵抗と配線幅の関係＿Ｍｏ、Ｗ）
第１～第２の実施の形態に係る不揮発性半導体記憶装置に適用可能な配線材料の組み合わせとして、ＷとＭｏを例とした配線抵抗（Ω／ｓｑ）と配線幅ＷＤ（a.u.）との関係は、模式的に図７に示すように表される。配線幅ＷＤ（a.u.）＝Ｘ２では、Ｗ配線とＭｏ配線は抵抗的に略同等の値を有している。
第１～第２の実施の形態に係る不揮発性半導体記憶装置に適用可能な配線材料の組み合わせとして、ＷとＭｏを例とした配線抵抗（Ω／ｓｑ）と配線幅ＷＤ（a.u.）との関係は、模式的に図７に示すように表される。配線幅ＷＤ（a.u.）＝Ｘ２では、Ｗ配線とＭｏ配線は抵抗的に略同等の値を有している。
（エッチングガス系）
反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によりＷ配線を形成する際のエッチングガス（エッチャント）としては、例えば、ＣＦ4／Ｏ2を適用可能である。ＲＩＥによりＭｏ配線を形成する際のエッチャントとしては、例えば、ＨＢｒ、ブロモトリフルオロメタン(ＣＢｒＦ3：Bromotrifluoromethane)を適用可能である。ブロモトリフルオロメタン(ＣＢｒＦ3)では、Ｗに比べてＭｏのエッチングが容易である。Ｍｏ配線を形成する際のエッチャントとしては、他に例えば、ＣＣｌ4、ＳｉＣｌ4／Ｏ2／ＣＨＦ3を適用可能である。
反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によりＷ配線を形成する際のエッチングガス（エッチャント）としては、例えば、ＣＦ4／Ｏ2を適用可能である。ＲＩＥによりＭｏ配線を形成する際のエッチャントとしては、例えば、ＨＢｒ、ブロモトリフルオロメタン(ＣＢｒＦ3：Bromotrifluoromethane)を適用可能である。ブロモトリフルオロメタン(ＣＢｒＦ3)では、Ｗに比べてＭｏのエッチングが容易である。Ｍｏ配線を形成する際のエッチャントとしては、他に例えば、ＣＣｌ4、ＳｉＣｌ4／Ｏ2／ＣＨＦ3を適用可能である。
Ｗに比べて、Ｍｏのエッチングに適用可能なエッチャントとしては、ＦやＣｌ系ハロゲンガスとＯ2ガスの混合ガスなども適用可能である。Ｏ2があると、Ｗに比べてＭｏは酸化し易く、かつ酸化した方がエッチングが進むという性質を利用することができる。ＦやＣｌ系ハロゲンガスとＯ2ガスの混合ガスとしては、例えば、ＣＦ4／Ｏ2，ＣＨＦ3／Ｏ2、ＣＨ2Ｆ2／Ｏ2、ＳＦ6／Ｏ2、若しくはＣｌ2／Ｏ2などが挙げられる。
Ｍｏに比べて、Ｗのエッチングに有効なエッチャントとしては、Ｆ系ガスも適用可能である。金属電極の加工は、物理エッチングよりも化学エッチングが主体であり、Ｗ－Ｆは、蒸気圧的には低く、Ｍｏよりもエッチングが進む。この性質を利用することで、Ｗをエッチングすることができる。
第１～第２の実施の形態に係る不揮発性半導体記憶装置によれば、１層のメモリセル構造を挟んでクロスポイントに対向する配線層が互いに異なる材料を備えていても良い。上方の配線層の加工時、下方の配線層がエッチングされにくいため、配線抵抗の上昇を回避し、配線抵抗を低減化した不揮発性半導体記憶装置を提供することもできる。
（第３の実施の形態＿２層メモリセル構成）
第３の実施の形態に係る不揮発性半導体記憶装置３の模式的断面構造は、図８Ａに示すように表される。図８Ａは、Ｙ―Ｚ方向から見た模式的断面構造に対応している。図８Ａでは、２層メモリセル構造を説明するために、第１メモリセル１０１、第２メモリセル１０２と表記するが、同じメモリセル１０を表す。また第１メモリセル１０１の積層膜を積層膜（１２１Ａ、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）と表記し、第２メモリセル１０２の積層膜を積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）と表記するが、各層は、図２と同様に、積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）に対応しており、同一の積層膜構造を備えている。以下同様である。
第３の実施の形態に係る不揮発性半導体記憶装置３の模式的断面構造は、図８Ａに示すように表される。図８Ａは、Ｙ―Ｚ方向から見た模式的断面構造に対応している。図８Ａでは、２層メモリセル構造を説明するために、第１メモリセル１０１、第２メモリセル１０２と表記するが、同じメモリセル１０を表す。また第１メモリセル１０１の積層膜を積層膜（１２１Ａ、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）と表記し、第２メモリセル１０２の積層膜を積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）と表記するが、各層は、図２と同様に、積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）に対応しており、同一の積層膜構造を備えている。以下同様である。
第３の実施の形態に係る不揮発性半導体記憶装置３は、図８Ａに示すように、複数の第１配線層１１と、第１導電層１２１Ａと、複数の第２配線層１２と、第１メモリセル１０１とを備え、例えば、半導体基板の上に形成された絶縁層を備える絶縁基板９の上に配置されている。
複数の第１配線層１１は、Ｙ方向に延伸する。
第１導電層１２１Ａは、第１配線層１１の上に設けられ、Ｙ方向に延伸する。
複数の第２配線層１２は、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する。
第１メモリセル１０１は、積層膜（１２１Ａ、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を備える。第１メモリセル１０１は、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置される。第１メモリセル１０１は、セル部とセレクタ部を備える。セル部は、抵抗変化膜１２４を備える。セレクタ部は、セレクタ１２２を備え、セル部と直列接続される。セレクタ１２２は、第１導電層１２１Ａを介して第１配線層１１に接続される。隣接する第１メモリセル１０１間には層間絶縁膜１３１を備える。層間絶縁膜１３１は、隣接する第１配線層１１間にも配置されている。層間絶縁膜１３１は、隣接する第２配線層１２間にも配置されている。
更に、第３の実施の形態に係る不揮発性半導体記憶装置３は、図８Ａに示すように、複数の第３配線層１３と、第２メモリセル１０２とを備える。第２メモリセル１０２は、積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を備える。第２メモリセル１０２は、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置される。第２メモリセル１０２は、セル部とセレクタ部を備える。セル部は、抵抗変化膜２２４を備える。セレクタ部は、セレクタ２２２を備え、セル部と直列接続される。セレクタ２２２は、第２導電層２２１Ａを介して第２配線層１２に接続される。
複数の第３配線層１３は、複数の第２配線層１２の上方で、Ｙ方向に延伸する。隣接するメモリセル１０２間にも層間絶縁膜１３１を備える。第３配線層１３は、第１配線層１１と同一の配線層であるが、説明の便宜上第３配線層１３と表記する。
第３の実施の形態に係る不揮発性半導体記憶装置３においては、第１導電層１２１Ａを第１配線層１１の上に形成し、アニール処理した後に、積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を一体的に積層して形成している。アニール処理の温度は、約２００℃～３００℃程度である。
第３の実施の形態に係る不揮発性半導体記憶装置３においては、第１配線層１１の上に第１導電層１２１Ａを形成した後、積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を連続的に形成している。すなわち、図８Ａに示すように、複数の導電層１２１Ａと複数の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）の境界を示す破線Ｅ１－Ｅ１より上の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を一体的に形成している。第１配線層１１の上に導電層１２１Ａを連続的に形成するため、第１導電層１２１Ａとセレクタ２２を構成する膜との間のボイドの発生を抑制している。すなわち、第１配線層１１と第１導電層１２１Ａを先づくりして、第１導電層１２１Ａとセレクタ１２２との間のボイドの発生を抑制し、第１配線層１１とセレクタ１２２との密着性を良好にすることができる。
また、第３の実施の形態に係る不揮発性半導体記憶装置３においては、第１配線層１１と第１導電層２１Ａを先づくりすることで、第１配線層１１の高さを高くすることができ、配線抵抗を低減化可能である。
また、第３の実施の形態に係る不揮発性半導体記憶装置３においては、第２導電層２２１Ａを第２配線層１２の上に形成し、アニール処理した後に、積層膜（２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を一体的に積層して形成している。アニール処理の温度は、約２００℃～３００℃程度である。
第３の実施の形態に係る不揮発性半導体記憶装置３においては、第２配線層１２の上に第２導電層２２１Ａを形成した後、積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を連続的に形成している。すなわち、図８Ａに示すように、複数の導電層２２１Ａと複数の積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）の境界を示す破線Ｅ２－Ｅ２より上の積層膜（２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を一体的に形成している。第２配線層１２の上に導電層２２１Ａを連続的に形成するため、第２導電層２２１Ａとセレクタ２２２を構成する膜との間のボイドの発生を抑制している。すなわち、第２配線層１２と第２導電層２２１Ａを先づくりして、第２導電層２２１Ａとセレクタ２２２との間のボイドの発生を抑制し、第２配線層１２とセレクタ２２２との密着性を良好にすることができる。
また、第３の実施の形態に係る不揮発性半導体記憶装置３においては、第２配線層１２と第２導電層２２１Ａを先づくりすることで、第２配線層１２の高さを高くすることができ、配線抵抗を低減化可能である。
また、第３の実施の形態に係る不揮発性半導体記憶装置３においては、第３配線層１３と第３導電層３２１Ａとの関係も同様である。
図８Ａにおいて、複数の第１配線層１１と複数の第２配線層１２との間には層間絶縁膜１３１が配置される。複数の第２配線層１２と複数の第３配線層１３との間にも層間絶縁膜１３１が配置される。層間絶縁膜１３１の材料としては、ＳｉＯ2のみならず、ＳｉＯ、ＳｉＯＣ、ＳｉＯＮなども適用可能である。
第１導電層１２１Ａ、第２導電層２２１Ａ及び第３導電層３２１Ａは、カーボン、カーボン窒化物（ＣＮ）、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌの群から選ばれるいずれかの材料を備える。
第１配線層１１、第２配線層１２及び第３配線層１３は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料、いずれかの窒化物材料、若しくはいずれかの混合比で選ばれる材料を有する。
（第３の実施の形態の変形例＿２層メモリセル構成）
第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａのメモリセル２段構成部分の模式的断面構造は、図８Ｂに示すように表される。
第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａのメモリセル２段構成部分の模式的断面構造は、図８Ｂに示すように表される。
第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａにおいては、図８Ｂに示すように、第１配線層１１の上に第１導電層１２１Ａを一体的に形成した後、破線Ｅ１－Ｅ１より上の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を一体的に形成している。
また、第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａにおいては、図８Ｂに示すように、第２配線層１２の上に第２導電層２２１Ａを一体的に形成した後、破線Ｅ２－Ｅ２より上の積層膜（２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を一体的に形成している。この場合、マスク合わせの工程が発生するため、破線Ｅ２－Ｅ２に示す境界部分において、Ｙ方向に合わせズレが発生することがある。同様に、破線Ｅ１－Ｅ１に示す境界部分においても、Ｘ方向に合わせズレが発生することがある。第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａはこのような構成を示している。
その他の構成は、第３の実施の形態と同様である。
その他の構成は、第３の実施の形態と同様である。
第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａにおいても第１配線層１１と第１導電層１２１Ａを先づくりして、第１導電層１２１Ａとセレクタ１２２との間のボイドの発生を抑制し、第１配線層１１とセレクタ１２２との密着性を良好にすることができる。また、第１配線層１１と第１導電層２１Ａを先づくりすることで、第１配線層１１の高さを高くすることができ、配線抵抗を低減化可能である。
第３の実施の形態の変形例に係る不揮発性半導体記憶装置３Ａにおいても第２配線層１２と第２導電層２２１Ａを先づくりして、第２導電層２２１Ａとセレクタ２２２との間のボイドの発生を抑制し、第２配線層１２とセレクタ２２２との密着性を良好にすることができる。また、第２配線層１２と第２導電層２２１Ａを先づくりすることで、第２配線層１２の高さを高くすることができ、配線抵抗を低減化可能である。その他の構成は、第３の実施の形態と同様である。
（第４の実施の形態＿２層メモリセル構成）
第４の実施の形態に係る不揮発性半導体記憶装置４Ａのメモリセル２段構成部分の模式的断面構造は、図８Ｃに示すように表される。
第４の実施の形態に係る不揮発性半導体記憶装置４Ａのメモリセル２段構成部分の模式的断面構造は、図８Ｃに示すように表される。
第４の実施の形態に係る不揮発性半導体記憶装置４においては、図８Ｃに示すように、第１配線層１１の上に第１導電層１２１Ａを一体的に形成した後、破線Ｆ１－Ｆ１より上の積層膜（１２７、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を一体的に形成している。セレクタ１２２は、第１バリア導電層１２７を介して第１導電層１２１Ａに接続される。
また、第４の実施の形態に係る不揮発性半導体記憶装置４においては、図８Ｃに示すように、第２配線層１２の上に第２導電層２２１Ａを一体的に形成した後、破線Ｆ２－Ｆ２より上の積層膜（２２７、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を一体的に形成している。セレクタ２２２は、第２バリア導電層２２７を介して第２導電層２２１Ａに接続される。
第１バリア導電層１２７及び第２バリア導電層２２７は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかのシリサイド材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの窒化物であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの混合比を有する材料であっても良い。
第４の実施の形態に係る不揮発性半導体記憶装置４の形成においては、破線Ｆ２－Ｆ２に示す境界部分においてマスク合わせの工程が発生するため、Ｙ方向に合わせズレが発生することがある。同様に、破線Ｆ１－Ｆ１に示す境界部分においても、Ｘ方向に合わせズレが発生することがある。その他の構成は、第３の実施の形態と同様である。
第４の実施の形態に係る不揮発性半導体記憶装置４においても第１配線層１１と第１導電層１２１Ａを先づくりしてボイドの発生を抑制することができる。また、第１配線層１１の高さを高くすることができ、配線抵抗を低減化可能である。また、第２配線層１２と第２導電層２２１Ａを先づくりしてボイドの発生を抑制することができる。また、第２配線層１２の高さを高くすることができ、配線抵抗を低減化可能である。
また、第４の実施の形態に係る不揮発性半導体記憶装置４においては、第１導電層１２１Ａとセレクタ１２２の間に第１バリア導電層１２７を挟むことで、第１導電層１２１Ａとセレクタ１２２の間の密着性を強化し、セルサイズの縮小化を防止することができる。また、第２導電層２２１Ａとセレクタ２２２の間に第２バリア導電層２２７を挟むことで、第２導電層２２１Ａとセレクタ２２２の間の密着性を強化し、セルサイズの縮小化を防止することができる。
（第５の実施の形態＿３層メモリセル構成）
第５の実施の形態に係る不揮発性半導体記憶装置は、３層メモリセル構成を備える。第５の実施の形態に係る不揮発性半導体記憶装置において、２層メモリセル構成までは、第３～第４の実施の形態と同様である。
第５の実施の形態に係る不揮発性半導体記憶装置は、３層メモリセル構成を備える。第５の実施の形態に係る不揮発性半導体記憶装置において、２層メモリセル構成までは、第３～第４の実施の形態と同様である。
第５の実施の形態に係る不揮発性半導体記憶装置は、第１方向に延伸する複数の第１配線層１１と、第１配線層１１の上に設けられ、第１方向に延伸する第１導電層１２１Ａと、複数の第１配線層１１の上方で、第１方向に対して交差した第２方向に延伸する複数の第２配線層１２と、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置され、第１抵抗変化膜１２４を有する第１セル部と第１セレクタ１２２を有する第１セレクタ部とを有する第１メモリセル１０１と、第２配線層１２の上に設けられ、第２方向に延伸する第２導電層２２１Ａと、複数の第２配線層１２の上方で、第１方向に延伸する複数の第３配線層１３と、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置され、第２抵抗変化膜２２４を有する第２セル部と第２セレクタ２２２を有する第２セレクタ部とを有する第２メモリセル１０２とを備える。
更に、第３配線層１３と第１方向及び第２方向に垂直な第３方向上方に設けられ、第２方向に延伸する第４配線層と、第４配線層と第３配線層１３との間に配置され、第３抵抗変化膜を有する第３セル部と第３セレクタを有する第３セレクタ部とを有する第３メモリセルとを備える。ここで、図１の構造を参照して、第３メモリセル１０3（３層目のメモリセル）について、説明する。図１に示すように、第３メモリセル１０3（３層目のメモリセル）は、第２メモリセル１０2（２層目のメモリセル）が配置された第２配線層１２1（１層目の第２配線層）とＹ方向及びＸ方向に垂直なＺ方向に隣り合った最も近い他の第２配線層１２2（２層目の第２配線層）と第３配線層１１2（２層目の第１配線層）との間に配置され、第３抵抗変化膜を有する第３セル部と第３セレクタを有する第３セレクタ部とを有する。その他の構成及び効果は、第３～第４の実施の形態と同様である。
（製造方法）
（ボイド発生のメカニズム）
アルゴンイオンを用いたカーボンターゲットのスパッタリングによって、第１配線層１１の上にカーボンからなる導電層２１Ａを形成する。この時、導電層２１Ａ中にアルゴンが取り込まれる。その後のセレクタ２２の成膜を実施すると、２００－３００℃の間でアルゴン起因と考えられるボイドが発生した。このため、セレクタ膜の耐熱性が悪くなり、プロセス温度の制限が大きくなる。
（ボイド発生のメカニズム）
アルゴンイオンを用いたカーボンターゲットのスパッタリングによって、第１配線層１１の上にカーボンからなる導電層２１Ａを形成する。この時、導電層２１Ａ中にアルゴンが取り込まれる。その後のセレクタ２２の成膜を実施すると、２００－３００℃の間でアルゴン起因と考えられるボイドが発生した。このため、セレクタ膜の耐熱性が悪くなり、プロセス温度の制限が大きくなる。
本実施の形態に係る不揮発性半導体記憶装置においては、下層配線層となる第１配線層１１とカーボンからなる導電層２１Ａの積層構造を形成後、約２００℃－３００℃程度の間で熱処理によりアルゴンの脱ガスを実施している。下層配線層となる第１配線層１１とカーボンからなる導電層２１Ａの先づくりを行い、ボイドの発生を予め抑制し、その後、セレクタ２２及び抵抗変化膜２４を成膜しメモリセルを形成する。導電層２１Ａを先に形成することでボイド発生を抑制することができる。また、導電層２１Ａを先に形成することで、メモリセルの高さを変えず、下層配線層となる第１配線層１１を高くすることが可能となり微細な配線に対して配線抵抗を下げることできる。
図１に示す基本構造は、例えば、以下のように製造可能である。第１配線層１１の上にメモリセル１０を含む積層膜を積層した後、積層膜及び第１配線層１１をＹ方向のストライプ構造に加工し、加工によって形成された積層膜間のトレンチに層間絶縁膜を埋め込んだ後、積層膜の上及び層間絶縁膜の上に、第２配線層１２を形成する。第２配線層１２をＸ方向のストライプ構造に加工し、さらにストライプ構造に加工された第２配線層１２の間の下の積層膜及び層間絶縁膜も加工することで、第２配線層１２と第１配線層１１との交差部分に、略柱状（以降、単に「柱状」と称する）の複数の積層膜からなるメモリセル１０を形成することができる。
（第１の製造方法＿１層セル構造）
以下、図９Ａ～図１２を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第１の製造方法について説明する。
以下、図９Ａ～図１２を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第１の製造方法について説明する。
以下の説明において、積層膜（２１Ａ、２２、２１Ｂ、２３、２４、２５、２６）はメモリセル１０を構成することから、単に積層膜１０と表現することもある。
第１の製造方法は、図９Ａに示すように、絶縁基板９の上に、第１配線層１１及び導電層２１Ａを形成し、第１アニール処理する工程を有する。次に、図９Ｂに示すように、導電層２１Ａの上に積層膜（２２、２１Ｂ、２３、２４、２５、２６）を積層する工程を有する。更に、図９Ｃに示すように、積層膜（２２、２１Ｂ、２３、２４、２５、２６）、導電層２１Ａ及び第１配線層１１をＹ方向に延伸するストライプ構造に加工する工程を有する。次に、図１０Ａに示すように、層間絶縁膜３１を形成し平坦化する工程を有する。次に、図１０Ｂに示すように、第２配線層１２及び導電層２１Ａを形成しアニール処理する工程を有する。次に、図１１に示すように、第２配線層１２及び導電層２１Ａを第２方向に延伸するストライプ構造に加工し、積層膜１０と重畳する第２配線層１２及び導電層２１Ａを形成する工程を有する。次に、図１２に示すように、第２配線層１２の間の下の積層膜１０及び層間絶縁膜３１を加工して、柱状の積層膜を有するメモリセル１０を形成する工程を有する。以下に詳述する。
（ａ）まず、図９Ａに示すように、絶縁基板９の上に第１配線層１１を形成後、第１配線層１１の上に導電層２１Ａを形成しアニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。導電層２１Ａは、第１配線層１１の上に自己整合化して形成しても良い。
（ｂ）次に、図９Ｂに示すように、導電層２１Ａの上に積層膜（２２、２１Ｂ、２３、２４、２５、２６）を積層する。すなわち、第１配線層１１の上の導電層２１Ａの上に、セレクタ２２、導電膜２１Ｂ、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６が、順に形成される。
（ｃ）次に、図９Ｃに示すように、例えばＲＩＥ（Reactive Ion Etching）法により、積層膜（２２、２１Ｂ、２３、２４、２５、２６）、導電層２１Ａ及び第１配線層１１をＹ方向に延伸するストライプ構造に同時加工する。複数の第１配線層１１、導電層２１Ａ及び積層膜（２２、２１Ｂ、２３、２４、２５、２６）は、Ｙ方向に対して直交するＸ方向にトレンチを挟んで配列される。
（ｄ）次に、図１０Ａに示すように、層間絶縁膜３１を形成し、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing)技術などを用いて、平坦化する。この結果、加工によって形成されたトレンチに層間絶縁膜３１が埋め込まれる。
Ｘ方向で隣り合う第１配線層１１間の領域、Ｘ方向で隣り合う導電層２１Ａ間の領域及びＸ方向で隣り合う積層膜（２２、２１Ｂ、２３、２４、２５、２６）の間の領域に、層間絶縁膜３１が設けられる。層間絶縁膜３１は、ライナー膜（図示省略）を介して、埋め込まれていても良い。ライナー膜は、層間絶縁膜３１を形成する前に、コンフォーマルに形成される。
層間絶縁膜３１として、例えば、シリコン酸化膜あるいはシリコン窒化膜が、ＡＬＤ（Atomic Layer Deposition）法、低圧ＣＶＤ（Chemical Vapor Deposition）、流動性（flowable）ＣＶＤ法などにより形成される。
流動性ＣＶＤ法は、プラズマＣＶＤ法の一種であり、例えば４００℃程度の温度下で、不純物の混入により液体に似た流動性を持つＳｉＯｘＮｘＨｘ膜を形成する。その後、例えば、２００℃程度のＯ３雰囲気中でベーク、あるいは３５０℃程度の温度下でwater vapor gas処理をすることで、ＳｉＯｘＮｘＨｘ膜中からＮＨ３（気体）を抜いて、ＳｉＯ（シリコン酸化膜）にする。
例えば、導電層２１Ａは、カーボン、カーボン窒化物（ＣＮ）、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌの群から選ばれるいずれかの材料を備える。導電膜２１Ｂは、カーボン系導電膜で形成され、導電膜２３及び２５は、ＷＮで形成されていても良い。また、例えば、第１配線層１１はＭｏ若しくはＷで形成され及び電極層２６はＷで形成され、層間絶縁膜３１はシリコン酸化膜で形成可能である。尚、層間絶縁膜３１は多層化形成しても良い。また、第１配線層１１及び第２配線層１２は、少なくとも２層以上の電極層が積層化されていても良い。
層間絶縁膜３１は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate, Tetraethoxysilane）を含む原料ガスを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法、低圧ＣＶＤ法、ＡＬＤ法、塗布法などにより形成されるシリコン酸化膜を備えていても良い。
層間絶縁膜３１は異種の膜、例えば、シリコン酸化膜とシリコン窒化膜の多層膜を用いることができる。また、層間絶縁膜３１は、例えば同じシリコン酸化物系の同種の多層膜にすることもできる。また、同種であっても、膜質が異なる多層膜にすることもできる。
例えば、シリコン酸化膜は、原料ガスに起因して水素（Ｈ）が含まれる場合がある。そして、成膜方法や成膜条件により、シリコン酸化膜中のＳｉ－Ｈ結合の量を制御することが可能である。一般に、緻密なシリコン酸化膜ほどＳｉ－Ｈ結合の量が少ない傾向がある。したがって、層間絶縁膜３１としてシリコン酸化膜を用いた場合、層間絶縁膜中のＳｉ－Ｈ結合の量を制御して、緻密な膜にすることで、例えばフッ化炭素（Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＦ４など）を含むガスを用いたＲＩＥに対して、エッチングレートを、制御することができる。
積層膜１０より上に堆積した層間絶縁膜３１を、例えばＣＭＰ法により研磨して除去するとともに、層間絶縁膜３１の上面を平坦化する。図１０Ａに示すように、電極層２６の上面が露出される。
（ｅ）次に、図１０Ｂに示すように、電極層２６及び層間絶縁膜３１の上に第２配線層１２を形成後、第２配線層１２上に導電層２２１Ａを形成しアニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。ここで、第２配線層１２は、第１配線層１１と異なる材料で形成しても良い。例えば、第１配線層１１はＭｏ、第２配線層１２はＷで形成しても良い。
（ｆ）次に、図１１に示すように、第２配線層１２及び導電層２２１ＡをＸ方向に延伸するストライプ構造に加工する。この結果、第２配線層１２は、メモリセル１０の電極層２６と接続される。
複数の第２配線層１２及び導電層２２１Ａは、隙間をあけてＹ方向に配列され、Ｙ方向で隣り合う第２配線層１２の間には、積層膜１０の上面（電極層２６の上面）、及び層間絶縁膜３１の上面が露出する。第２配線層１２及び導電層２２１Ａは、積層膜１０をＸ方向に延び更に周辺にも延出している。
（ｇ）次に、図１２に示すように、図示しないマスクを用いたＲＩＥ法により、ストライプ構造に加工された第２配線層１２及び導電層２２１Ａの間の下の積層膜１０及び層間絶縁膜３１も加工して、第２配線層１２と第１配線層１１との交差部分に、柱状の積層膜１０を有する第１メモリセルを形成する。
ここで、第２配線層１２及び導電層２２１Ａの間の下の積層膜１０や層間絶縁膜３１のエッチングには、例えば、フッ化炭素（Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＦ４など）を含むガスを用いたＲＩＥ法を用いても良い。第２配線層１２及び導電層２２１Ａの間の下の積層膜１０と層間絶縁膜３１は、同時にエッチングされて除去される。
（第２の製造方法＿１層セル構造）
以下、図１３Ａ～図１６Ｂを用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第２の製造方法について説明する。
以下、図１３Ａ～図１６Ｂを用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第２の製造方法について説明する。
第２の製造方法は、図１３Ａに示すように、絶縁基板９の上に第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１３Ｂに示すように、Ｙ方向に所定のピッチで第１層間絶縁膜３１をパター二ング後、パターン形成された第１層間絶縁膜３１の間のトレンチ溝に第１配線層１１を埋め込む工程を有する。次に、図１５に示すように、第１配線層１１の上に導電層２１Ａを形成しアニール処理すると共に、ＣＭＰ等によって平坦化する工程を有する。次に、図１６Ａに示すように、導電層２１Ａ及び層間絶縁膜３１上に、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する工程を有する。次に、図１６Ｂに示すように、積層膜（２２、２１Ｂ、２３、２４、２５、２６）をＹ方向に延伸するストライプ構造に加工する工程を有する。次に、図１０Ａと同様に、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１０Ｂと同様に、第２配線層１２及び導電層２２１Ａを形成しアニール処理する工程を有する。次に、図１１と同様に、第２配線層１２及び導電層２２１Ａを第２方向に延伸するストライプ構造に加工し、積層膜（２２、２１Ｂ、２３、２４、２５、２６）と重畳する第２配線層１２を形成する工程を有する。次に、図１２と同様に、第２配線層１２及び導電層２２１Ａの間の下の積層膜（２２、２１Ｂ、２３、２４、２５、２６）及び層間絶縁膜３１を加工して、柱状の積層膜（２２、２１Ｂ、２３、２４、２５、２６）を有するメモリセル１０を形成する工程を有する。以下に詳述する。
（ａ）まず、図１３Ａに示すように、絶縁基板９の上に層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。
（ｂ）次に、図１３Ｂに示すように、層間絶縁膜３１をＸ方向に所定のピッチでパターン形成し、パターン形成された層間絶縁膜３１間のトレンチ溝に第１配線層１１を形成する。
（ｃ）次に、図１５に示すように、第１配線層１１の上に導電層２１Ａを形成し、アニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。その後、ＣＭＰ等によって平坦化する。導電層２１Ａは、第１配線層１１の上に自己整合化して形成しても良い。
（ａ１）第２の製造方法の変形例においては、図１４Ａに示すように、絶縁基板９の上に第１配線層１１及び導電層２１Ａを形成しアニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。
（ｂ１）次に、図１４Ｂに示すように、第１配線層１１及び導電層２１Ａをパターン形成する。
（ｃ１）次に、図１５と同様に、第１配線層１１及び導電層２１Ａ間のトレンチ溝に層間絶縁膜３１を形成し、ＣＭＰ等によって平坦化する。
（ｄ）次に、図１６Ａに示すように、導電層２１Ａ及び層間絶縁膜３１の上に、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する。すなわち、導電層２１Ａ及び層間絶縁膜３１の上に、セレクタ２２、導電膜２１Ｂ、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６を順次形成する。
（ｅ）次に、図１６Ｂに示すように、例えばＲＩＥ法により、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を加工する。図１６Ｂに示すように、第１配線層１１及び導電層２１Ａの上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）はＹ方向に延伸するストライプ構造に加工される。
以下の工程は、第１の製造方法と同様である。すなわち、図１０Ａ～図１２に示す工程により、第１の実施の形態に係る不揮発性半導体記憶装置１を形成する。
（第３の製造方法＿１層セル構造）
以下、図１７を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第３の製造方法について説明する。
以下、図１７を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第３の製造方法について説明する。
第３の製造方法は、図１３Ａに示すように、絶縁基板９の上に第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１３Ｂに示すように、Ｙ方向に所定のピッチで第１層間絶縁膜３１をパター二ング後、パターン形成された第１層間絶縁膜３１間のトレンチ溝に第１配線層１１を埋め込む工程を有する。次に、図１５に示すように、第１配線層１１の上に導電層２１Ａを形成し、第１アニール処理すると共に、ＣＭＰ等によって平坦化する工程を有する。
第３の製造方法の変形例は、図１４Ａに示すように、絶縁基板９の上に第１配線層１１及び導電層２１Ａを形成し、第１アニール処理する工程を有する。次に、図１４Ｂに示すように、第１配線層１１及び第１導電層２１Ａをパターン形成する工程を有する。次に、図１５と同様に、第１配線層１１及び第１導電層２１Ａ間のトレンチ溝に第１層間絶縁膜３１を形成し、ＣＭＰ等によって平坦化する工程を有する。
次に、図１６Ａに示すように、導電層２１Ａ及び層間絶縁膜３１の上に、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する工程を有する。次に、図１６Ｂに示すように、導電層２１Ａの上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）をＹ方向に延伸するストライプ構造に加工する工程を有する。次に、図１０Ａと同様に、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１７に示すように、第１導電層２１Ａの上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）をＹ方向に交差するＸ方向に加工し、柱状の積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する工程を有する。次に、第３層間絶縁膜を形成し、平坦化する工程を有する。次に、図１０Ｂと同様に、第２配線層１２及び導電層２２１Ａを形成し、第２アニール処理する工程を有する。次に、図１１と同様に、第２配線層１２及び導電層２２１Ａを第２方向に延伸するストライプ構造に加工し、積層膜（２２、２１Ｂ、２３、２４、２５、２６）と重畳する第２配線層１２を形成する工程を有する。以下に詳述する。
（ａ）まず、図１３Ａに示すように、絶縁基板９の上に層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。
（ｂ）次に、図１３Ｂに示すように、層間絶縁膜３１をＸ方向に所定のピッチでパターン形成し、パターン形成された層間絶縁膜３１間のトレンチ溝に第１配線層１１を形成する。
（ｃ）次に、図１５に示すように、第１配線層１１の上に第１導電層２１Ａを形成し第１アニール処理する。第１アニール処理の温度は、２００℃～３００℃の範囲を備える。その後、ＣＭＰ等によって平坦化する。導電層２１Ａは、第１配線層１１の上に自己整合化して形成しても良い。
（ａ１）第３の製造方法の変形例においては、図１４Ａに示すように、絶縁基板９の上に第１配線層１１及び導電層２１Ａを形成し、第１アニール処理する。第１アニール処理の温度は、２００℃～３００℃の範囲を備える。
（ｂ１）次に、図１４Ｂに示すように、第１配線層１１及び導電層２１Ａをパターン形成する。
（ｃ１）次に、図１５と同様に、第１配線層１１及び導電層２１Ａ間のトレンチ溝に第１層間絶縁膜３１を形成し、ＣＭＰ等によって平坦化する。
（ｄ）次に、図１６Ａに示すように、導電層２１Ａ及び層間絶縁膜３１の上に、積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する。すなわち、導電層２１Ａ及び層間絶縁膜３１の上に、セレクタ２２、導電膜２１Ｂ、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６を順次形成する。
（ｅ）次に、図１６Ｂに示すように、例えばＲＩＥ法により、積層膜（２２、２１Ｂ、２３、２４、２５、２６）及び層間絶縁膜３１を加工する。図１６Ｂに示すように、導電層２１Ａの上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）はＹ方向に延伸するストライプ構造に加工される。
（ｆ）次に、図１０Ａと同様に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、加工によって形成された積層膜（２２、２１Ｂ、２３、２４、２５、２６）の間のトレンチに層間絶縁膜３１が埋め込まれる。
（ｇ）次に、図１７に示すように、導電層２１Ａの上の積層膜（２２、２１Ｂ、２３、２４、２５、２６）をＹ方向に交差するＸ方向に加工し、メモリセルを含む柱状の積層膜（２２、２１Ｂ、２３、２４、２５、２６）を形成する。
（ｈ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、加工によって形成された柱状の積層膜（２２、２１Ｂ、２３、２４、２５、２６）の間のトレンチに層間絶縁膜３１が埋め込まれる。
（ｉ）次に、図１０Ｂと同様に、第２配線層１２及び導電層２２１Ａを形成し、第２
アニール処理する。第２アニール処理の温度は、２００℃～３００℃の範囲を備える。
アニール処理する。第２アニール処理の温度は、２００℃～３００℃の範囲を備える。
（ｊ）次に、図１１と同様に、第２配線層１２及び導電層２２１ＡをＸ方向に延伸するストライプ構造に加工する。この結果、第２配線層１２は、メモリセル１０の電極層２６と接続される。
以下の工程は、第１の製造方法と同様である。すなわち、図１２に示す工程により、第１の実施の形態に係る不揮発性半導体記憶装置１を形成する。
（製造方法＿２層メモリセル構成）
第３の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１８Ａ～図２５に示すように表される。図２０Ａ～図２５において、第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部分をＭＣと表示している。ここで説明する製造方法は第４の実施の形態に係る不揮発性半導体記憶装置の製造方法にも適用可能である。
第３の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１８Ａ～図２５に示すように表される。図２０Ａ～図２５において、第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部分をＭＣと表示している。ここで説明する製造方法は第４の実施の形態に係る不揮発性半導体記憶装置の製造方法にも適用可能である。
以下の説明において、積層膜（１２１Ａ、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）はメモリセル１０１を構成することから、単に積層膜１０１と表現することもある。積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）はメモリセル１０２を構成することから、単に積層膜１０２と表現することもある。
図２４及び図２５示すように、第１配線層１１と第２配線層１２との間に第１メモリセル１０１が配置され、更に第２配線層１２と第３配線層１３との間に第２メモリセル１０２が配置される。すなわち、メモリセルが２層積層化配置される。
図２４及び図２５示すように、Ｙ方向に延伸する複数の第１配線層１１と、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１２と、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置された第１メモリセル１０１とを備える。
更に、複数の第２配線層１２の上方で、第１方向に延伸する複数の第３配線層１３と、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置された第２メモリセル１０２とを備える。
第３の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成は、図１８Ａ及び図１８Ｂ、図１９Ａ及び図１９Ｂに示すように表される。
図１８ＡのＶ－Ｖ線に沿う模式的断面構造は、図２０Ａに示すように表され、図１８ＡのＶＩ－ＶＩ線に沿う模式的断面構造は、図２０Ｂに示すように表される。
（ａ）まず、図１３Ａと同様に、絶縁基板９の上に層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。
（ｂ）次に、図１３Ｂと同様に、層間絶縁膜３１をＸ方向に所定のピッチでパターン形成し、パターン形成された層間絶縁膜３１間のトレンチ溝に第１配線層１１を形成する。
（ｃ）次に、図１５と同様に、第１配線層１１の上に導電層１２１Ａを形成し、アニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。その後、ＣＭＰ等によって平坦化する。
（ａ１）第３の製造方法の変形例においては、図１４Ａと同様に、絶縁基板９の上に第１配線層１１及び導電層１２１Ａを形成しアニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。
（ｂ１）次に、図１４Ｂと同様に、第１配線層１１及び導電層１２１Ａをパターン形成する。
（ｃ１）次に、図１５と同様に、第１配線層１１及び導電層１２１Ａ間のトレンチ溝に第１層間絶縁膜３１を形成し、ＣＭＰ等によって平坦化する。
（ｄ）次に、図１６Ａと同様に、パターン形成された導電層１２１Ａ及び層間絶縁膜３１の上に、積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を形成する。すなわち、導電層１２１Ａ及び層間絶縁膜３１の上に、セレクタ１２２、導電膜１２１Ｂ、導電膜１２３、抵抗変化膜１２４、導電膜１２５及び電極層１２６を順次形成する。
（ｅ）次に、図１６Ｂと同様に、積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）及び層間絶縁膜３１を加工する。例えばＲＩＥ法により、導電層１２１Ａの上の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）はＹ方向に延伸するストライプ構造に加工される。複数の第１配線層１１及び導電層１２１Ａの上の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）は、Ｙ方向に対して直交するＸ方向にトレンチを挟んで配列される。
尚、図９Ａ、図９Ｂ及び図９Ｃと同様に、絶縁基板９の上に形成された第１配線層１１及び導電層１２１Ａの上に積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を積層した後、積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）、導電層１２１Ａ及び第１配線層１１をＹ方向に延伸するストライプ構造に同時加工しても良い。
（ｆ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、図２０Ａ及び図２０Ｂに示すように、加工によって形成された積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）の間のトレンチに層間絶縁膜３１が埋め込まれる。
積層膜１０１より上に堆積した層間絶縁膜３１を、例えばＣＭＰ法により研磨して除去し、層間絶縁膜３１の上面を平坦化する。この結果、図２０Ａ及び図２０Ｂに示すように、電極層１２６の上面が露出される。
図１８ＢのＶＩＩ－ＶＩＩ線に沿う模式的断面構造は、図２１Ａに示すように表され、図１８ＢのＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造は、図２１Ｂに示すように表される。
（ｇ）次に、図１０Ｂと同様に、第２配線層１２及び導電層２２１Ａを形成し、アニール処理する。アニール処理の温度は、２００℃～３００℃の範囲を備える。
（ｈ）次に、図１１と同様に、第２配線層１２及び導電層２２１ＡをＸ方向に延伸するストライプ構造に加工する。この結果、第２配線層１２は、メモリセル１０１の電極層１２６と接続される。
（ｉ）次に、ＲＩＥ法により、ストライプ構造に加工された第２配線層１２及び導電層２２１Ａの間の下の積層膜１０１及び層間絶縁膜３１も加工して、第２配線層１２と第１配線層１１との交差部分に、メモリセル１０１を含む柱状の積層膜（１２１Ａ、１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を形成する。
（ｊ）次に、層間絶縁膜３１を形成し、平坦化する。この結果、図２１Ａ及び図２１Ｂに示すように、第２配線層１２及び導電層２２１Ａが積層化形成される。
図１９ＡのＩＸ－ＩＸ線に沿う模式的断面構造は、図２２に示すように表され、図１９ＡのＸ－Ｘ線に沿う模式的断面構造は、図２３に示すように表される。
（ｋ）次に、図２２に示すように、導電層２２１Ａ及び層間絶縁膜３１の上に、積層膜（２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を順次形成する。導電層２２１Ａ及び層間絶縁膜３１の上に、セレクタ２２２、導電膜２２１Ｂ、導電膜２２３、抵抗変化膜２２４、導電膜２２５及び電極層２２６が、順次形成される。
（ｌ）次に、導電層２２１Ａの上の積層膜（２２２、２２１Ｂ、２２３、２２４、２２５、２２６）をＸ方向に延伸するストライプ構造に加工する。結果として、第２メモリセル１０２となる積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）が形成される。
（ｍ）次に、層間絶縁膜３１を形成し平坦化する。この結果、図２２及び図２３に示すように、加工によって形成された積層膜１０２の間のトレンチに層間絶縁膜３１が埋め込まれる。
図１９ＢのＸＩ－ＸＩ線に沿う模式的断面構造は、図２４に示すように表され、図１９ＢのＸＩＩ－ＸＩＩ線に沿う模式的断面構造は、図２５に示すように表される。
（ｎ）次に、第３配線層１３を形成し、パターニングする。第３配線層１３をＸ方向に延伸するストライプ構造に加工する。この結果、第３配線層１３は、メモリセル１０２の電極層２２６と電気的に接続される。２層メモリセル構成の場合は、第３配線層１３の上には、導電層３２１Ａを形成しなくても良い。また、更なる積層化を想定して、第３配線層１３の上には、導電層３２１Ａを形成してアニール処理をしても良い。
（ｏ）次に、ストライプ構造に加工された第３配線層１３の間の下の積層膜１０２及び層間絶縁膜３１も加工して、第３配線層１３と第２配線層１２との交差部分に、メモリセル１０２を含む柱状の積層膜（２２１Ａ、２２２、２２１Ｂ、２２３、２２４、２２５、２２６）を形成する。
（ｐ）次に、層間絶縁膜３１を形成し、平坦化する。
（ｑ）尚、図１７と同様に、図１８Ａ及び図２０Ａ及び図２０Ｂに示された工程後、導電膜１２１Ａの上の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）をＹ方向に交差するＸ方向に加工し、柱状の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）を形成しても良い。
（ｒ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、加工によって形成された柱状の積層膜（１２２、１２１Ｂ、１２３、１２４、１２５、１２６）の間のトレンチに層間絶縁膜３１が埋め込まれる。更に、図２１Ａ及び図２１Ｂと同様に、第２配線層１２及び導電層２２１Ａを形成することができる。以下の工程は同様である。
尚、更に多層化する場合には、メモリセルアレイの積層数に応じて、前述した工程を繰り返す。
実施の形態によれば、下層配線層と導電層とを予め先づくりすることで、アニール処理によりボイドの発生を抑制することができる。このため、セレクタ膜の耐熱性に優れ、プロセス温度の制限を緩和することができる。
また、実施の形態によれば、下層配線層と導電層とを予め先づくりすることで、配線層の高さを高く形成することができ、微細な配線に対して配線抵抗を低減化することができる。
以上説明したように、実施の形態に係る不揮発性半導体記憶装置によれば、配線抵抗を低減化した不揮発性半導体記憶装置及びその製造方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、３Ａ、４…不揮発性半導体記憶装置、１０、１０１、１０２…メモリセル（積層膜）、１１…第１配線層、１２…第２配線層、２１Ａ、１２１Ａ、２２１Ａ、３２１Ａ…導電層、２２…セレクタ、２１Ｂ、２３、２５…導電膜、２４…抵抗変化膜、２６…電極層、３１…層間絶縁膜
Claims (18)
- 第１方向に延伸する複数の第１配線層と、
前記第１配線層上に設けられた、前記第１方向に延伸する第１導電層と、
前記複数の第１配線層の上方で、第１方向に対して交差した第２方向に延伸する複数の第２配線層と、
前記複数の第２配線層と前記複数の第１配線層との交差部分において、前記第２配線層と前記第１配線層との間に配置され、第１抵抗変化膜を有する第１セル部と第１セレクタを有する第１セレクタ部とを有する第１メモリセルと、
前記第２配線層上に設けられた、前記第２方向に延伸する第２導電層と、
前記複数の第２配線層の上方で、前記第１方向に延伸する複数の第３配線層と、
前記複数の第３配線層と前記複数の第２配線層との交差部分において、前記第３配線層と前記第２配線層との間に配置され、第２抵抗変化膜を有する第２セル部と第２セレクタを有する第２セレクタ部とを有する第２メモリセルと、
前記第３配線層上に設けられた、前記第１方向に延伸する第３導電層と、
前記第３配線層と前記第１方向及び前記第２方向に垂直な第３方向上方に設けられ、前記第２方向に延伸する第４配線層と、
前記第４配線層と前記第３配線層との間に配置され、第３抵抗変化膜を有する第３セル部と第３セレクタを有する第３セレクタ部とを有する第３メモリセルと、
前記第１メモリセルと前記第３メモリセルとの間に設けられた層間絶縁膜とを備え、
前記第１セレクタは、前記第１導電層を介して前記第１配線層に接続され、前記第２セレクタは、前記第２導電層を介して前記第２配線層に接続され、前記第３セレクタは、前記第３導電層を介して前記第３配線層に接続され、
前記第１配線層と前記第２配線層とは互いに異なる材料を備え、前記第１配線層の前記材料は前記第２配線層のエッチング加工時に前記第２配線層よりもエッチングされにくい材料であり、前記第２配線層と前記第３配線層とは互いに異なる材料を備え、前記第２配線層の前記材料は前記第３配線層のエッチング加工時に前記第３配線層よりもエッチングされにくい材料であり、前記第３配線層と前記第４配線層とは互いに異なる材料を備え、前記第３配線層の前記材料は前記第４配線層のエッチング加工時に前記第４配線層よりもエッチングされにくい材料である、不揮発性半導体記憶装置。 - 前記層間絶縁膜は、前記第１抵抗変化膜と前記第３抵抗変化膜の間に設けられている、請求項１に記載の不揮発性半導体記憶装置。
- 前記第１導電層の上に配置された第１バリア導電層と、
前記第２導電層の上に配置された第２バリア導電層とを備え、
前記第１セレクタは、前記第１バリア導電層を介して前記第１導電層に接続され、
前記第２セレクタは、前記第２バリア導電層を介して前記第２導電層に接続される、請求項１に記載の不揮発性半導体記憶装置。 - 前記第１配線層、前記第２配線層及び前記第３配線層は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料、いずれかの窒化物材料、若しくはいずれかの混合比で選ばれる材料を有する、請求項１に記載の不揮発性半導体記憶装置。
- 前記第１導電層及び前記第２導電層は、は、カーボン、カーボン窒化物（ＣＮ）、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌの群から選ばれるいずれかの材料を備える、請求項１に記載の不揮発性半導体記憶装置。
- 前記第１バリア導電層及び前記第２バリア導電層は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料、いずれかの窒化物材料、若しくはいずれかの混合比で選ばれる材料を有する、請求項３に記載の不揮発性半導体記憶装置。
- 第１方向に延伸する第１配線層と、
前記第１配線層の上に、設けられた第１導電層と、
第２方向に延伸し、前記第１配線層と前記第２方向に交差する第２配線層と、
前記第２配線層の上に、設けられた第２導電層と、
前記第１配線層及び前記第２配線層の上方に設けられ、前記第１方向に延伸する第３配線層と、
前記第３配線層の上に、設けられた第３導電層と、
前記第３導電層の上方に設けられ、前記第２方向に延伸する第４配線層と、
前記第１導電層と前記第２配線層との間に配置され、第１抵抗変化膜を有する第１セル部と第１セレクタを有する第１セレクタ部とを有する第１メモリセルと、
前記第２導電層と前記第３配線層との間に配置され、第２抵抗変化膜を有する第２セル部と第２セレクタを有する第２セレクタ部とを有する第２メモリセルと、
前記第３導電層と前記第４配線層との間に配置され、第３抵抗変化膜を有する第３セル部と第３セレクタを有する第３セレクタ部とを有する第３メモリセルと
前記第１メモリセルと前記第２メモリセルとの間に設けられた層間絶縁膜を有し、
前記第１配線層と前記第２配線層とは互いに異なる材料を備え、前記第１配線層の前記材料は前記第２配線層のエッチング加工時に前記第２配線層よりもエッチングされにくい材料であり、前記第２配線層と前記第３配線層とは互いに異なる材料を備え、前記第２配線層の前記材料は前記第３配線層のエッチング加工時に前記第３配線層よりもエッチングされにくい材料であり、前記第３配線層と前記第４配線層とは互いに異なる材料を備え、前記第３配線層の前記材料は前記第４配線層のエッチング加工時に前記第４配線層よりもエッチングされにくい材料である、不揮発性半導体記憶装置。 - 前記第１導電層の上に配置された第１バリア導電層と、
前記第２導電層の上に配置された第２バリア導電層とを備え、
前記第１セレクタは、前記第１バリア導電層を介して前記第１導電層に接続され、前記第２セレクタは、前記第２バリア導電層を介して前記第２導電層に接続される、請求項７に記載の不揮発性半導体記憶装置。 - 前記層間絶縁膜は、前記第１抵抗変化膜と前記第２抵抗変化膜の間に設けられている、請求項７に記載の不揮発性半導体記憶装置。
- 第１配線層の上に、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を自己整合化して形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第１導電層の上に第１積層膜を積層する工程と、
前記第１積層膜、前記第１導電層及び前記第１配線層を第１方向に延伸するストライプ構造に加工する工程と、
第１層間絶縁膜を形成し平坦化する工程と、
第２配線層を形成する工程と、
前記第２配線層の上に、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を自己整合化して形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第２配線層及び前記第２導電層を前記第１方向に交差する第２方向に延伸するストライプ構造に加工する工程と、
前記ストライプ構造に加工された前記第２配線層と前記第２配線層との間の空間部分の下の前記第１積層膜及び前記第１層間絶縁膜をエッチング加工して、前記第２配線層と前記第１配線層との交差部分に柱状の前記第１積層膜を有する第１メモリセルを形成する工程とを有する、不揮発性半導体記憶装置の製造方法。 - 第２層間絶縁膜を形成し平坦化する工程と、
前記第２導電層及び前記第２層間絶縁膜の上に第２積層膜を積層する工程と、
前記第２積層膜を前記第２方向に延伸するストライプ構造に加工する工程と、
第３層間絶縁膜を形成し、平坦化する工程と、
第３配線層を形成する工程と、
前記第３配線層の上に、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第３導電層を自己整合化して形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第３配線層及び前記第３導電層を前記第１方向に延伸するストライプ構造に加工する工程と、
前記ストライプ構造に加工された前記第３配線層と前記第３配線層との間の空間部分の下の前記第２積層膜及び前記第３層間絶縁膜をエッチング加工して、前記第３配線層と前記第２配線層との交差部分に柱状の前記第２積層膜を有する第２メモリセルを形成する工程とを有する、請求項１０に記載の不揮発性半導体記憶装置の製造方法。 - 基板の上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を第１方向に延伸するストライプ状に加工する工程と、
前記第１層間絶縁膜の間のトレンチ溝に第１配線層を埋め込む工程と、
前記第１配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第１導電層及び前記第１層間絶縁膜の上に、積層膜を形成する工程と、
前記積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
第２層間絶縁膜を形成する工程と、
第２配線層及び前記第２配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第２配線層及び前記第２導電層を前記第１方向に交差する第２方向に延伸するストライプ構造に加工し、前記積層膜と重畳する前記第２配線層を形成する工程と、
前記ストライプ構造に加工された前記第２配線層と前記第２配線層との間の空間部分の下の前記積層膜、及び前記第２層間絶縁膜をエッチング加工して、前記第２配線層と前記第１配線層との交差部分に柱状の前記積層膜を有する第１メモリセルを形成する工程とを有する、不揮発性半導体記憶装置の製造方法。 - 第１配線層及び前記第１配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第１配線層及び前記第１導電層を第１方向に延伸するストライプ構造に加工する工程と、
前記第１配線層及び前記第１導電層の間のトレンチ溝に第１層間絶縁膜を形成する工程と、
前記第１導電層及び前記第１層間絶縁膜の上に、第１積層膜を形成する工程と、
前記第１積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
第２層間絶縁膜を形成し、平坦化する工程と、
第２配線層を形成する工程と、
前記第２配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第２配線層及び前記第２導電層を前記第１方向に交差する第２方向にストライプ構造に加工し、前記第１積層膜と重畳する前記第２配線層を形成する工程と、
前記ストライプ構造に加工された前記第２配線層と前記第２配線層との間の空間部分の下の前記第１積層膜、及び前記第２層間絶縁膜をエッチング加工して、前記第２配線層と前記第１配線層との交差部分に柱状の前記第１積層膜を有する第１メモリセルを形成する工程とを有する、不揮発性半導体記憶装置の製造方法。 - 第３層間絶縁膜を形成し、平坦する工程と、
前記第２導電層及び前記第３層間絶縁膜の上に第２積層膜を積層する工程と、
前記第２積層膜を前記第２方向に延伸するストライプ構造に加工する工程と、
第４層間絶縁膜を形成し、平坦化する工程と、
第３配線層を形成する工程と、
前記第３配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第３導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第３配線層及び前記第３導電層を前記第１方向に延伸するストライプ構造に加工する工程と、
前記ストライプ構造に加工された前記第３配線層と前記第３配線層との間の空間部分の下の前記第２積層膜及び前記第４層間絶縁膜をエッチング加工して、前記第３配線層と前記第２配線層との交差部分に柱状の前記第２積層膜を有する第２メモリセルを形成する工程とを有する、請求項１２又は１３に記載の不揮発性半導体記憶装置の製造方法。 - 基板の上に第１層間絶縁膜を形成し、平坦化する工程と、
前記第１層間絶縁膜を第１方向に延伸するストライプ構造に加工する工程と、
前記第１層間絶縁膜の間のトレンチ溝に第１配線層を埋め込む工程と、
前記第１配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第１導電層及び前記第１層間絶縁膜の上に、第１積層膜を形成する工程と、
前記第１積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
第２層間絶縁膜を形成し、平坦化する工程と、
前記第１導電層の上の前記第１積層膜を前記第１方向に交差する第２方向にストライプ状にエッチング加工し、柱状の前記第１積層膜を有する第１メモリセルを形成する工程と、
第３層間絶縁膜を形成し、平坦化する工程と、
第２配線層を形成する工程と、
前記第２配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第２配線層及び前記第２導電層を前記第２方向に延伸するストライプ構造に加工し、前記第１積層膜との交差部分に前記第１メモリセルが形成されるように前記第２配線層を形成する工程とを有する、不揮発性半導体記憶装置の製造方法。 - 基板の上に第１配線層を形成する工程と、
前記第１配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第１導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第１配線層及び前記第１導電層を第１方向に延伸するストライプ構造に加工する工程と、
前記第１配線層及び前記第１導電層の間のトレンチ溝に第１層間絶縁膜を形成する工程と、
前記第１導電層及び前記第１層間絶縁膜の上に、第１積層膜を形成する工程と、
前記第１積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
第２層間絶縁膜を形成し、平坦化する工程と、
前記第１導電層の上の前記第１積層膜を前記第１方向に交差する第２方向にストライプ状にエッチング加工し、柱状の前記第１積層膜を有する第１メモリセルを形成する工程と、
第３層間絶縁膜を形成し、平坦化する工程と、
第２配線層を形成する工程と、
前記第２配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第２導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第２配線層及び前記第２導電層を前記第２方向に延伸するストライプ構造に加工し、前記第１積層膜との交差部分に前記第１メモリセルが形成されるように前記第２配線層を形成する工程とを有する、不揮発性半導体記憶装置の製造方法。 - 第４層間絶縁膜を形成し、平坦化する工程と、
前記第２導電層及び前記第４層間絶縁膜の上に第２積層膜を積層し、前記第２積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
第５層間絶縁膜を形成し平坦化する工程と、
第３配線層及び前記第３配線層の上に自己整合により、アルゴンイオンを用いたカーボンターゲットのスパッタリングにより形成されたカーボンからなる第３導電層を形成し、アニール処理することによりアルゴンの脱ガスを実施する工程と、
前記第３配線層及び前記第３導電層を前記第２方向に延伸するストライプ構造に加工する工程と、
前記ストライプ構造に加工された前記第３配線層と前記第３配線層との間の空間部分の下の前記第２積層膜及び前記第５層間絶縁膜をエッチング加工して、前記第３配線層と前記第２配線層との交差部分に柱状の前記第２積層膜を有する第２メモリセルを形成する工程とを有する、請求項１５又は１６に記載の不揮発性半導体記憶装置の製造方法。 - 前記アニール処理の温度は、２００℃～３００℃の範囲を備える、請求項１０、１２、１３、１５、１６のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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