CN113284919B - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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Abstract

实施方式提供抑制空隙的产生、并降低布线电阻的非易失性半导体存储装置及其制造方法。该制造方法具有如下工序：在第一布线层(11)之上自对准地形成第一导电层(21A)并进行退火处理；在第一导电层之上层叠第一层叠膜(22、21B、23、24、25、26)；将第一层叠膜、第一导电层以及第一布线层加工成沿第一方向延伸的条带结构；形成第一层间绝缘膜(31)并进行平坦化；形成第二布线层(12)；在第二布线层之上自对准地形成第二导电层(221A)并进行退火处理；将第二布线层以及第二导电层加工成沿与第一方向交叉的第二方向延伸的条带结构；及对第二布线层之间的下方的第一层叠膜以及第一层间绝缘膜进行加工而形成具有柱状的第一层叠膜的存储单元(10)。

Description

非易失性半导体存储装置及其制造方法
相关申请
本申请享受以日本专利申请2020－026906号(申请日：2020年2月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及非易失性半导体存储装置及其制造方法。
背景技术
近年来，开发了利用膜的电阻变化的电阻变化存储器(ReRAM)。作为ReRAM的一种，开发了利用膜的存储区域中的结晶状态与非晶状态之间的热相转变所引起的电阻值变化的相变存储器(PCM)。另外，反复层叠两个不同的合金而成的超晶格型的PCM能够以较少的电流使膜相变，因此作为容易省电化的存储装置而被关注。
发明内容
本实施方式要解决的课题在于，提供一种能够抑制空隙的产生并降低布线电阻的非易失性半导体存储装置及其制造方法。
实施方式的非易失性半导体存储装置的制造方法具有：在第一布线层之上自对准地形成第一导电层并进行退火处理的工序；在第一导电层之上层叠第一层叠膜的工序；将第一层叠膜、第一导电层以及第一布线层加工成沿第一方向延伸的条带结构工序；形成第一层间绝缘膜并进行平坦化的工序；形成第二布线层的工序；在第二布线层之上自对准地形成第二导电层并进行退火处理的工序；将第二布线层以及第二导电层加工成沿与第一方向交叉的第二方向延伸的条带结构的工序；以及对第二布线层之间的下方的第一层叠膜及第一层间绝缘膜进行加工而形成具有柱状的第一层叠膜的第一存储单元的工序。
附图说明
图1是实施方式的非易失性半导体存储装置的示意性的俯视结构图。
图2是图1的存储单元的两级结构部分的示意性的俯视结构图。
图3是实施方式的非易失性半导体存储装置的电路结构图。
图4是实施方式的非易失性半导体存储装置的示意性的平面图案结构图。
图5A是第一比较例的非易失性半导体存储装置的示意性的剖面结构图。
图5B是第二比较例的非易失性半导体存储装置的示意性的剖面结构图。
图6A是第一实施方式的非易失性半导体存储装置的示意性的剖面结构图。
图6B是第二实施方式的非易失性半导体存储装置的示意性的剖面结构图。
图7是表示作为能够应用于第一实施方式的非易失性半导体存储装置的布线材料的组合，以钨与钼为例的布线电阻(Ω/sq)与布线宽度WD(a.u.)的关系的示意图。
图8A是第三实施方式的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。
图8B是第三实施方式的变形例的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。
图8C是第四实施方式的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。
图9A是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其1)。
图9B是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其2)。
图9C是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其3)。
图10A是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其4)。
图10B是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其5)。
图11是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其6)。
图12是对第一实施方式的非易失性半导体存储装置以及第一制造方法的一工序进行说明的示意性的俯视结构图(其7)。
图13A是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其1)。
图13B是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其2)。
图14A是对第一实施方式的非易失性半导体存储装置的第二制造方法的变形例的一工序进行说明的示意性的俯视结构图(其1)。
图14B是对第一实施方式的非易失性半导体存储装置的第二制造方法的变形例的一工序进行说明的示意性的俯视结构图(其2)。
图15是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其3)。
图16A是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其4)。
图16B是对第一实施方式的非易失性半导体存储装置的第二制造方法的一工序进行说明的示意性的俯视结构图(其5)。
图17是对第一实施方式的非易失性半导体存储装置的第三制造方法的一工序进行说明的示意性的俯视结构图。
图18A是对第三实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其1)。
图18B是对第三实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其2)。
图19A是对第三实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其3)。
图19B是对第三实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构图(其4)。
图20A是第三实施方式的非易失性半导体存储装置的制造方法的沿着图18A的V－V线的示意性的剖面结构图。
图20B是第三实施方式的非易失性半导体存储装置的制造方法的沿着图18A的VI－VI线的示意性的剖面结构图。
图21A是第三实施方式的非易失性半导体存储装置的制造方法的沿着图18B的VII－VII线的示意性的剖面结构图。
图21B是第三实施方式的非易失性半导体存储装置的制造方法的沿着图18B的VIII－VIII线的示意性的剖面结构图。
图22是第三实施方式的非易失性半导体存储装置的制造方法的沿着图19A的IX－IX线的示意性的剖面结构图。
图23是第三实施方式的非易失性半导体存储装置的制造方法的沿着图19A的X－X线的示意性的剖面结构图。
图24是第三实施方式的非易失性半导体存储装置的制造方法的沿着图19B的XI－XI线的示意性的剖面结构图。
图25是第三实施方式的非易失性半导体存储装置的制造方法的沿着图19B的XII－XII线的示意性的剖面结构图。
附图标记说明
1、2、3、3A、4…非易失性半导体存储装置，10、101、102…存储单元(层叠膜)，11…第一布线层，12…第二布线层，21A、121A、221A、321A…导电层，22…选择器，21B、23、25…导电膜，24…电阻变化膜，26…电极层，31…层间绝缘膜
具体实施方式
接下来，参照附图对实施方式进行说明。在以下说明的附图的记载中，对相同或者类似的部分标注相同或者类似的附图标记。但是，应注意附图是示意性的，各构成部件的厚度与平面尺寸的关系等与现实不同。因而，具体的厚度、尺寸应参考以下的说明进行判断。另外，在附图的彼此间当然也包括彼此的尺寸的关系、比率不同的部分。
另外，以下所示的实施方式例示了用于将技术构思具体化的装置、方法，并非限定各构成部件的材质、形状、结构、配置等。该实施方式在权利要求的范围内，能够进行各种变更。
[实施方式]
如图1所示，实施方式的非易失性半导体存储装置1的示意性的俯视结构例如以3行×3列的阵列状层叠四层。图1的存储单元两级结构部分的示意性的俯视结构如图2所示。在图1的结构中，将第n(n为自然数)层的存储单元、第n层的第一布线层、第n层的第二布线层分别表示为10n、11n、12n。另外，在以下的说明中，有时将多个存储单元、多个第一布线层、多个第二布线层仅表示为10、11、12。
如图1所示，实施方式的非易失性半导体存储装置1具备交叉点型存储器结构，具备：多个第一布线层11，配置于同一平面上；多个第二布线层12，在多个第一布线层11上的同一平面上以三维交叉的方式配置；以及存储单元10，在这些多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层11之间。实施方式的非易失性半导体存储装置1例如也可以配置于具备形成在半导体基板上的绝缘层的绝缘基板之上。
第一布线层11与第二布线层12非平行地三维交叉。例如，如图1所示，多个存储单元10在二维方向(XY方向)上配置为矩阵状，而且该矩阵状的阵列在相对于XY平面正交的Z方向上层叠多层。第一布线层11在上下的存储单元10间共用，同样，第二布线层12在上下的存储单元10间共用。在图1中，关于配置于第一布线层11以及第二布线层12之上的导电层21A省略了图示。另外，在多个第一布线层11与多个第二布线层12之间配置层间绝缘膜，但省略了图示。
在以下的说明中，有时将第一布线层11称作下层布线层或者位线、将第二布线层12称作上层布线层或者字线。另外，交叉点型存储器结构能够层叠多层。位线、字线的呼称也可以相反。
在实施方式的非易失性半导体存储装置中，电阻变化存储器(ReRAM：ResistiveRandom Access Memory)、相变存储器(PCM:Phase-Change Memory)、铁电存储器(FeRAM:Ferroelectric Random Access Memory)等均能够应用。另外，也能够应用磁隧道结(MTJ：Magneto Tunnel Junction)电阻变化元件。在以下的说明中，主要对PCM进行说明。
(存储单元的构成)
如图2所示，实施方式的非易失性半导体存储装置的存储单元10具有：第一布线层11；形成于第一布线层11之上的导电层21A；第二布线层12；形成于第二布线层12之上的导电层21A；在第一布线层11与第二布线层12之间串联连接的存储元件；以及选择器22。存储元件具有电阻变化膜24。如图2所示，在第一布线层11以及第二布线层12之上配置有导电层21A。第一布线层11以及第二布线层12也可以具备双层结构。
配置于第二布线层12与第一布线层11之间的第一存储单元101具备层叠膜(21A、22、21B、23、24、25、26)，配置于第三布线层13与第二布线层12之间的第二存储单元102同样具备层叠膜(21A、22、21B、23、24、25、26)。如图1所示，第一存储单元101以及第二存储单元102与存储单元10对应，但为了便于说明而进行了区分。同样，如图1所示，第三布线层13与第一布线层11对应，但为了便于说明而进行了区分。
选择器22例如也可以是两端子间开关元件。在施加于两端子间的电压为阈值以下的情况下，该开关元件为“高电阻”状态，例如为非电导通状态。在施加于两端子间的电压为阈值以上的情况下，开关元件为“低电阻”状态，例如变为电导通状态。开关元件也可以无论电压为哪种极性均具有该功能。在该开关元件中，包含选自由碲(Te)、硒(Se)以及硫(S)组成的组中的至少1种以上的硫属元素。或者，也可以包含作为包含上述硫属元素的化合物的硫族化物(chalcogenide)。该开关元件除此之外，也可以包含选自由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、燐(P)、锑(Sb)组成的组中的至少1种以上的元素。
另外，选择器22例如能够由具有PIN(p-intrinsic-n)结构的硅二极管等构成。
电阻变化膜24能够对电阻相对较低的状态(置位状态)与电阻较高的状态(复位状态)进行电开关，非易失性地存储数据。选择器22防止对所选择的存储单元进行电接入(成形(forming)/写入/擦除/读出)时的潜行电流(sneak current)。
电阻变化膜24例如包含金属氧化物。作为该金属氧化物，例如能够使用选自由锆(Zr)、钛(Ti)、铝(Al)、铪(Hf)、锰(Mn)、钽(Ta)、钨(W)组成的组中的1种金属、或者2种以上的金属的合金的氧化物。
在将存储单元10形成为超晶格型的PCM的情况下，电阻变化膜24由层叠有多个硫族化合物的层的超晶格结构形成。用于电阻变化膜24的硫族(chalcogenide)化合物例如像Sb2Te3等的锑碲以及GeTe等的锗碲那样由两个以上的硫族化合物构成。为了使相变稳定，该硫族化合物的一种优选含有锑(Sb)或者铋(Bi)。选择器22由过渡金属的硫族化合物形成。该硫族化合物例如是选自钛(Ti)、钒(V)、铜(Cu)、锌(Zn)、铬(Cr)、锆(Zr)、白金(Pt)、钯(Pd)、钼(Mo)、镍(Ni)、锰(Mn)以及铪(Hf)组成的组中的1种以上的过渡金属、以及选自硫(S)、硒(Se)以及碲(Te)组成的组中的1种以上的硫属元素的化合物。更优选的是，硫族化合物在将M设为过渡金属、将X设为硫属元素时，组成为由化学式MX或者MX2表示的化合物。在组成为MX的情况下，该硫族化合物中的过渡金属M的浓度为50原子％，在组成为MX2的情况下，过渡金属M的浓度为33原子％。但是，由于在化合物的组成中分别具有容许幅度，因此硫族化合物中的过渡金属M的优选浓度为20原子％以上且60原子％以下。在本实施方式中，硫族化合物例如为TiTe2。
电阻变化膜24被导电膜25与导电膜23夹持。导电膜25以及导电膜23具备金属膜或者金属氮化膜。作为导电膜25以及导电膜23，例如也能够使用氮化钛膜、碳。
在导电膜25与第二布线层12之间配置有电极层26。在电极层26中，例如能够应用W、Ti、Ta、或者它们的氮化物等。另外，也可以是，电阻变化膜24由Si形成，电极层26由Ni或者Pt形成。关于第一布线层11以及第二布线层12的材料，之后进行叙述。
在导电膜23与选择器22之间配置有导电膜21B。导电膜21B例如也可以具备碳、钛氮化物(TiN)、W、Cu或者Al等导电性材料。
在第一布线层11与选择器22之间配置有形成于第一布线层11之上的导电层21A。导电层21A具备碳或者碳氮化膜。导电层21A例如也可以具备钛氮化物(TiN)、W、Cu或者Al等导电性材料。导电层21A与第一布线层11电连接。
导电层21A防止夹持导电层21A的上下的层间的元素的扩散。另外，在将导电层21A形成于第一布线层11上之后，预先实施退火处理，从而能够在与构成之后的选择器22的膜之间抑制空隙的产生，提高紧贴性。
导电膜21B、23、25防止夹持导电膜21B、23、25的上下的层间的元素的扩散。另外，导电膜21B、23、25提高夹持导电膜21、23、25的上下的层间的紧贴性。
当通过第一布线层11以及第二布线层12对电阻相对较低的低电阻状态(置位状态)的电阻变化膜24施加复位电压时，电阻变化膜24能够切换为电阻相对较高的高电阻状态(复位状态)。当对高电阻状态(复位状态)的电阻变化膜24施加比复位电压高的置位电压时，电阻变化膜24能够切换为低电阻状态(置位状态)。
如图3所示，实施方式的非易失性半导体存储装置1的基本电路结构在第一布线层11与第二布线层12的交叉点连接有存储单元10。在图3中，存储单元10表示为电阻变化膜24与选择器22的串联结构。如图1所示，非易失性半导体存储装置1例如具有四层的层叠结构，因此在该情况下，图3所示的电路结构被层叠四层。
如图4所示，实施方式的非易失性半导体存储装置1的示意性的平面图案结构例具备多个第一布线层(位线)11、多个第二布线层(字线)12、以及配置于多个位线11与多个字线12的交叉部的存储单元10。图4的构成是配置一层存储单元10的例子。
(第一比较例＿一层存储单元结构)
如图5A所示，第一比较例的非易失性半导体存储装置1B具备多个第一布线层11T、多个第二布线层12T、以及存储单元10T，例如配置于具备形成于半导体基板之上的绝缘层的绝缘基板9之上。多个第一布线层11T沿与纸面垂直的Y方向延伸。多个第二布线层12T在多个第一布线层11T的上方，沿相对于Y方向交叉的X方向延伸。存储单元10T在多个第二布线层12T与多个第一布线层11T的交叉部分配置于第二布线层12T与第一布线层11T之间。在多个第二布线层12T与多个第一布线层11T之间具备层间绝缘膜31。
在第一比较例的非易失性半导体存储装置1B中，在第一布线层11T之上连续地形成层叠膜(21A、22、21B、23、24、25、26)。即，如图5A所示，将比表示绝缘基板9与多个第一布线层11T的边界的虚线A－A靠上的层叠膜(21A、22、21B、23、24、25、26)一体地形成。由于在第一布线层11T之上连续地形成层叠膜(21A、22、21B、23、24、25、26)，因此在第一比较例的非易失性半导体存储装置1B中，在第一导电层21A与构成选择器22的膜之间产生空隙，导致布线电阻的上升。
(第二比较例＿一层存储单元结构)
第二比较例的非易失性半导体存储装置1B与第一比较例的基本结构相同，但如图5B所示，与第一比较例相比，将第一布线层11T以及第二布线层12T形成得较厚。如图5B所示，为了形成较厚的第一布线层11T，对第一布线层11T进行双层化。如图5B所示，将比表示被双层化的第一布线层11T的边界的虚线B－B靠上的层叠膜(21A、22、21B、23、24、25、26)一体地形成。由于在第一布线层11T之上连续地形成层叠膜(21A、22、21B、23、24、25、26)，因此在第二比较例的非易失性半导体存储装置1B中，在第一导电层21A与构成选择器22的膜之间也产生空隙，导致布线电阻的上升。
(第一实施方式＿一层存储单元结构)如图6A所示，第一实施方式的非易失性半导体存储装置1具备多个第一布线层11、第一导电层21A、多个第二布线层12、以及存储单元10，例如配置于具备形成于半导体基板之上的绝缘层的绝缘基板9之上。
多个第一布线层11沿Y方向延伸。
第一导电层21A自对准地配置于第一布线层11之上，并沿Y方向延伸。这里，“自对准地配置”是指，原样地维持第一布线层11的平面的形状而在第一布线层11之上配置第一导电层21A的结构。另外，“自对准”这一表达方式记载在制造方法的说明中。以下相同。
多个第二布线层12在多个第一布线层11的上方沿相对于Y方向交叉的X方向延伸。
存储单元10具备层叠膜(21A、22、21B、23、24、25、26)。存储单元10在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间。存储单元10具备单元(cell)部与选择器部。单元部具备电阻变化膜24。选择器部具备选择器22，并与单元部串联连接。选择器22经由第一导电层21A而与第一布线层11连接。在邻接的存储单元10间具备层间绝缘膜31。层间绝缘膜31也配置于邻接的第一布线层11间。
在第一实施方式的非易失性半导体存储装置1中，在第一布线层11之上形成第一导电层21A，在进行了退火处理之后，将层叠膜(22、21B、23、24、25、26)一体地层叠而形成。退火处理的温度约为200℃～300℃左右。
在第一实施方式的非易失性半导体存储装置1中，在第一布线层11之上形成第一导电层21A之后，将层叠膜(22、21B、23、24、25、26)连续地形成。即，如图6A所示，将比表示多个导电层21A与多层叠膜(22、21B、23、24、25、26)的边界的虚线C－C靠上的层叠膜(22、21B、23、24、25、26)一体地形成。由于在第一布线层11之上连续地形成导电层21A，因此抑制了第一导电层21A与构成选择器22的膜之间的空隙的产生。即，能够先形成第一布线层11与第一导电层21A而抑制第一导电层21A与选择器22之间的空隙的产生，使第一布线层11与选择器22的紧贴性良好。
另外，在第一实施方式的非易失性半导体存储装置1中，通过先形成第一布线层11与第一导电层21A，能够提高第一布线层11的高度，并能够降低布线电阻。
在图6A中，在多个第一布线层11与多个第二布线层12之间配置层间绝缘膜31。作为层间绝缘膜31的材料，不仅能够应用SiO2，还能够应用SiO、SiOC、SiON等。
第一导电层21A具备选自碳、碳氮化物(CN)、钛氮化物(TiN)、W、Cu或者Al的组中的任一种材料。
(第二实施方式＿一层存储单元结构)如图6B所示，第二实施方式的非易失性半导体存储装置2具备多个第一布线层11、第一导电层、第一势垒导电层27、多个第二布线层12、以及存储单元10。
第一导电层21A设于第一布线层11之上，并沿Y方向延伸。
存储单元10具备层叠膜(21A、27、22、21B、23、24、25、26)。存储单元10在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间。存储单元10具备单元部与选择器部。单元部具备电阻变化膜24。选择器部具备选择器22，并与单元部串联连接。选择器22经由第一势垒导电层27而与第一导电层21A连接。
第一势垒导电层27也可以选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的硅化物材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的氮化物。另外，也可以是具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任意混合比的材料。其他结构与第一实施方式相同。
在第二实施方式的非易失性半导体存储装置2中，在第一布线层11之上形成第一导电层21A，在进行了退火处理之后，将层叠膜(27、22、21B、23、24、25、26)一体地层叠而形成。退火处理的温度约为200℃～300℃左右。
在第二实施方式的非易失性半导体存储装置2中，在第一布线层11之上形成第一导电层21A之后，将层叠膜(27、22、21B、23、24、25、26)连续地形成。即，如图6B所示，将比表示多个导电层21A与多个第一势垒导电层27的边界的虚线D－D靠上的层叠膜(27、22、21B、23、24、25、26)一体地形成。由于在第一布线层11之上连续地形成导电层21A，因此抑制了第一导电层21A与构成选择器22的膜之间的空隙的产生。即，能够先形成第一布线层11与第一导电层21A而抑制第一导电层21A与选择器22之间的空隙的产生，使第一布线层11与选择器22的紧贴性良好。
另外，在第二实施方式的非易失性半导体存储装置2中，通过先形成第一布线层11与第一导电层21A，能够提高第一布线层11的高度，并能够降低布线电阻。
另外，在第二实施方式的非易失性半导体存储装置2中，通过在第一导电层21A和选择器22之间夹持第一势垒导电层27，能够防止层叠膜(27、22、21B、23、24、25、26)的缩小化。即，通过第一势垒导电层27，能够强化第一导电层21A和选择器22之间的紧贴性，防止单元尺寸的缩小化。
(布线材料的选择)
能够应用于第一～第二实施方式的非易失性半导体存储装置的第一布线层11以及第二布线层12也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的硅化物材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的氮化物。另外，也可以是具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任意混合比的材料。
作为硅化物材料，例如能够应用NiSi、CoSi、WSi、TiSi。作为材料的混合比，例如包括Ni：Si＝1：1、0.5：1等。
(布线电阻与布线宽度的关系＿Mo、W)
作为能够应用于第一～第二实施方式的非易失性半导体存储装置的布线材料的组合，以W与Mo为例的布线电阻(Ω/sq)与布线宽度WD(a.u.)的关系如图7那样示意地表示。在布线宽度WD(a.u.)＝X2时，W布线与Mo布线具有电阻上大致相等的值。
(蚀刻气体系统)
作为通过反应性离子蚀刻(RIE：Reactive Ion Etching)形成W布线时的蚀刻气体(蚀刻剂)，例如能够应用CF4/O2。作为通过RIE形成Mo布线时的蚀刻剂，例如能够应用HBr、溴三氟甲烷(CBrF3：Bromotrifluoromethane)。在溴三氟甲烷(CBrF3)中，与W相比，Mo的蚀刻更容易。作为形成Mo布线时的蚀刻剂，除此之外，例如能够应用CCl4、SiCl4/O2/CHF3。
与W相比，作为能够应用于Mo的蚀刻的蚀刻剂，也能够应用F、Cl系卤素气体与O2气体的混合气体等。当存在O2时，与W相比，Mo更容易氧化，并且能够利用氧化后更促进蚀刻的性质。作为F、Cl系卤素气体与O2气体的混合气体，例如可列举CF4/O2、CHF3/O2、CH2F2/O2、SF6/O2、或者Cl2/O2等。
与Mo相比，作为对W的蚀刻有效的蚀刻剂，也能够应用F系气体。金属电极的加工与物理蚀刻相比，化学蚀刻为主体，W－F的蒸气压低，与Mo相比更促进蚀刻。通过利用该性质，能够对W蚀刻。
根据第一～第二实施方式的非易失性半导体存储装置，隔着一层的存储单元结构而与交叉点对置的布线层也可以具备相互不同的材料。在对上方的布线层进行加工时，下方的布线层不易被蚀刻，因此也能够提供避免布线电阻的上升并降低了布线电阻的非易失性半导体存储装置。
(第三实施方式＿双层存储单元结构)
第三实施方式的非易失性半导体存储装置3的示意性的截面结构如图8A所示。图8A与从Y―Z方向观察的示意性的截面结构对应。在图8A中，为了说明双层存储单元结构，标记为第一存储单元101、第二存储单元102，但表示相同的存储单元10。此外，将第一存储单元101的层叠膜标记为层叠膜(121A、122、121B、123、124、125、126)，将第二存储单元102的层叠膜标记为层叠膜(221A、222、221B、223、224、225、226)，但各层与图2相同，与层叠膜(21A、22、21B、23、24、25、26)对应，具备相同的层叠膜结构。以下相同。
如图8A所示，第三实施方式的非易失性半导体存储装置3具备多个第一布线层11、第一导电层121A、多个第二布线层12、以及第一存储单元101，例如配置于具备形成于半导体基板之上的绝缘层的绝缘基板9之上。
多个第一布线层11沿Y方向延伸。
第一导电层121A设于第一布线层11之上，并沿Y方向延伸。
多个第二布线层12在多个第一布线层11的上方，沿相对于Y方向交叉的X方向延伸。
第一存储单元101具备层叠膜(121A、122、121B、123、124、125、126)。第一存储单元101在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间。第一存储单元101具备单元部与选择器部。单元部具备电阻变化膜124。选择器部具备选择器122，并与单元部串联连接。选择器122经由第一导电层121A而与第一布线层11连接。在邻接的第一存储单元101间具备层间绝缘膜131。层间绝缘膜131也配置于邻接的第一布线层11间。层间绝缘膜131也配置于邻接的第二布线层12间。
而且，如图8A所示，第三实施方式的非易失性半导体存储装置3具备多个第三布线层13和第二存储单元102。第二存储单元102具备层叠膜(221A、222、221B、223、224、225、226)。第二存储单元102在多个第三布线层13与多个第二布线层12的交叉部分配置于第三布线层13与第二布线层12之间。第二存储单元102具备单元部与选择器部。单元部具备电阻变化膜224。选择器部具备选择器222，并与单元部串联连接。选择器222经由第二导电层221A而与第二布线层12连接。
多个第三布线层13在多个第二布线层12的上方沿Y方向延伸。在邻接的存储单元102间也具备层间绝缘膜131。第三布线层13是与第一布线层11相同的布线层，但为了方便说明标记为第三布线层13。
在第三实施方式的非易失性半导体存储装置3中，在第一布线层11之上形成第一导电层121A，在进行了退火处理之后，将层叠膜(122、121B、123、124、125、126)一体地层叠而形成。退火处理的温度约为200℃～300℃左右。
在第三实施方式的非易失性半导体存储装置3中，在第一布线层11之上形成第一导电层121A之后，将层叠膜(122、121B、123、124、125、126)连续地形成。即，如图8A所示，将比表示多个导电层121A与多层叠膜(122、121B、123、124、125、126)的边界的虚线E1－E1靠上的层叠膜(122、121B、123、124、125、126)一体地形成。由于在第一布线层11之上连续地形成导电层121A，因此抑制了第一导电层121A与构成选择器22的膜之间的空隙的产生。即，能够先形成第一布线层11与第一导电层121A而抑制第一导电层121A与选择器122之间的空隙的产生，使第一布线层11与选择器122的紧贴性良好。
另外，在第三实施方式的非易失性半导体存储装置3中，通过先形成第一布线层11与第一导电层21A，能够提高第一布线层11的高度，并能够降低布线电阻。
另外，在第三实施方式的非易失性半导体存储装置3中，在第二布线层12之上形成第二导电层221A，在进行了退火处理之后，将层叠膜(222、221B、223、224、225、226)一体地层叠而形成。退火处理的温度约为200℃～300℃左右。
在第三实施方式的非易失性半导体存储装置3中，在第二布线层12之上形成第二导电层221A之后，将层叠膜(221A、222、221B、223、224、225、226)连续地形成。即，如图8A所示，将比表示多个导电层221A与多层叠膜(221A、222、221B、223、224、225、226)的边界的虚线E2－E2靠上的层叠膜(222、221B、223、224、225、226)一体地形成。由于在第二布线层12之上连续地形成导电层221A，因此抑制了第二导电层221A与构成选择器222的膜之间的空隙的产生。即，能够先形成第二布线层12与第二导电层221A而抑制第二导电层221A与选择器222之间的空隙的产生，使第二布线层12与选择器222的紧贴性良好。
另外，在第三实施方式的非易失性半导体存储装置3中，通过先形成第二布线层12与第二导电层221A，能够提高第二布线层12的高度，并能够降低布线电阻。
另外，在第三实施方式的非易失性半导体存储装置3中，第三布线层13与第三导电层321A的关系也相同。
在图8A中，在多个第一布线层11与多个第二布线层12之间配置层间绝缘膜131。在多个第二布线层12与多个第三布线层13之间也配置层间绝缘膜131。作为层间绝缘膜131的材料，不仅能够应用SiO2，还能够应用SiO、SiOC、SiON等。
第一导电层121A、第二导电层221A以及第三导电层321A具备选自碳、碳氮化物(CN)、钛氮化物(TiN)、W、Cu或者Al的组中的任一种材料。
第一布线层11、第二布线层12以及第三布线层13具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料、任一种的硅化物材料、任一种的氮化物材料、或者以任意混合比选择的材料。
(第三实施方式的变形例＿双层存储单元结构)第三实施方式的变形例的非易失性半导体存储装置3A的存储单元两级结构部分的示意性的截面结构如图8B所示。
在第三实施方式的变形例的非易失性半导体存储装置3A中，如图8B所示，在第一布线层11之上一体地形成第一导电层121A之后，将比虚线E1－E1靠上的层叠膜(122、121B、123、124、125、126)一体地形成。
另外，在第三实施方式的变形例的非易失性半导体存储装置3A中，如图8B所示，在第二布线层12之上一体地形成第二导电层221A之后，将比虚线E2－E2靠上的层叠膜(222、221B、223、224、225、226)一体地形成。在该情况下，由于产生掩模对准的工序，因此在由虚线E2－E2所示的边界部分，有时在Y方向上产生对准偏差。同样，在由虚线E1－E1所示的边界部分，有时也在X方向上产生对准偏差。第三实施方式的变形例的非易失性半导体存储装置3A示出了这种结构。其他结构与第三实施方式相同。
在第三实施方式的变形例的非易失性半导体存储装置3A中，通过先形成第一布线层11与第一导电层121A，也能够抑制第一导电层121A和选择器122之间的空隙的产生，使第一布线层11与选择器122的紧贴性良好。另外，通过先形成第一布线层11与第一导电层21A，能够提高第一布线层11的高度，并能够降低布线电阻。
在第三实施方式的变形例的非易失性半导体存储装置3A中，通过先形成第二布线层12与第二导电层221A，也能够抑制第二导电层221A与选择器222之间的空隙的产生，使第二布线层12与选择器222的紧贴性良好。另外，通过先形成第二布线层12与第二导电层221A，能够提高第二布线层12的高度，并能够降低布线电阻。其他结构与第三实施方式相同。
(第四实施方式＿双层存储单元结构)
第四实施方式的非易失性半导体存储装置4A的存储单元两级结构部分的示意性的截面结构如图8C所示。
在第四实施方式的非易失性半导体存储装置4中，如图8C所示，在第一布线层11之上一体地形成第一导电层121A之后，将比虚线F1－F1靠上的层叠膜(127、122、121B、123、124、125、126)一体地形成。选择器122经由第一势垒导电层127而与第一导电层121A连接。
另外，在第四实施方式的非易失性半导体存储装置4中，如图8C所示，在第二布线层12之上一体地形成第二导电层221A之后，将比虚线F2－F2靠上的层叠膜(227、222、221B、223、224、225、226)一体地形成。选择器222经由第二势垒导电层227而与第二导电层221A连接。
第一势垒导电层127以及第二势垒导电层227也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的硅化物材料。另外，也可以是选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任一种的氮化物。另外，也可以是具有选自W、Mo、多晶硅、Ni、Co、Ti以及Cu的组中的任意混合比的材料。
在第四实施方式的非易失性半导体存储装置4的形成中，由于在虚线F2－F2所示的边界部分产生掩模对准的工序，因此有时在Y方向上产生对准偏差。同样，在虚线F1－F1所示的边界部分，有时也在X方向上产生对准偏差。其他结构与第三实施方式相同。
在第四实施方式的非易失性半导体存储装置4中，也能够先形成第一布线层11与第一导电层121A而抑制空隙的产生。另外，能够提高第一布线层11的高度，并能够降低布线电阻。另外，能够先形成第二布线层12与第二导电层221A而抑制空隙的产生。另外，能够提高第二布线层12的高度，并能够降低布线电阻。
另外，在第四实施方式的非易失性半导体存储装置4中，通过在第一导电层121A和选择器122之间夹持第一势垒导电层127，能够强化第一导电层121A和选择器122之间的紧贴性，防止单元尺寸的缩小化。另外，通过在第二导电层221A与选择器222之间夹持第二势垒导电层227，能够强化第二导电层221A与选择器222之间的紧贴性，防止单元尺寸的缩小化。
(第五实施方式＿三层存储单元结构)
第五实施方式的非易失性半导体存储装置具备三层存储单元结构。在第五实施方式的非易失性半导体存储装置中，直到双层存储单元结构为止与第三～第四实施方式相同。
第五实施方式的非易失性半导体存储装置具备：多个第一布线层11，沿第一方向延伸；第一导电层121A，设于第一布线层11之上，并沿第一方向延伸；多个第二布线层12，在多个第一布线层11的上方，沿相对于第一方向交叉的第二方向延伸；第一存储单元101，在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间，并具备具有第一电阻变化膜124的第一单元部和具有第一选择器122的第一选择器部；第二导电层221A，设于第二布线层12之上，并沿第二方向延伸；多个第三布线层13，在多个第二布线层12的上方，沿第一方向延伸；以及第二存储单元102，在多个第三布线层13与多个第二布线层12的交叉部分配置于第三布线层13与第二布线层12之间，具备具有第二电阻变化膜224的第二单元部和具有第二选择器222的第二选择器部。
而且，具备：第四布线层，设于第三布线层13的第三方向上方，并沿第二方向延伸，该第三方向与第一方向以及第二方向上垂直；以及第三存储单元，配置于第四布线层与第三布线层13之间，具备具有第三电阻变化膜的第三单元部和具有第三选择器的第三选择器部。这里，参照图1的结构，对第三存储单元103(第三层的存储单元)进行说明。如图1所示，第三存储单元103(第三层的存储单元)配置于与配置有第二存储单元102(第二层的存储单元)的第二布线层121(第一层的第二布线层)在垂直于Y方向以及X方向的Z方向上相邻的最近的其他第二布线层122(第二层的第二布线层)与第三布线层112(第二层的第一布线层)之间，具备具有第三电阻变化膜的第三单元部与具有第三选择器的第三选择器部。其他结构以及效果与第三～第四实施方式相同。
(制造方法)
(空隙产生的机理)
通过使用了氩离子的碳靶的溅射，在第一布线层11之上形成由碳构成的导电层21A。此时，在导电层21A中取入氩。当实施之后的选择器22的成膜时，在200－300℃之间产生了认为是由氩引起的空隙。因此，选择器膜的耐热性变差，工序温度的限制变大。
在本实施方式的非易失性半导体存储装置中，在形成成为下层布线层的第一布线层11与由碳构成的导电层21A的层叠结构后，在约200℃－300℃左右之间通过热处理实施氩的脱气。先形成成为下层布线层的第一布线层11与由碳构成的导电层21A，预先抑制空隙的产生，之后，对选择器22以及电阻变化膜24进行成膜而形成存储单元。通过先形成导电层21A，能够抑制空隙产生。另外，通过先形成导电层21A，能够不改变存储单元的高度地提高成为下层布线层的第一布线层11，能够相对于微细的布线降低布线电阻。
图1所示的基本结构例如能够像以下那样制造。在第一布线层11之上层叠包含存储单元10的层叠膜之后，将层叠膜以及第一布线层11加工成Y方向的条带结构，在通过加工形成的层叠膜间的沟槽埋入层间绝缘膜后，在层叠膜之上以及层间绝缘膜之上形成第二布线层12。通过将第二布线层12加工成X方向的条带结构，并进一步对加工成条带结构的第二布线层12之间的下方的层叠膜以及层间绝缘膜也进行加工，从而能够在第二布线层12与第一布线层11的交叉部分形成由大致柱状(以后，仅称作“柱状”)的多个层叠膜构成的存储单元10。
(第一制造方法＿一层单元结构)
以下，使用图9A～图12，对第一实施方式的非易失性半导体存储装置1的第一制造方法进行说明。
在以下的说明中，由于层叠膜(21A、22、21B、23、24、25、26)构成存储单元10，因此仅表示为层叠膜10。
如图9A所示，第一制造方法具有在绝缘基板9之上形成第一布线层11以及导电层21A，并进行第一退火处理的工序。接下来，如图9B所示，具有在导电层21A之上层叠层叠膜(22、21B、23、24、25、26)的工序。然后，如图9C所示，具有将层叠膜(22、21B、23、24、25、26)、导电层21A以及第一布线层11加工成沿Y方向延伸的条带结构的工序。接下来，如图10A所示，具有形成层间绝缘膜31并进行平坦化的工序。接下来，如图10B所示，具有形成第二布线层12以及导电层21A并进行退火处理的工序。接下来，如图11所示，具有将第二布线层12以及导电层21A加工成沿第二方向延伸的条带结构，并形成与层叠膜10重叠的第二布线层12以及导电层21A的工序。接下来，如图12所示，具有对第二布线层12之间的下方的层叠膜10以及层间绝缘膜31进行加工而形成具有柱状的层叠膜的存储单元10的工序。以下，进行详细叙述。
(a)首先，如图9A所示，在绝缘基板9之上形成第一布线层11后，在第一布线层11之上形成导电层21A，进行退火处理。退火处理的温度具备200℃～300℃的范围。导电层21A也可以自对准地形成于第一布线层11之上。
(b)接下来，如图9B所示，在导电层21A之上层叠层叠膜(22、21B、23、24、25、26)。即，在第一布线层11之上的导电层21A之上，依次形成选择器22、导电膜21B、导电膜23、电阻变化膜24、导电膜25以及电极层26。
(c)接下来，如图9C所示，例如通过RIE(Reactive Ion Etching)法，将层叠膜(22、21B、23、24、25、26)、导电层21A以及第一布线层11同时加工成沿Y方向延伸的条带结构。多个第一布线层11、导电层21A以及层叠膜(22、21B、23、24、25、26)在相对于Y方向正交的X方向上隔着沟槽而排列。
(d)接下来，如图10A所示，形成层间绝缘膜31，使用化学机械研磨(CMP：ChemicalMechanical Polishing)技术等进行平坦化。其结果，在通过加工形成的沟槽埋入层间绝缘膜31。
在以X方向相邻的第一布线层11间的区域、以X方向相邻的导电层21A间的区域以及以X方向相邻的层叠膜(22、21B、23、24、25、26)之间的区域，设置层间绝缘膜31。层间绝缘膜31也可以隔着衬垫膜(省略图示)而埋入。衬垫膜在形成层间绝缘膜31之前保形地形成。
作为层间绝缘膜31，例如通过ALD(Atomic Layer Deposition，原子层沉积)法、低压CVD(Chemical Vapor Deposition，化学气相沉积)、流动性(flowable)CVD法等形成氧化硅膜或者氮化硅膜。
流动性CVD法是等离子体CVD法的一种，例如在400℃左右的温度下，通过杂质的混入形成与液体类似的具有流动性的SiOxNxHx膜。之后，例如在200℃左右的O3气氛下烘烤、或者在350℃左右的温度下进行water vapor gas(水蒸气气体)处理，从而从SiOxNxHx膜中去除NH3(气体)而形成SiO(氧化硅膜)。
例如，导电层21A具备选自碳、碳氮化物(CN)、钛氮化物(TiN)、W、Cu或者Al的组中的任一种材料。也可以是，导电膜21B由碳系导电膜形成，导电膜23以及25由WN形成。另外，例如，第一布线层11由Mo或者W形成以及电极层26由W形成，层间绝缘膜31能够由氧化硅膜形成。另外，层间绝缘膜31也可以多层化形成。另外，第一布线层11以及第二布线层12也可以至少层叠两层以上的电极层。
层间绝缘膜31例如也可以具备由使用了含有TEOS(Tetraethyl orthosilicate,Tetraethoxysilane：硅酸乙酯)的原料气体的等离子体CVD(Chemical Vapor Deposition)法、低压CVD法、ALD法、涂覆法等形成的氧化硅膜。
层间绝缘膜31能够使用不同种类的膜，例如氧化硅膜与氮化硅膜的多层膜。另外，层间绝缘膜31例如也能够形成为相同的硅氧化物系的同种的多层膜。另外，即使是同种，也能够形成膜质不同的多层膜。
例如，氧化硅膜存在因原料气体而包含氢(H)的情况。而且，通过成膜方法、成膜条件，能够控制氧化硅膜中的Si―H键合的量。一般来说，存在越是致密的氧化硅膜、Si―H键合的量越少的趋势。因而，在作为层间绝缘膜31而使用了氧化硅膜的情况下，通过控制层间绝缘膜中的Si―H键合的量而形成致密的膜，能够对使用了含有例如氟化碳(C4F8、C4F6、CF4等)的气体的RIE控制蚀刻速率。
例如通过CMP法研磨并去除沉积在比层叠膜10靠上的位置的层间绝缘膜31，并且对层间绝缘膜31的上表面进行平坦化。如图10A所示，电极层26的上表面露出。
(e)接下来，如图10B所示，在电极层26以及层间绝缘膜31之上形成第二布线层12后，在第二布线层12上形成导电层221A并进行退火处理。退火处理的温度具备200℃～300℃的范围。这里，第二布线层12也可以由与第一布线层11不同的材料形成。例如，也可以是第一布线层11由Mo，第二布线层12由W形成。
(f)接下来，如图11所示，将第二布线层12以及导电层221A加工成沿X方向延伸的条带结构。其结果，第二布线层12与存储单元10的电极层26连接。
多个第二布线层12以及导电层221A隔开间隙而在Y方向排列，在以Y方向相邻的第二布线层12之间，层叠膜10的上表面(电极层26的上表面)以及层间绝缘膜31的上表面露出。第二布线层12以及导电层221A在层叠膜10上沿X方向延伸，并进一步向周边延伸。
(g)接下来，如图12所示，通过使用了未图示的掩模的RIE法，对加工成条带结构的第二布线层12以及导电层221A之间的下方的层叠膜10以及层间绝缘膜31也进行加工，在第二布线层12与第一布线层11的交叉部分形成具有柱状的层叠膜10的第一存储单元。
这里，在第二布线层12以及导电层221A之间的下方的层叠膜10、层间绝缘膜31的蚀刻中，例如也可以使用使用了含有氟化碳(C4F8、C4F6、CF4等)的气体的RIE法。第二布线层12以及导电层221A之间的下方的层叠膜10与层间绝缘膜31可以被同时蚀刻而去除。
(第二制造方法＿一层单元结构)
以下，使用图13A～图16B，对第一实施方式的非易失性半导体存储装置1的第二制造方法进行说明。
如图13A所示，第二制造方法具有在绝缘基板9之上形成第一层间绝缘膜31并进行平坦化的工序。接下来，如图13B所示，具有在Y方向上以规定的间距对第一层间绝缘膜31进行图案化后，在形成有图案的第一层间绝缘膜31之间的沟槽埋入第一布线层11的工序。接下来，如图15所示，具有在第一布线层11之上形成导电层21A并进行退火处理，并且通过CMP等进行平坦化的工序。接下来，如图16A所示，具有在导电层21A以及层间绝缘膜31上形成层叠膜(22、21B、23、24、25、26)的工序。接下来，如图16B所示，具有将层叠膜(22、21B、23、24、25、26)加工成沿Y方向延伸的条带结构的工序。接下来，与图10A相同，具有形成第二层间绝缘膜31并进行平坦化工序。接下来，与图10B相同，具有形成第二布线层12以及导电层221A并进行退火处理的工序。接下来，与图11相同，具有将第二布线层12以及导电层221A加工成沿第二方向延伸的条带结构，并形成与层叠膜(22、21B、23、24、25、26)重叠的第二布线层12的工序。接下来，与图12相同，具有对第二布线层12以及导电层221A之间的下方的层叠膜(22、21B、23、24、25、26)以及层间绝缘膜31进行加工而形成具有柱状的层叠膜(22、21B、23、24、25、26)的存储单元10的工序。以下进行详细叙述。
(a)首先，如图13A所示，在绝缘基板9之上形成层间绝缘膜31，并使用CMP技术等进行平坦化。
(b)接下来，如图13B所示，在X方向上以规定的间距将层间绝缘膜31形成图案，在形成有图案的层间绝缘膜31间的沟槽形成第一布线层11。
(c)接下来，如图15所示，在第一布线层11之上形成导电层21A并进行退火处理。退火处理的温度具备200℃～300℃的范围。之后，通过CMP等进行平坦化。导电层21A也可以自对准地形成在第一布线层11之上。
(a1)在第二制造方法的变形例中，如图14A所示，在绝缘基板9之上形成第一布线层11以及导电层21A并进行退火处理。退火处理的温度具备200℃～300℃的范围。
(b1)接下来，如图14B所示，将第一布线层11以及导电层21A形成图案。
(c1)接下来，与图15相同，在第一布线层11以及导电层21A间的沟槽形成层间绝缘膜31，并通过CMP等进行平坦化。
(d)接下来，如图16A所示，在导电层21A以及层间绝缘膜31之上形成层叠膜(22、21B、23、24、25、26)。即，在导电层21A以及层间绝缘膜31之上依次形成选择器22、导电膜21B、导电膜23、电阻变化膜24、导电膜25以及电极层26。
(e)接下来，如图16B所示，例如通过RIE法，对层叠膜(22、21B、23、24、25、26)进行加工。如图16B所示，将第一布线层11以及导电层21A之上的层叠膜(22、21B、23、24、25、26)加工成沿Y方向延伸的条带结构。
以下的工序与第一制造方法相同。即，通过图10A～图12所示的工序，形成第一实施方式的非易失性半导体存储装置1。
(第三制造方法＿一层单元结构)
以下，使用图17，对第一实施方式的非易失性半导体存储装置1的第三制造方法进行说明。
如图13A所示，第三制造方法具有在绝缘基板9之上形成第一层间绝缘膜31并进行平坦化的工序。接下来，如图13B所示，具有在Y方向上以规定的间距对第一层间绝缘膜31进行图案化后，在形成有图案的第一层间绝缘膜31间的沟槽埋入第一布线层11工序。接下来，如图15所示，具有在第一布线层11之上形成导电层21A并进行第一退火处理，并且通过CMP等进行平坦化工序。
如图14A所示，第三制造方法的变形例具有在绝缘基板9之上形成第一布线层11以及导电层21A并进行第一退火处理的工序。接下来，如图14B所示，具有将第一布线层11以及第一导电层21A形成图案的工序。接下来，与图15相同，具有在第一布线层11以及第一导电层21A间的沟槽形成第一层间绝缘膜31，并通过CMP等进行平坦化的工序。
接下来，如图16A所示，具有在导电层21A以及层间绝缘膜31之上形成层叠膜(22、21B、23、24、25、26)的工序。接下来，如图16B所示，具有将导电层21A之上的层叠膜(22、21B、23、24、25、26)加工成沿Y方向延伸的条带结构的工序。接下来，与图10A相同，具有形成第二层间绝缘膜31并进行平坦化的工序。接下来，如图17所示，具有将第一导电层21A之上的层叠膜(22、21B、23、24、25、26)在与Y方向交叉的X方向上进行加工而形成柱状的层叠膜(22、21B、23、24、25、26)的工序。接下来，具有形成第三层间绝缘膜并进行平坦化的工序。接下来，与图10B相同，具有形成第二布线层12以及导电层221A并进行第二退火处理的工序。接下来，与图11相同，具有将第二布线层12以及导电层221A加工成沿第二方向延伸的条带结构，并形成与层叠膜(22、21B、23、24、25、26)重叠的第二布线层12的工序。以下进行详细叙述。
(a)首先，如图13A所示，在绝缘基板9之上形成层间绝缘膜31，并使用CMP技术等进行平坦化。
(b)接下来，如图13B所示，在X方向上以规定的间距将层间绝缘膜31形成图案，在形成有图案的层间绝缘膜31间的沟槽形成第一布线层11。
(c)接下来，如图15所示，在第一布线层11之上形成第一导电层21A并进行第一退火处理。第一退火处理的温度具备200℃～300℃的范围。之后，通过CMP等进行平坦化。导电层21A也可以自对准地形成于第一布线层11之上。
(a1)在第三制造方法的变形例中，如图14A所示，在绝缘基板9之上形成第一布线层11以及导电层21A并进行第一退火处理。第一退火处理的温度具备200℃～300℃的范围。
(b1)接下来，如图14B所示，将第一布线层11以及导电层21A形成图案。
(c1)接下来，与图15相同，在第一布线层11以及导电层21A间的沟槽形成第一层间绝缘膜31，并通过CMP等进行平坦化。
(d)接下来，如图16A所示，在导电层21A以及层间绝缘膜31之上形成层叠膜(22、21B、23、24、25、26)。即，在导电层21A以及层间绝缘膜31之上依次形成选择器22、导电膜21B、导电膜23、电阻变化膜24、导电膜25以及电极层26。
(e)接下来，如图16B所示，例如通过RIE法，对层叠膜(22、21B、23、24、25、26)以及层间绝缘膜31进行加工。如图16B所示，将导电层21A之上的层叠膜(22、21B、23、24、25、26)加工成沿Y方向延伸的条带结构。
(f)接下来，与图10A相同，形成层间绝缘膜31，并使用CMP技术等进行平坦化。其结果，在通过加工形成的层叠膜(22、21B、23、24、25、26)之间的沟槽埋入层间绝缘膜31。
(g)接下来，如图17所示，将导电层21A之上的层叠膜(22、21B、23、24、25、26)沿与Y方向交叉的X方向进行加工，形成包含存储单元的柱状的层叠膜(22、21B、23、24、25、26)。
(h)接下来，形成层间绝缘膜31，并使用CMP技术等进行平坦化。其结果，在通过加工形成的柱状的层叠膜(22、21B、23、24、25、26)之间的沟槽埋入层间绝缘膜31。
(i)接下来，与图10B相同，形成第二布线层12以及导电层221A并进行第二退火处理。第二退火处理的温度具备200℃～300℃的范围。
(j)接下来，与图11相同，将第二布线层12以及导电层221A加工成沿X方向延伸的条带结构。其结果，第二布线层12与存储单元10的电极层26连接。
以下的工序与第一制造方法相同。即，通过图12所示的工序，形成第一实施方式的非易失性半导体存储装置1。
(制造方法＿双层存储单元结构)
第三实施方式的非易失性半导体存储装置的制造方法如图18A～图25所示。在图20A～图25中，将第三实施方式的非易失性半导体存储装置的存储单元阵列部分表示为MC。这里进行说明的制造方法也能够适用于第四实施方式的非易失性半导体存储装置的制造方法。
在以下的说明中，由于层叠膜(121A、122、121B、123、124、125、126)构成存储单元101，因此仅表示为层叠膜101。由于层叠膜(221A、222、221B、223、224、225、226)构成存储单元102，因此仅表示为层叠膜102。
如图24以及图25示，在第一布线层11与第二布线层12之间配置第一存储单元101，并且在第二布线层12与第三布线层13之间配置第二存储单元102。即，存储单元被层叠配置2层。
如图24以及图25示，具备：多个第一布线层11，沿Y方向延伸；多个第二布线层12，在多个第一布线层11的上方，沿相对于Y方向交叉的X方向延伸；以及第一存储单元101，在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间。
而且，具备：多个第三布线层13，在多个第二布线层12的上方沿第一方向延伸；以及第二存储单元102，在多个第三布线层13与多个第二布线层12的交叉部分配置于第三布线层13与第二布线层12之间。
对第三实施方式的非易失性半导体存储装置的制造方法的一工序进行说明的示意性的平面图案结构如图18A以及图18B、图19A以及图19B所示。
沿着图18A的V－V线的示意性的截面结构如图20A所示，沿着图18A的VI－VI线的示意性的截面结构如图20B所示。
(a)首先，与图13A相同，在绝缘基板9之上形成层间绝缘膜31，并使用CMP技术等进行平坦化。
(b)接下来，与图13B相同，在X方向上以规定的间距将层间绝缘膜31形成图案，在形成有图案的层间绝缘膜31间的沟槽形成第一布线层11。
(c)接下来，与图15相同，在第一布线层11之上形成导电层121A并进行退火处理。退火处理的温度具备200℃～300℃的范围。之后，通过CMP等进行平坦化。
(a1)在第三制造方法的变形例中，与图14A相同，在绝缘基板9之上形成第一布线层11以及导电层121A并进行退火处理。退火处理的温度具备200℃～300℃的范围。
(b1)接下来，与图14B相同，将第一布线层11以及导电层121A形成图案。
(c1)接下来，与图15相同，在第一布线层11以及导电层121A间的沟槽形成第一层间绝缘膜31，并通过CMP等进行平坦化。
(d)接下来，与图16A相同，在形成有图案的导电层121A以及层间绝缘膜31之上形成层叠膜(122、121B、123、124、125、126)。即，在导电层121A以及层间绝缘膜31之上，依次形成选择器122、导电膜121B、导电膜123、电阻变化膜124、导电膜125以及电极层126。
(e)接下来，与图16B相同，对层叠膜(122、121B、123、124、125、126)以及层间绝缘膜31进行加工。例如，通过RIE法，将导电层121A之上的层叠膜(122、121B、123、124、125、126)加工成沿Y方向延伸的条带结构。多个第一布线层11以及导电层121A之上的层叠膜(122、121B、123、124、125、126)在相对于Y方向正交的X方向上隔着沟槽而排列。
另外，与图9A、图9B以及图9C相同，也可以在形成于绝缘基板9之上的第一布线层11以及导电层121A之上层叠层叠膜(122、121B、123、124、125、126)之后，将层叠膜(122、121B、123、124、125、126)、导电层121A以及第一布线层11同时加工成沿Y方向延伸的条带结构。
(f)接下来，形成层间绝缘膜31，并使用CMP技术等进行平坦化。其结果，如图20A以及图20B所示，在通过加工形成的层叠膜(122、121B、123、124、125、126)之间的沟槽埋入层间绝缘膜31。
例如通过CMP法研磨并去除沉积在比层叠膜101靠上的位置的层间绝缘膜31，对层间绝缘膜31的上表面进行平坦化。其结果，如图20A以及图20B所示，电极层126的上表面露出。
沿着图18B的VII－VII线的示意性的截面结构如图21A所示，沿着图18B的VIII－VIII线的示意性的截面结构如图21B所示。
(g)接下来，与图10B相同，形成第二布线层12以及导电层221A并进行退火处理。退火处理的温度具备200℃～300℃的范围。
(h)接下来，与图11相同，将第二布线层12以及导电层221A加工成沿X方向延伸的条带结构。其结果，第二布线层12与存储单元101的电极层126连接。
(i)接下来，通过RIE法，对加工成条带结构的第二布线层12以及导电层221A之间的下方的层叠膜101以及层间绝缘膜31也进行加工，在第二布线层12与第一布线层11的交叉部分形成包含存储单元101的柱状的层叠膜(121A、122、121B、123、124、125、126)。
(j)接下来，形成层间绝缘膜31并进行平坦化。其结果，如图21A以及图21B所示，层叠形成第二布线层12以及导电层221A。
沿着图19A的IX－IX线的示意性的截面结构如图22所示，沿着图19A的X－X线的示意性的截面结构如图23所示。
(k)接下来，如图22所示，在导电层221A以及层间绝缘膜31之上依次形成层叠膜(222、221B、223、224、225、226)。在导电层221A以及层间绝缘膜31之上，依次形成选择器222、导电膜221B、导电膜223、电阻变化膜224、导电膜225以及电极层226。
(l)接下来，将导电层221A之上的层叠膜(222、221B、223、224、225、226)加工成沿X方向延伸的条带结构。作为结果，形成成为第二存储单元102的层叠膜(221A、222、221B、223、224、225、226)。
(m)接下来，形成层间绝缘膜31并进行平坦化。其结果，如图22以及图23所示，在通过加工形成的层叠膜102之间的沟槽埋入层间绝缘膜31。
沿着图19B的XI－XI线的示意性的截面结构如图24所示，沿着图19B的XII－XII线的示意性的截面结构如图25所示。
(n)接下来，形成第三布线层13并进行图案化。将第三布线层13加工成沿X方向延伸的条带结构。其结果，第三布线层13与存储单元102的电极层226电连接。在双层存储单元结构的情况下，在第三布线层13之上也可以不形成导电层321A。另外，设想进一步的层叠化，也可以在第三布线层13之上形成导电层321A并进行退火处理。
(o)接下来，对加工成条带结构的第三布线层13之间的下方的层叠膜102以及层间绝缘膜31也进行加工，在第三布线层13与第二布线层12的交叉部分形成包含存储单元102的柱状的层叠膜(221A、222、221B、223、224、225、226)。
(p)接下来，形成层间绝缘膜31并进行平坦化。
(q)另外，与图17相同，也可以在图18A以及图20A以及图20B所示的工序后，在与Y方向交叉的X方向上对导电膜121A之上的层叠膜(122、121B、123、124、125、126)进行加工，形成柱状的层叠膜(122、121B、123、124、125、126)。
(r)接下来，形成层间绝缘膜31，并使用CMP技术等进行平坦化。其结果，在通过加工形成的柱状的层叠膜(122、121B、123、124、125、126)之间的沟槽埋入层间绝缘膜31。进而，能够与图21A以及图21B同样地形成第二布线层12以及导电层221A。以下的工序相同。
另外，在进一步进行多层化的情况下，根据存储单元阵列的层叠数而反复进行上述的工序。
根据实施方式，通过预先先形成下层布线层与导电层，能够利用退火处理抑制空隙的产生。因此，选择器膜的耐热性优异，能够缓和工序温度的限制。
另外，根据实施方式，通过预先先形成下层布线层与导电层，能够将布线层的高度形成得较高，能够相对于微细的布线降低布线电阻。
如以上说明那样，根据实施方式的非易失性半导体存储装置，能够提供降低了布线电阻的非易失性半导体存储装置及其制造方法。
虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (10)

1.一种非易失性半导体存储装置的制造方法，具有：
在第一布线层之上自对准地形成第一导电层并进行退火处理的工序；
在所述第一导电层之上层叠第一层叠膜的工序；
将所述第一层叠膜、所述第一导电层以及所述第一布线层加工成沿第一方向延伸的条带结构的工序；
形成第一层间绝缘膜并进行平坦化的工序；
形成第二布线层的工序；
在所述第二布线层之上自对准地形成第二导电层并进行退火处理的工序；
将所述第二布线层以及所述第二导电层加工成沿与所述第一方向交叉的第二方向延伸的条带结构的工序；以及
对所述第二布线层之间的下方的所述第一层叠膜以及所述第一层间绝缘膜进行加工而形成具有柱状的所述第一层叠膜的第一存储单元的工序。
2.如权利要求1所述的非易失性半导体存储装置的制造方法，其中，具有：
形成第二层间绝缘膜并进行平坦化的工序；
在所述第二导电层以及所述第二层间绝缘膜之上层叠第二层叠膜的工序；
将所述第二层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第三层间绝缘膜并进行平坦化的工序；
形成第三布线层的工序；
在所述第三布线层之上自对准地形成第三导电层并进行退火处理的工序；
将所述第三布线层以及所述第三导电层加工成沿所述第一方向延伸的条带结构的工序；以及
对所述第三布线层之间的下方的所述第二层叠膜以及所述第三层间绝缘膜进行加工而形成具有柱状的所述第二层叠膜的第二存储单元的工序。
3.一种非易失性半导体存储装置的制造方法，具有：
在基板之上形成第一层间绝缘膜的工序；
将所述第一层间绝缘膜加工成沿第一方向延伸的条带状的工序；
在所述第一层间绝缘膜之间的沟槽埋入第一布线层的工序；
通过自对准在所述第一布线层之上形成第一导电层并进行退火处理的工序；
在所述第一导电层以及所述第一层间绝缘膜之上形成层叠膜的工序；
将所述层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第二层间绝缘膜的工序；
形成第二布线层并通过自对准在所述第二布线层之上形成第二导电层，并进行退火处理的工序；
将所述第二布线层以及所述第二导电层加工成沿与所述第一方向交叉的第二方向延伸的条带结构，并形成与所述层叠膜重叠的所述第二布线层的工序；以及
对所述第二布线层之间的下方的所述层叠膜以及所述第二层间绝缘膜进行加工而形成具有柱状的所述层叠膜的第一存储单元工序。
4.一种非易失性半导体存储装置的制造方法，具有：
通过自对准在第一布线层以及所述第一布线层之上形成第一导电层并进行退火处理的工序；
将所述第一布线层以及所述第一导电层加工成沿第一方向延伸的条带结构的工序；
在所述第一布线层以及所述第一导电层之间的沟槽形成第一层间绝缘膜的工序；
在所述第一导电层以及所述第一层间绝缘膜之上形成第一层叠膜的工序；
将所述第一层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第二层间绝缘膜并进行平坦化的工序；
形成第二布线层的工序；
通过自对准在所述第二布线层之上形成第二导电层并进行退火处理的工序；
将所述第二布线层以及所述第二导电层沿与所述第一方向交叉的第二方向加工成条带结构，并形成与所述第一层叠膜重叠的所述第二布线层的工序；以及
对所述第二布线层之间的下方的所述第一层叠膜以及所述第二层间绝缘膜进行加工而形成具有柱状的所述第一层叠膜的第一存储单元的工序。
5.如权利要求3或4所述的非易失性半导体存储装置的制造方法，具有：
形成第三层间绝缘膜并进行平坦化的工序；
在所述第二导电层以及所述第三层间绝缘膜之上层叠第二层叠膜的工序；
将所述第二层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第四层间绝缘膜并进行平坦化的工序；
形成第三布线层的工序；
通过自对准在所述第三布线层之上形成第三导电层并进行退火处理的工序；
将所述第三布线层以及所述第三导电层加工成沿所述第一方向延伸的条带结构的工序；以及
对所述第三布线层之间的下方的所述第二层叠膜以及所述第四层间绝缘膜进行加工而形成具有柱状的所述第二层叠膜的第二存储单元的工序。
6.一种非易失性半导体存储装置的制造方法，具有：
在基板之上形成第一层间绝缘膜并进行平坦化的工序；
将所述第一层间绝缘膜加工成沿第一方向延伸的条带结构的工序；
在所述第一层间绝缘膜之间的沟槽埋入第一布线层的工序；
通过自对准在所述第一布线层之上形成第一导电层并进行退火处理的工序；
在所述第一导电层以及所述第一层间绝缘膜之上形成第一层叠膜的工序；
将所述第一层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第二层间绝缘膜并进行平坦化的工序；以及
将所述第一导电层之上的所述第一层叠膜沿与所述第一方向交叉的第二方向进行加工而形成具有柱状的所述第一层叠膜的第一存储单元的工序。
7.如权利要求6所述的非易失性半导体存储装置的制造方法，其中，具有：
形成第三层间绝缘膜并进行平坦化的工序；
形成第二布线层的工序；
通过自对准在所述第二布线层之上形成第二导电层并进行退火处理的工序；以及
将所述第二布线层以及所述第二导电层加工成沿所述第二方向延伸的条带结构，并形成与所述第一层叠膜重叠的所述第二布线层的工序。
8.一种非易失性半导体存储装置的制造方法，具有：
在基板之上形成第一布线层的工序；
通过自对准在所述第一布线层之上形成第一导电层并进行退火处理的工序；
将所述第一布线层以及所述第一导电层加工成沿第一方向延伸的条带结构的工序；
在所述第一布线层以及所述第一导电层之间的沟槽形成第一层间绝缘膜的工序；
在所述第一导电层以及所述第一层间绝缘膜之上形成第一层叠膜的工序；
将所述第一层叠膜加工成沿所述第一方向延伸的条带结构的工序；
形成第二层间绝缘膜并进行平坦化的工序；
将所述第一导电层之上的所述第一层叠膜沿与所述第一方向交叉的第二方向进行加工而形成具有柱状的所述第一层叠膜的第一存储单元的工序；
形成第三层间绝缘膜并进行平坦化工序；
形成第二布线层的工序；
通过自对准在所述第二布线层之上形成第二导电层并进行退火处理的工序；以及
将所述第二布线层以及所述第二导电层加工成沿所述第二方向延伸的条带结构，并形成与所述第一层叠膜重叠的所述第二布线层的工序。
9.如权利要求7或8所述的非易失性半导体存储装置的制造方法，其中，具有：
形成第三层间绝缘膜并进行平坦化工序；
在所述第二导电层以及所述第三层间绝缘膜之上层叠第二层叠膜，并将所述第二层叠膜加工成沿第一方向延伸的条带结构的工序；
形成第四层间绝缘膜并进行平坦化的工序；
形成第三布线层并通过自对准在所述第三布线层之上形成第三导电层，并进行退火处理的工序；
将所述第三布线层以及所述第三导电层加工成沿所述第一方向延伸的条带结构的工序；以及
对所述第三布线层之间的下方的所述第二层叠膜以及所述第四层间绝缘膜进行加工而形成具有柱状的所述第二层叠膜的第二存储单元的工序。
10.如权利要求1～4以及6～8中任一项所述的非易失性半导体存储装置的制造方法，其中，
所述退火处理的温度具备200℃～300℃的范围。
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