KR20240039355A - 가변 저항 소자 및 이를 포함하는 반도체 장치 - Google Patents
가변 저항 소자 및 이를 포함하는 반도체 장치 Download PDFInfo
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Abstract
가변 저항 소자 및 이를 포함하는 반도체 장치가 제공된다. 본 발명의 일 실시예에 따른 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되고, 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함하는 터널 베리어층을 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 반도체 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 낮은 밴드갭 에너지(band gap energy, Eg)를 갖는 입방 구조(cubic structure)의 금속 칼코게나이드(metal chalcogenide) 소재를 이용하여 터널 베리어층을 형성함으로써, 높은 브레이크다운 전압(breakdown voltage, Vbd)을 갖는 MTJ(Magnetic Tunnel Junction)를 구현하여 스위칭 신뢰성(switching reliability)이 향상된 가변 저항 소자 및 이를 포함하는 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되고, 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함하는느 터널 베리어층을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되고, 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함하는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물로 구성된 가변 저항층, 및 상기 가변 저항층의 상부 또는 하부에 배치되는 선택 소자층을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 가변 저항 소자 및 반도체 장치에 의하면, 터널 베리어층이 낮은 밴드갭 에너지를 갖는 입방 구조의 금속 칼코게나이드 소재를 포함함으로써, 동일한 RA(저항 면적 곱)에서 물리적으로 두꺼운 터널 베리어를 구현할 수 있어, MTJ의 브레이크다운 전압을 높이고, 스위칭 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 가변 저항 소자를 나타내는 단면도이다.
도 1b는 본 발명의 다른 일 실시예에 따른 가변 저항 소자를 나타내는 도면이다.
도 2는 도 1a에 도시된 터널 베리어층의 격자 상수 조절의 일 예를 설명하기 위한 개략도이다.
도 3a는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면들이다.
도 1b는 본 발명의 다른 일 실시예에 따른 가변 저항 소자를 나타내는 도면이다.
도 2는 도 1a에 도시된 터널 베리어층의 격자 상수 조절의 일 예를 설명하기 위한 개략도이다.
도 3a는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 일 실시예에 따른 가변 저항 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 소자(100)는, 고정된 자화 방향을 갖는 고정층(105), 변경 가능한 자화 방향을 갖는 자유층(107), 및 상기 자유층(107)과 고정층(105) 사이에 개재되는 터널 베리어층(106)을 포함하는 MTJ 구조물을 포함할 수 있다.
고정층(105)은 자화 방향이 고정되어 자유층(107)의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다. 고정층(105)은 위에서 아래로 향하는 자화 방향 또는 아래에서 위로 향하는 자화 방향의 어느 하나를 가질 수 있다.
일 실시예에서, 고정층(105)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 고정층(105)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Fe-Co 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
일 실시예에서, 고정층(105)은 체심 입방(body-centered cubic, BCC) 구조를 갖는 강자성 물질을 포함할 수 있다. 예컨대, 고정층(105)은 BCC (100) 구조를 갖는 강자성 물질을 포함할 수 있다.
일 실시예에서, 고정층(105)은 Fe 및 Co를 포함할 수 있다.
또한, 후술하는 바와 같이, 고정층(105)은 스페이서층(104)을 통하여 쉬프트 캔슬링층(103)과 반자성 교환 결합을 형성할 수 있다.
자유층(107)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층(107)의 자화 방향은 기판 및 층 표면에 대해 실질적으로 수직일 수 있다. 다시 말하면, 자유층(107)의 자화 방향은 자유층(107), 터널 베리어층(106) 및 고정층(105)의 적층 방향과 실질적으로 평행할 수 있다. 따라서, 자유층(107)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 이러한 자유층(107)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다.
일 실시예에서, 자유층(107)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층(107)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Fe-Co 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
일 실시예에서, 자유층(107)은 체심 입방(body-centered cubic, BCC) 구조를 갖는 강자성 물질을 포함할 수 있다. 예컨대, 자유층(107)은 BCC (100) 구조를 갖는 강자성 물질을 포함할 수 있다.
일 실시예에서, 자유층(107)은 Fe 및 Co를 포함할 수 있다.
고정층(105)과 자유층(107)은 서로 동일한 물질을 포함하거나, 또는 서로 상이한 물질을 포함할 수 있다.
고정층(105)과 자유층(107)은 서로 동일한 두께를 갖거나, 또는 서로 상이한 두께를 가질 수 있다.
터널 베리어층(106)은 가변 저항 소자(100)의 저항 상태를 변경시키는 라이트 동작시 자유층(107)과 고정층(105) 사이에서의 전자의 터널링을 가능하게 하여 자유층(107)의 자화 방향이 변화되게 할 수 있다.
통상적으로, MTJ 구조물의 터널 베리어로는 MgO, CaO, SrO, TiO, VO, NbO 등의 절연성의 산화물을 이용하여 왔다. MRAM 등의 반도체 장치를 장시간 동안 안정적으로 동작시키기 위해서는 MTJ의 스위칭 신뢰성(switching reliability)을 확보하여야 하는데, 이 때 터널 베리어의 물성을 개선하는 것이 중요하며, 특히, 통상적인 터널 베리어에서 발생되었던 브레이크다운(breakdown) 문제를 개선하는 것이 필요하다. 터널 베리어의 브레이크다운 문제는, 터널 베리어 내부에 존재하는 결합이나 불순물이 서로 전기적으로 연결되어 의도하지 않은 전류가 흐르게 되는 브릿지(bridge) 현상이 그 원인인 것으로 추정된다. 터널 베리어의 브레이크다운 현상을 감소시키기 위한 접근 방법 중 하나로, 터널 베리어의 물리적 두께를 증가시켜 내부에 결함이나 불순물이 존재하더라도 이들이 전기적으로 연결되는 확률을 낮추는 방법이 기존에 제시되었으나, 여전히 터널 베리어의 특성 향상에 대한 요구가 존재한다.
이러한 문제점을 해결하기 위하여, 본 실시예에서는 터널 베리어층(106)의 특성 향상을 위하여, 기존의 절연성 산화물 소재 대신에, 동일한 RA에서 물리적으로 더 두꺼운 두께를 가질 수 있으며, RA를 낮추도록 밴드갭 에너지(band gap energy, Eg)가 낮은 소재를 이용하여 터널 베리어층(106)을 형성하는 것을 특징으로 한다.
일 실시예에서, 터널 베리어층(106)은 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 입방 구조를 가지며, 공간군(space group) Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드를 포함할 수 있다.
일 실시예에서, 고정층(105) 및 자유층(107)이 각각 BCC 구조를 갖는 경우, 터널 베리어층(106)은 입방 구조의 공간군 Fm-3m 또는 F-43m에 속하는 물질을 포함하는 것이 바람직하다. 이는, Fm-3m 또는 F-43m이 아닌 공간군, 예를 들어, Pnma, Cmcm 등의 공간군에 속하는 물질은 BCC 구조의 고정층(105) 및 자유층(107)과 구조가 불일치하여, 스핀 필터링(spin filtering)이 제대로 작동하지 않을 수 있기 때문이다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 입방 구조를 갖는 금속 칼코게나이드, 또는 입방 구조를 가지며, 공간군 Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드로부터 선택되는 2 이상의 혼합물을 포함할 수 있다. 여기서, 혼합물은 금속 칼코게나이드의 양이온 및/또는 음이온이 부분적으로, 또는 전체적으로 상기 열거된 다른 물질들의 양이온 및/또는 음이온으로 치환되어 있는 물질을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 또는 SnTe를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 및 SnTe로부터 선택되는 2 이상의 혼합물을 포함할 수 있다. 이 혼합물은, 상기 열거된 물질들의 양이온 및/또는 음이온이 부분적으로, 또는 전체적으로 상기 열거된 다른 물질들의 양이온 및/또는 음이온으로 치환되어 있는 물질을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 밴드갭 에너지 조절은, 터널 베리어층(106)의 브레이크다운 전압(Vbd)을 효과적으로 높이도록 이루어질 수 있다.
또한, 일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 격자 상수 조절은 고정층(105), 터널 베리어층(106) 및 자유층(107) 사이에 에피택시를 형성할 수 있도록 이루어질 수 있다. 예를 들어, 터널 베리어층(106)의 격자 상수는 고정층(105) 또는 자유층(107)과의 구조의 일치성을 확보하기 위하여 고정층(105) 또는 자유층(107)의 격자 상수의 1.7 내지 2.3배 범위가 되도록 조절될 수 있다. 터널 베리어층(106)의 격자 상수가 상기 범위를 벗어나는 경우에는 고정층(105) 또는 자유층(107)과 구조의 불일치성이 커져 스핀 필터링(spin filtering)이 제대로 작동하지 않는 문제가 발생할 수 있다.
본 실시예에 따르면, 5-7.6 eV의 Eg를 갖는 MgOx와 같은 절연성 산화물 대신에 낮은 밴드갭 에너지(0.5-3 eV)을 갖는 입방 구조의 금속 칼코게나이드를 이용하여 터널 베리어층(106)을 형성함으로써, 동일한 RA에서 터널 베리어층(106)의 두께를 높일 수 있으며, MgOx (1.1~1.2 V @ DC bias voltage) 대비 높은 브레이크다운 전압(Vbd)을 얻을 수 있으므로, 통상적인 절연성 산화물 소재에서 문제시되었던 브레이크다운 현상을 효과적으로 개선할 수 있다. 따라서, 스위칭 신뢰성이 향상된 MRAM 소자의 활용이 가능하다.
이러한 MTJ 구조물에서는, 가변 저항 소자(100)의 상단 및 하단에 전압 또는 전류가 인가되는 경우, 스핀 전달 토크에 의해 자유층(107)의 자화 방향이 가변될 수 있다. 자유층(107)과 고정층(105)의 자화 방향이 서로 평행한 경우, 가변 저항 소자(100)는 저저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 자유층(107)의 자화 방향과 고정층(105)의 자화 방향이 서로 반평행한 경우, 가변 저항 소자(100)는 고저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다.
가변 저항 소자(100)는, MTJ 구조물에 더하여, MTJ 구조물의 특성이나 공정 과정을 개선하기 위한 다양한 용도를 갖는 층들을 더 포함할 수 있다. 예컨대, 가변 저항 소자(100)는 버퍼층(101), 쉬프트 캔슬링층(103), 스페이서층(104) 및 캡핑층(108)을 더 포함할 수 있다.
버퍼층(101)은 쉬프트 캔슬링층(103) 아래에 형성되어, 기판과 상부에 위치하는 층들 사이의 버퍼 역할을 하며, 상부에 위치하는 층들의 결정 성장을 도울 수 있고, 결과적으로 상부에 위치하는 층들의 특성을 더욱 향상시킬 수 있다. 버퍼층(101)은 단일 금속, 금속 합금, 금속 질화물, 금속 산화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 버퍼층(101)은 하부전극(도시하지 않음)과 상부에 위치하는 층들 사이의 격자 상수 불일치를 해소하기 위하여 하부전극(도시하지 않음)과 정합성이 우수한 물질로 형성할 수 있다. 예를 들면, 버퍼층(101)은 탄탈륨(Ta)을 포함할 수 있다.
캡핑층(108)은 가변 저항 소자(100)를 보호하는 역할을 할 수 있으며, 경우에 따라 가변 저항 소자(100)의 패터닝시 하드마스크로 기능할 수도 있는 층으로서 금속 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 캡핑층(108)은 층 내의 핀 홀(pin hole)이 적고 습식 및/또는 건식 식각에 대한 저항성이 큰 금속 계열 물질로 형성될 수 있다. 예컨대, 캡핑층(108)은 Ru 등과 같은 귀금속을 포함할 수 있다.
일 실시예에서, 캡핑층(108)은 서로 상이한 금속을 포함하는 제1 금속층 및 제2 금속층을 포함하는 다중막 구조를 가질 수 있다. 일 실시예에서, 캡핑층(108)은 옥사이드, 금속 및 그 조합을 포함하는 다중막 구조를 가질 수 있으며, 예를 들어, 옥사이드층/제1 금속층/제2 금속층으로 이루어진 다중막 구조를 가질 수 있다.
쉬프트 캔슬링층(103)은 고정층(105)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 기능을 할 수 있다. 이러한 경우, 고정층(105)에 의해 생성되는 표류자계가 자유층(107)에 미치는 영향이 감소하여 자유층(107)에서의 편향 자기장이 감소할 수 있다. 즉, 쉬프트 캔슬링층(103)에 의해, 고정층(105)으로부터의 표류자계에 기인하는 자유층(107)의 자화 반전 특성(히스테리시스 곡선)의 쉬프트가 무효화될 수 있다. 이를 위하여, 쉬프트 캔슬링층(103)은 고정층(105)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 본 실시예에서, 고정층(105)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 쉬프트 캔슬링층(103)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층(105)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 쉬프트 캔슬링층(103)은 위에서 아래로 향하는 자화 방향을 가질 수 있다. 쉬프트 캔슬링층(103)은 스페이서층(104)을 통하여 고정층(105)과 반자성 교환 결합되어, SAF(synthetic anti-ferromagnet) 구조를 형성할 수 있다. 쉬프트 캔슬링층(103)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
고정층(105)과 쉬프트 캔슬링층(103) 사이의 격자 구조 차이 및 격자 미스매치를 해소하기 위한 물질층(도시되지 않음)이 고정층(105)과 쉬프트 캔슬링층(103) 사이에 개재될 수 있다. 예를 들면, 이러한 물질층은 비정질일 수 있으며, 나아가 도전성 물질, 예컨대, 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다.
스페이서층(104)은 고정층(105)과 쉬프트 캔슬링층(103) 사이에 개재되어 이들 사이의 버퍼 역할을 수행하면서 고정층(105)과 쉬프트 캔슬링층(103)의 반자성 교환 결합을 구현하고, 쉬프트 캔슬링층(103)의 특성을 향상시키는 역할을 할 수 있다. 스페이서층(104)은 Ru 등과 같은 귀금속을 포함할 수 있다.
한편, 도 1a에 도시된 가변 저항 소자(100)에 있어서 고정층(105)과 쉬프트 캔슬링층(103)의 상대적인 위치는 서로 바뀔 수 있다.
이상으로 설명한 가변 저항 소자에 의하면, 터널 베리어층(106)의 특성을 향상시켜 높은 브레이크다운 전압(Vbd)을 갖는 MTJ를 구현함으로써 스위칭 신뢰성이 개선된 반도체 메모리 소자의 활용이 가능하다.
일 실시예에서, 가변 저항 소자(100)는 소정 구조물이 형성된 기판(도시되지 않음) 상에, 버퍼층(101)용 물질층, 쉬프트 캔슬링층(103)용 물질층, 스페이서층(104)용 물질층, 고정층(105)용 물질층, 터널 베리어층(106)용 물질층, 자유층(107)용 물질층 및 캡핑층(108)용 물질층을 순차적으로 형성한 후, 하드 마스크 패턴을 이용한 식각 공정에 의해 캡핑층(108)용 물질층, 자유층(107)용 물질층, 터널 베리어층(106)용 물질층, 고정층(105)용 물질층, 스페이서층(104)용 물질층, 쉬프트 캔슬링층(103)용 물질층 및 버퍼층(101)용 물질층을 순차적으로 식각함으로써 형성될 수 있다. 터널 베리어층(106)용 물질층을 제외한 가변 저항 소자(100) 형성을 위한 물질층 형성은 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 스퍼터링(sputtering) 등과 같은 통상적인 증착 방법에 의해 이루어질 수 있다. 가변 저항 소자(100) 형성을 위한 물질층들의 식각은 IBE 방식 등과 같이 강한 물리적 식각 특성을 갖는 방식을 이용하여 수행될 수 있다. 다른 실시예에서, 상기 설명된 것과 상이한 방법에 의해 가변 저항 소자(100)가 형성될 수도 있다.
일 실시예에서, 터널 베리어층(106)용 물질층 형성은 스퍼터링에 의해 이루어질 수 있다.
일 실시예에서, 터널 베리어층(106)이 입방 구조의 금속 칼코게나이드의 2 이상의 혼합물을 포함하는 경우, 터널 베리어층(106)은 원하는 조성의 혼합물 타겟을 이용하여 스퍼터링함으로써 형성될 수 있다.
일 실시예에서, 터널 베리어층(106)이 입방 구조의 금속 칼코게나이드의 2 이상의 혼합물을 포함하는 경우, 터널 베리어층(106)은 이종 타겟을 이용하는 공동 스퍼터링(co-sputtering)에 의해 형성될 수 있다.
도 1a에 도시된 실시예에 따른 가변 저항 소자(100)는 자유층(107)이 고정층(105)의 상부에 형성되어 있는 경우이나, 이와 달리 자유층(107)이 고정층(105)의 하부에 형성되어 있는 경우에도 적용 가능하다. 이에 대해서는 도 1b를 참조하여 하기에 설명한다.
도 1b는 본 발명의 다른 일 실시예에 따른 가변 저항 소자를 나타내는 단면도이다. 도 1a에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 1b를 참조하면, 본 실시예에 따른 가변 저항 소자(100')는 버퍼층(101), 하부층(102), 자유층(107), 터널 베리어층(106), 고정층(105), 스페이서층(104), 쉬프트 캔슬링층(103) 및 캡핑층(108)을 포함할 수 있다. 도 1b에 도시된 실시예는 고정층(105)이 자유층(107) 상부에 위치하고, 자유층(107)과 버퍼층(101) 사이에 하부층(102)을 더 포함하는 점에서 도 1b에 도시된 실시예와 차이를 갖는다.
하부층(102)은 자유층(107)의 수직 자기 이방성을 향상시키는 역할을 수행할 수 있다. 하부층(102)은 금속, 금속 합금, 금속 질화물 또는 금속 산화물의 일 이상을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
버퍼층(101), 자유층(107), 터널 베리어층(106), 고정층(105), 스페이서층(104), 쉬프트 캔슬링층(103) 및 캡핑층(108)에 대한 설명은 도 1a의 실시예에 대한 설명과 실질적으로 동일하므로, 본 실시예에 있어서는 그 상세한 설명을 생략한다.
일 실시예에서, 터널 베리어층(106)은 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 입방 구조를 가지며, 공간군(space group) Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드를 포함할 수 있다.
일 실시예에서, 고정층(105) 및 자유층(107)이 각각 BCC 구조를 갖는 경우, 터널 베리어층(106)은 입방 구조의 공간군 Fm-3m 또는 F-43m에 속하는 물질을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 입방 구조를 갖는 금속 칼코게나이드, 또는 입방 구조를 가지며, 공간군 Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드로부터 선택되는 2 이상의 혼합물을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 또는 SnTe를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 및 SnTe로부터 선택되는 2 이상의 혼합물을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 밴드갭 에너지 조절은, 터널 베리어층(106)의 브레이크다운 전압(Vbd)을 효과적으로 높이도록 이루어질 수 있다.
또한, 일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 격자 상수 조절은 고정층(105), 터널 베리어층(106) 및 자유층(107) 사이에 에피택시를 형성할 수 있도록 이루어질 수 있다. 예를 들어, 터널 베리어층(106)의 격자 상수는 고정층(105) 또는 자유층(107)과의 구조의 일치성을 확보하기 위하여 고정층(105) 또는 자유층(107)의 격자 상수의 1.7 내지 2.3배 범위가 되도록 조절될 수 있다. 터널 베리어층(106)의 격자 상수가 상기 범위를 벗어나는 경우에는 고정층(105) 또는 자유층(107)과 구조의 불일치성이 커져 스핀 필터링(spin filtering)이 제대로 작동하지 않는 문제가 발생할 수 있다.
다음으로, 도 2를 참조하여 도 1a에 도시된 터널 베리어층(106)의 격자 상수 조절의 일 예를 설명한다.
도 2에 도시된 자유층(107) 및 고정층(105)은 각각 Fe 및 Co를 포함하는 합금으로 이루어진 예를 나타내고, 터널 베리어층(106)은 입방 구조를 갖는 금속 칼코게나이드로 이루어진 예를 나타낸다.
도 2에 나타내어진 바와 같이, 자유층(107)과 고정층(105)이 BCC 구조의 Fe-Co로 이루어진 경우, 터널 베리어층(106)을 입방 구조의 금속 칼코게나이드로 형성할 수 있다. 이 때, 터널 베리어층(106)의 격자 상수(d2)는 자유층(107) 및 고정층(105)의 격자 상수(d1)의 약 2배와 유사하도록 조절될 수 있다. 이와 같이 터널 베리어층(106)의 격자 상수가 조절됨으로써, 자유층(107), 터널 베리어층(106) 및 고정층(105) 사이에 에피택시가 형성될 수 있어, MTJ의 성능을 더욱 향상시킬 수 있다.
본 발명의 실시예에 따른 가변 저항 소자(100)는 복수로 제공되어 셀 어레이를 구성할 수 있다. 셀 어레이는 각 가변 저항 소자(100)의 양단을 구동하기 위한 배선, 소자 등 다양한 구성 요소를 더 포함할 수 있다. 이에 대해서는, 도 3a 및 도 3b를 참조하여 예시적으로 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 본 실시예의 메모리 장치는, 요구되는 소정 소자(미도시됨) 예컨대, 가변 저항 소자(100)로의 억세스를 제어하는 트랜지스터 등이 형성된 기판(300)과, 기판(300) 상에 위치하여 복수의 가변 저항 소자(100) 각각의 하단과 기판(300)의 일부 예컨대, 트랜지스터의 드레인을 서로 접속시키는 하부 콘택(320)과, 하부 콘택(320) 상에 위치하는 가변 저항 소자(100)와, 가변 저항 소자(100) 상에 위치하고 복수의 가변 저항 소자(100) 각각의 상단과 소정 배선(미도시됨) 예컨대, 비트라인을 서로 접속시키는 상부 콘택(350)을 포함할 수 있다.
위 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 트랜지스터 등이 형성된 기판(300)을 제공한 후, 기판(300) 상에 제1 층간 절연막(310)을 형성할 수 있다. 이어서, 제1 층간 절연막(310)을 선택적으로 식각하여 기판(300)의 일부를 노출시키는 홀(H)을 형성한 후 홀(H)에 도전 물질을 매립하여 하부 콘택(320)을 형성할 수 있다. 이어서, 하부 콘택(320) 및 제1 층간 절연막(310) 상에 가변 저항 소자(100) 형성을 위한 물질층들을 형성한 후 이 물질층들을 선택적으로 식각하여 가변 저항 소자(100)를 형성할 수 있다. 가변 저항 소자(100) 형성을 위한 물질층들의 식각은 IBE 방식 등과 같이 강한 물리적 식각 특성을 갖는 방식을 이용하여 수행될 수 있다. 이어서, 가변 저항 소자(100) 사이의 공간을 절연 물질로 매립하여 제2 층간 절연막(330)을 형성할 수 있다. 이어서, 가변 저항 소자(100) 및 제2 층간 절연막(330) 상에 제3 층간 절연막(340)을 형성한 후, 제3 층간 절연막(340)을 관통하여 가변 저항 소자(100)의 상단과 접속하는 상부 콘택(350)을 형성할 수 있다.
본 실시예의 메모리 장치에서 가변 저항 소자(100)를 형성하는 모든 층은 서로 정렬된 측벽을 가질 수 있다. 이는 가변 저항 소자(100)가 하나의 마스크를 이용하여 식각되는 방식으로 형성되기 때문이다.
그러나, 도 3a의 실시예와 달리 가변 저항 소자(100)의 일부는 나머지와 별개로 패터닝될 수 있다. 이에 대해서는 도 3b에 예시적으로 나타내었다.
도 3b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3a의 실시예와의 차이를 중심으로 설명한다.
도 3b를 참조하면, 본 실시예의 메모리 장치는, 가변 저항 소자(100)의 일부 예컨대, 버퍼층(101)이 가변 저항 소자(100)의 나머지 층과 정렬된 측벽을 갖지 않을 수 있다. 버퍼층(101)은 하부 콘택(320)과 정렬된 측벽을 가질 수 있다.
위 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 기판(300) 상에 제1 층간 절연막(310)을 형성한 후, 제1 층간 절연막(310)을 선택적으로 식각하여 기판(300)의 일부를 노출시키는 홀(H)을 형성할 수 있다. 이어서, 홀(H)의 하부를 매립하는 하부 콘택(320)을 형성할 수 있다. 보다 구체적으로, 하부 콘택(320)의 형성은, 홀(H)이 형성된 결과물을 덮는 도전 물질을 형성한 후 도전 물질이 원하는 높이가 될 때까지 에치백 등으로 도전 물질의 일부를 제거하는 방식에 의할 수 있다. 이어서, 하부 콘택(320)이 형성된 홀(H)의 나머지 공간을 매립하는 버퍼층(101)을 형성할 수 있다. 보다 구체적으로, 버퍼층(101)의 형성은, 하부 콘택(320)이 형성된 결과물을 덮는 버퍼층(101)용 물질막을 형성한 후, 제1 층간 절연막(310)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다. 이어서, 하부 콘택(320) 및 제1 층간 절연막(310) 상에 가변 저항 소자(100) 중 버퍼층(101)을 제외한 나머지층 형성을 위한 물질층들을 형성한 후 이 물질층들을 선택적으로 식각하여 가변 저항 소자(100)의 나머지를 형성할 수 있다. 이후의 후속 공정은 도 3a에서 설명한 것과 실질적으로 동일하다.
본 실시예에 의하는 경우, 가변 저항 소자(100) 형성을 위하여 한번에 식각하여야 하는 높이가 감소하기 때문에 식각 공정의 난이도가 감소할 수 있다.
또한, 본 실시예에서는 버퍼층(101)이 홀(H) 내에 매립되는 경우를 설명하였으나, 필요에 따라 다른 일부 등이 더 매립될 수도 있다.
도 1b에 도시된 본 발명의 실시예에 따른 가변 저항 소자(100')도 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 가변 저항 소자(100)와 마찬가지로 복수로 제공되어 셀 어레이를 구성할 수 있다. 셀 어레이는 각 가변 저항 소자(100')의 양단을 구동하기 위한 배선, 소자 등 다양한 구성 요소를 더 포함할 수 있다. 이에 대해서는, 도 3a 및 3b에 설명된 바와 실질적으로 동일하므로 반복을 피하기 위하여 상세한 설명은 생략한다.
전술한 실시예들에 따른 가변 저항 소자(100, 100')는 선택 소자와 결합하여 메모리 셀을 포함하는 반도체 장치를 형성할 수 있다. 이에 대해서는, 도 4a 및 도 4b를 참조하여 더욱 상세하게 설명한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 장치는 기판(400) 상에 형성되고 제1 방향으로 연장하는 제1 배선(410), 제1 배선(410) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(430), 및 제1 배선(410)과 제2 배선(430)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(420)을 포함하는 크로스 포인트 구조를 가질 수 있다.
기판(400)은 반도체 물질, 예를 들어, 실리콘 등을 포함할 수 있다. 기판(400) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예를 들어, 하부 구조물은 기판(400) 상에 형성되는 제1 배선(410) 및/또는 제2 배선(430)을 제어하기 위하여 전기적으로 연결되는 구동 회로(미도시됨)를 포함할 수 있다.
제1 배선(410) 및 제2 배선(430)은 메모리 셀(420)과 접속하여 메모리 셀(420)에 전압 또는 전류를 전달함으로써 메모리 셀(420)을 구동시킬 수 있다. 제1 배선(410) 및 제2 배선(430)의 어느 하나는 워드라인으로, 다른 하나는 비트라인으로 기능할 수 있다. 제1 배선(410) 및 제2 배선(430)은 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 도전 물질의 예는 금속, 금속 질화물, 도전성 탄소 물질 또는 그 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 배선(410) 및 제2 배선(430)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
메모리 셀(420)은 제1 배선(410)과 제2 배선(430)의 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서, 메모리 셀(420)은 제1 배선(410)과 제2 배선(430)의 교차 영역 이하의 사이즈를 가지나, 다른 실시예에서 메모리 셀(420)은 이 교차 영역보다 큰 사이즈를 가질 수도 있다.
본 실시예에서, 메모리 셀(420)은 원기둥 형상을 가질 수 있으나, 메모리 셀(420)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 메모리 셀(420)은 사각 기둥 형상을 가질 수도 있다.
제1 배선(410), 제2 배선(430), 및 메모리 셀(420) 사이의 공간은 절연 물질(도시되지 않음)로 매립될 수 있다.
메모리 셀(420)은 적층 구조를 포함할 수 있으며, 적층 구조는 하부 전극층(421), 선택 소자층(422), 중간 전극층(423), 가변 저항층(424) 및 상부 전극층(425)을 포함할 수 있다.
도 4b에 도시된 가변 저항층(424)은 각각 도 1a 및 도 1b에 도시된 가변 저항 소자(100, 100')에 대응할 수 있다. 이에, 본 실시예에 있어서, 도 1a 및 도 1b에 도시된 실시예와 유사한 내용에 대해서는 상세한 설명을 생략한다.
하부 전극층(421)은 메모리 셀(420)의 최하부에 위치하여, 제1 배선(410)과 전기적으로 연결되어, 제1 배선(410)과 메모리 셀(420) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다. 중간 전극층(423)은 선택 소자층(422)과 가변 저항층(424) 사이에 위치하고, 이들을 물리적으로 구분하면서 이들을 전기적으로 접속시키는 역할을 할 수 있다. 상부 전극층(425)은 메모리 셀(420)의 최상부에 위치하여 제2 배선(430)과 메모리 셀(420) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다.
하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 예를 들어, 하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425)은 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425)은 동일한 두께를 갖거나, 또는 서로 다른 두께를 가질 수 있다.
하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425) 중 적어도 하나는 생략될 수 있다. 예를 들어, 하부 전극층(421)이 생략되는 경우, 생략된 하부 전극층(421) 대신에 제1 배선(410)이 하부 전극층(421)의 기능을 수행할 수 있으며, 상부 전극층(425)이 생략되는 경우, 생략된 상부 전극층(425) 대신에 제2 배선(430)이 상부 전극층(425)의 기능을 수행할 수 있다.
선택 소자층(422)은 가변 저항층(424)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(422)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(422)으로는, NbO2, TiO2, VO2, WO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(422)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
일 실시예에서, 선택 소자층(422)은 문턱 스위칭 동작을 수행하도록 구성될 수 있다. 문턱 스위칭 동작은, 선택 소자층(422)에 외부 전압을 스윕(sweep)하면서 인가할 때, 선택 소자층(422)이 다음과 같은 턴온 및 턴오프 상태를 순차적으로 구현하는 것을 나타낼 수 있다. 턴온 상태의 구현은, 초기 상태에서 선택 소자층(422)에 전압의 절대치를 순차적으로 증가시키면서 스윕할 때, 소정의 제1 문턱 전압 이상에서 동작 전류가 비선형적으로 증가하는 현상이 발생함으로써 달성될 수 있다. 턴오프 상태의 구현은, 선택 소자층(422)이 턴온된 상태에서 선택 소자층(422)에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 미만에서 동작 전류가 비선형적으로 감소하는 현상이 발생함으로써 달성될 수 있다.
선택 소자층(422)은 선택 소자층(422)용 물질층 내에 형성되는 도핑 영역을 통하여, 문턱 스위칭 동작을 수행할 수 있다. 따라서, 문턱 스위칭 동작 영역의 크기는 도펀트의 분포 면적에 의해 제어될 수 있다. 도펀트는 선택 소자층(422)에 전도성 캐리어의 트랩 사이트를 형성할 수 있다. 이와 같은 트랩 사이트는 외부 전압의 인가에 대응하여 중간 전극층(423) 및 상부 전극층(425) 사이를 이동하는 전도성 캐리어를 포획하거나 전도시킴으로써 문턱 스위칭 동작 특성을 구현할 수 있다.
일 실시예에서, 선택 소자층(422)은 도펀트가 도핑된 절연 물질을 포함할 수 있다. 선택 소자층(422)은 도펀트가 도핑된 산화물, 질화물, 산질화물, 또는 그 조합을 포함할 수 있다. 일례로, 산화물, 질화물, 산질화물, 또는 그 조합은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 텅스텐 산화물, 하프늄 산화물, 탄탈 산화물, 니오브 산화물, 실리콘 질화물, 티타늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 하프늄 질화물, 탄탈 질화물, 니오브 질화물, 실리콘 산질화물, 티타늄 산질화물, 알루미늄 산질화물, 텅스텐 산질화물, 하프늄 산질화물, 탄탈 산질화물, 니오브 산질화물 또는 그 조합을 포함할 수 있다. 선택 소자층(422)에 도핑되는 도펀트는 n형 또는 p형 도펀트를 포함할 수 있으며, 이온 주입 공정에 의해 도입될 수 있다. 도펀트는, 예를 들어, 붕소(B), 질소(N), 탄소(C), 인(P), 비소(As), 알루미늄(Al), 실리콘(Si) 및 게르마늄(Ge)으로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다. 일례로, 선택 소자층(422)은 As 또는 Ge이 도핑된 실리콘 산화물을 포함할 수 있다.
가변 저항층(424)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다.
본 실시예에서 가변 저항층(424)은 도 1a 및 도 1b에 도시된 가변 저항 소자(100, 100')를 포함할 수 있다. 즉, 가변 저항층(124)은 버퍼층(101), 쉬프트 캔슬링층(103), 스페이서층(104), 고정층(105), 터널 베리어층(106), 자유층(107) 및 캡핑층(108)이 순차적으로 적층된 구조를 포함하거나, 또는 버퍼층(101), 하부층(102), 자유층(107), 터널 베리어층(106), 고정층(105), 스페이서층(104), 쉬프트 캔슬링층(103) 및 캡핑층(108)이 순차적으로 적층된 구조를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 입방 구조를 가지며, 공간군(space group) Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드를 포함할 수 있다.
일 실시예에서, 고정층(105) 및 자유층(107)이 각각 BCC 구조를 갖는 경우, 터널 베리어층(106)은 입방 구조의 공간군 Fm-3m 또는 F-43m에 속하는 물질을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 입방 구조를 갖는 금속 칼코게나이드, 또는 입방 구조를 가지며, 공간군 Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드로부터 선택되는 2 이상의 혼합물을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 또는 SnTe를 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)은 격자 상수 및 밴드갭 에너지 조절을 위하여 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe 및 SnTe로부터 선택되는 2 이상의 혼합물을 포함할 수 있다.
일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 밴드갭 에너지 조절은, 터널 베리어층(106)의 브레이크다운 전압(Vbd)을 효과적으로 높이도록 이루어질 수 있다.
또한, 일 실시예에서, 터널 베리어층(106)층을 이루는 물질의 격자 상수 조절은 고정층(105), 터널 베리어층(106) 및 자유층(107) 사이에 에피택시를 형성할 수 있도록 이루어질 수 있다. 예를 들어, 터널 베리어층(106)의 격자 상수는 고정층(105) 또는 자유층(107)과의 구조의 일치성을 확보하기 위하여 고정층(105) 또는 자유층(107)의 격자 상수의 1.7 내지 2.3배 범위가 되도록 조절될 수 있다. 터널 베리어층(106)의 격자 상수가 상기 범위를 벗어나는 경우에는 고정층(105) 또는 자유층(107)과 구조의 불일치성이 커져 스핀 필터링(spin filtering)이 제대로 작동하지 않는 문제가 발생할 수 있다.
본 실시예에서, 메모리 셀(420)은 순차적으로 적층된 하부 전극층(421), 선택 소자층(422), 중간 전극층(423), 가변 저항층(424) 및 상부 전극층(425)을 포함하나, 메모리 셀 구조물(420)이 데이터 저장 특성을 갖기만 하면 다양하게 변형될 수 있다. 또한, 가변 저항층(424)과 선택 소자층(422)의 위치는 서로 변경될 수 있다. 또한, 하부 전극층(421), 중간 전극층(423) 및 상부 전극층(425)의 적어도 하나가 생략될 수 있다. 또한, 메모리 셀(420)은 층들(421 내지 425)에 더하여 메모리 셀(420)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(도시되지 않음)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(420)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(420) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 1:1 내지 45:1, 또는 약 1:1 내지 40:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(400)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
또한, 본 실시예에 따른 반도체 메모리는 제1 배선(410), 메모리 셀(420) 및 제2 배선(430)에 더하여 추가적인 층을 더 포함할 수 있다. 일례로, 제1 배선(410)과 하부 전극층(421) 사이에 하부 전극 콘택 및/또는 제2 배선(430)과 상부 전극층(425) 사이에 상부 전극 콘택을 더 포함할 수 있다.
본 실시예에서는 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 2층 이상의 크로스 포인트 구조물이 수직 방향으로 적층될 수도 있다.
다음으로, 본 실시예의 반도체 메모리의 제조 방법의 일 실시예를 설명한다.
먼저, 소정의 하부 구조물(미도시됨)이 형성된 기판(400) 상에 제1 배선(410)을 형성할 수 있다. 제1 배선(410)은, 기판(400) 상에 제1 배선(410) 형성을 위한 도전층을 형성한 후, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다.
이어서, 하부 전극층(421)용 물질층, 선택 소자층(422)용 물질층, 중간 전극층(423)용 물질층, 가변 저항층(424)용 물질층 및 상부 전극층(425)용 물질층을 순차적으로 형성한 후, 하드 마스크 패턴을 이용하여 상부 전극층(425)용 물질층, 가변 저항층(424)용 물질층, 중간 전극층(423)용 물질층, 선택 소자층(422)용 물질층 및 하부 전극층(421)용 물질층을 순차적으로 식각하여, 하부 전극층(421), 선택 소자층(422), 중간 전극층(423), 가변 저항층(424) 및 상부 전극층(425)이 순차적으로 적층된 메모리 셀(420)을 형성할 수 있다.
이어서, 상부 전극층(425) 상에 제2 배선(430)을 형성할 수 있다. 제2 배선(430)은 제2 배선(430) 형성을 위한 트렌치를 갖는 절연층(도시되지 않음)을 형성한 후, 트렌치 내에 제2 배선(430) 형성을 위한 도전층을 증착하고, 제2 방향으로 연장하는 라인 형상의 마스크 패턴(도시되지 않음)을 이용하여 도전층을 식각함으로써 형성될 수 있다.
이상의 공정에 의해, 제1 배선(410), 메모리 셀(420) 및 제2 배선(430)을 포함하는 반도체 메모리가 형성될 수 있으며, 메모리 셀(420)은 순차적으로 적층된 하부 전극층(421), 선택 소자층(422), 중간 전극층(423), 가변 저항층(424) 및 상부 전극층(425)을 포함할 수 있다. 가변 저항층(424)은 버퍼층(101), 쉬프트 캔슬링층(103), 스페이서층(104), 고정층(105), 터널 베리어층(106), 자유층(107) 및 캡핑층(108)이 순차적으로 적층된 구조를 포함하거나, 또는 버퍼층(101), 하부층(102), 자유층(107), 터널 베리어층(106), 고정층(105), 스페이서층(104), 쉬프트 캔슬링층(103) 및 캡핑층(108)이 순차적으로 적층된 구조를 포함할 수 있다.
본 실시예에 따른 반도체 메모리는 가변 저항층(424)에 포함되는 터널 베리어층(106)이 입방 구조의 금속 칼코게나이드 소재를 포함함으로써, 동일한 RA에서 터널 베리어층(106)의 두께를 높일 수 있고, 높은 브레이크다운 전압(Vbd)을 얻을 수 있으므로, 통상적인 절연성 산화물 소재에서 문제시되었던 브레이크다운 현상을 효과적으로 개선할 수 있다. 따라서, 반도체 메모리의 스위칭 신뢰성을 더욱 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100, 100': 가변 저항 소자
101: 버퍼층
102: 하부층 103: 쉬프트 캔슬링층
104: 스페이서층 105: 고정층
106: 터널 베리어층 107: 자유층
108: 캡핑층 410: 제1 배선
420: 메모리 셀 430: 제2 배선
102: 하부층 103: 쉬프트 캔슬링층
104: 스페이서층 105: 고정층
106: 터널 베리어층 107: 자유층
108: 캡핑층 410: 제1 배선
420: 메모리 셀 430: 제2 배선
Claims (19)
- 변경 가능한 자화 방향을 갖는 자유층;
고정된 자화 방향을 갖는 고정층; 및
상기 자유층과 상기 고정층 사이에 개재되고, 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함하는 터널 베리어층 포함하는
가변 저항 소자.
- 제1항에 있어서,
상기 터널 베리어층은 입방 구조를 가지며 공간군(space group) Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드를 포함하는
가변 저항 소자.
- 제1항에 있어서,
상기 터널 베리어층은 2 이상의 금속 칼코게나이드의 혼합물을 포함하는
가변 저항 소자.
- 제3항에 있어서,
상기 혼합물은 상기 터널 베리어층의 밴드갭 에너지(band gap energy, Eg) 및 격자 상수를 조절하도록 구성된 조성을 갖는
가변 저항 소자.
- 제1항에 있어서,
상기 터널 베리어층은 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, 또는 그 조합을 포함하는
가변 저항 소자.
- 제1항에 있어서,
상기 터널 베리어층은 상기 고정층 또는 상기 자유층의 격자 상수의 1.7-2.3배 범위의 격자 상수를 갖는
가변 저항 소자.
- 제1항에 있어서,
상기 입방 구조를 갖는 금속 칼코게나이드는 MgOx에 비하여 낮은 밴드갭 에너지(Eg) 및 높은 브레이크다운 전압(breakdown voltage, Vbd)을 나타내는
가변 저항 소자.
- 제1항에 있어서,
상기 고정층 및 상기 자유층은 각각 체심 입방(body-centered cubic, BCC) 구조를 갖는 물질을 포함하는
가변 저항 소자.
- 제1항에 있어서,
상기 고정층 및 상기 자유층은 각각 Fe 및 Co를 포함하는 합금을 포함하는
가변 저항 소자.
- 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되고, 입방(cubic) 구조를 갖는 금속 칼코게나이드(metal chalcogenide)를 포함하는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물로 구성된 가변 저항층, 및
상기 가변 저항층의 상부 또는 하부에 배치되는 선택 소자층을 포함하는
반도체 장치.
- 제10항에 있어서,
최상부에 배치되는 상부 전극층, 최하부에 배치되는 하부 전극층 및 상기 가변 저항층과 상기 선택 소자층 사이에 배치되는 제3 전극층 중 일 이상을 더 포함하는
반도체 장치.
- 제10항에 있어서,
상기 터널 베리어층은 입방 구조를 가지며 공간군(space group) Fm-3m 또는 F-43m에 속하는 금속 칼코게나이드를 포함하는
반도체 장치.
- 제10항에 있어서,
상기 터널 베리어층은 2 이상의 금속 칼코게나이드의 혼합물을 포함하는
반도체 장치.
- 제13항에 있어서,
상기 혼합물은 상기 터널 베리어층의 밴드갭 에너지(band gap energy, Eg) 및 격자 상수를 조절하도록 구성된 조성을 갖는
반도체 장치.
- 제10항에 있어서,
상기 터널 베리어층은 CrS, CrSe, CrTe, MnS, MnSe, MnTe, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, 또는 그 조합을 포함하는
반도체 장치.
- 제10항에 있어서,
상기 터널 베리어층은 상기 고정층 또는 상기 자유층의 격자 상수의 1.7-2.3배 범위의 격자 상수를 갖는
반도체 장치.
- 제10항에 있어서,
상기 입방 구조를 갖는 금속 칼코게나이드는 MgOx에 비하여 낮은 밴드갭 에너지(band gap energy, Eg) 및 높은 브레이크다운 전압(breakdown voltage, Vbd)을 나타내는
반도체 장치.
- 제10항에 있어서,
상기 고정층 및 상기 자유층은 각각 체심 입방(body-centered cubic, BCC) 구조를 갖는 물질을 포함하는
반도체 장치.
- 제10항에 있어서,
상기 고정층 및 상기 자유층은 각각 Fe 및 Co를 포함하는 합금을 포함하는
반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220117813A KR20240039355A (ko) | 2022-09-19 | 2022-09-19 | 가변 저항 소자 및 이를 포함하는 반도체 장치 |
| US18/303,503 US20240099157A1 (en) | 2022-09-19 | 2023-04-19 | Variable resistance element and semiconductor device including the same |
| CN202310743132.2A CN117729837A (zh) | 2022-09-19 | 2023-06-21 | 可变电阻元件和包括该可变电阻元件的半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220117813A KR20240039355A (ko) | 2022-09-19 | 2022-09-19 | 가변 저항 소자 및 이를 포함하는 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240039355A true KR20240039355A (ko) | 2024-03-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220117813A KR20240039355A (ko) | 2022-09-19 | 2022-09-19 | 가변 저항 소자 및 이를 포함하는 반도체 장치 |
Country Status (3)
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|---|---|
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| KR (1) | KR20240039355A (ko) |
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-
2022
- 2022-09-19 KR KR1020220117813A patent/KR20240039355A/ko unknown
-
2023
- 2023-04-19 US US18/303,503 patent/US20240099157A1/en active Pending
- 2023-06-21 CN CN202310743132.2A patent/CN117729837A/zh active Pending
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| Publication number | Publication date |
|---|---|
| US20240099157A1 (en) | 2024-03-21 |
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