KR20240074407A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 연장하는 제1 도전 라인; 상기 제1 도전 라인 상에 상기 제1 도전 라인과 이격하여 배치되며, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인; 및 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되며, 제1 메모리층 및 상기 제1 메모리층 상부에 배치되는 제1 셀렉터층을 포함하는 복수의 제1 메모리 셀, 및 제2 셀렉터층 및 상기 제2 셀렉터층 상부에 배치되는 제2 메모리층을 포함하는 복수의 제2 메모리 셀을 포함하고, 각각의 제1 메모리 셀 및 각각의 제2 메모리 셀은 상기 제1 방향 및 상기 제2 방향을 따라 서로 번갈아가며 배치될 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 반도체 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 크로스 포인트 어레이의 메모리층의 절반은 식각 공정에 의해 형성하고, 나머지 절반은 다마신 방법에 의해 형성함으로써, 식각 공정 시 공정 마진을 크게 증가시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 연장하는 제1 도전 라인; 상기 제1 도전 라인 상에 상기 제1 도전 라인과 이격하여 배치되며, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인; 및 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되며, 제1 메모리층 및 상기 제1 메모리층 상부에 배치되는 제1 셀렉터층을 포함하는 복수의 제1 메모리 셀, 및 제2 셀렉터층 및 상기 제2 셀렉터층 상부에 배치되는 제2 메모리층을 포함하는 복수의 제2 메모리 셀을 포함하고, 각각의 제1 메모리 셀 및 각각의 제2 메모리 셀은 상기 제1 방향 및 상기 제2 방향을 따라 서로 번갈아가며 배치될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에, 제1 메모리층을 형성하는 단계; 상기 제1 메모리층 상에, 상기 제1 방향과 교차하는 제2 방향에 대하여 제1 틸트각을 이루며 기울어진 제3 방향으로 연장하는 제1 스페이서층을 형성하는 단계; 상기 제1 스페이서층 상에, 상기 제3 방향과 교차하는 제4 방향으로 연장하는 제2 스페이서층을 형성하는 단계; 상기 제1 스페이서층 및 상기 제2 스페이서층의 적층 구조로 구성된 스페이서 패턴을 식각 베리어로 상기 제1 메모리층을 식각하여, 상기 제1 도전 라인의 제1 부분의 상부에 제1 메모리층 패턴을 형성하는 단계; 상기 제1 메모리층 패턴의 상면 및 측면을 덮고, 상기 제1 도전 라인의 제2 부분의 상부에서 이격하여 배치되는 홀을 갖도록, 셀렉터층을 컨포멀하게 형성하는 단계; 상기 홀 내에 제2 메모리층을 매립하여 제2 메모리층 패턴을 형성하는 단계; 및 상기 제2 메모리층 패턴이 형성된 구조 상에 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의하면, 크로스 포인트 어레이의 메모리층의 절반은 식각 공정에 의해 형성하고, 나머지 절반은 다마신 방법에 의해 형성함으로써, 공정 마진을 크게 증가시켜 개발비 및 개발 기간 단축에 유리한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치는, 기판(100), 기판(100) 상에 형성되는 복수의 제1 도전 라인(110), 제1 도전 라인(110) 상에 위치하고 제1 도전 라인(110)과 이격하여 형성되는 복수의 제2 도전 라인(130), 제1 도전 라인(110)과 제2 도전 라인(130) 사이에서 제1 도전 라인(110)과 제2 도전 라인(130)의 교차 영역과 각각 중첩하는 복수의 메모리 셀(120)을 포함할 수 있다.
기판(100)은 반도체 물질, 예를 들어, 실리콘 등을 포함할 수 있다. 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예를 들어, 하부 구조물은 기판(100) 상에 형성되는 제1 도전 라인(110) 및/또는 제2 도전 라인(130)을 제어하기 위하여 전기적으로 연결되는 구동 회로(미도시됨)를 포함할 수 있다.
제1 도전 라인(110) 및 제2 도전 라인(130)은 메모리 셀(120)과 접속하여 메모리 셀(120)에 전압 또는 전류를 전달함으로써 메모리 셀(120)을 구동시킬 수 있다. 제1 도전 라인(110) 및 제2 도전 라인(130)의 어느 하나는 워드라인으로, 다른 하나는 비트라인으로 기능할 수 있다. 제1 도전 라인(110)은 제1 방향으로 연장하는 형태일 수 있으며, 제2 도전 라인(130)은 제1 방향과 교차하는 제2 방향으로 연장하는 형태일 수 있다. 제1 도전 라인(110) 및 제2 도전 라인(130)은 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 도전 물질의 예는 금속, 금속 질화물, 도전성 탄소 물질 또는 그 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 도전 라인(110) 및 제2 도전 라인(130)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
메모리 셀(120)은 제1 도전 라인(110)과 제2 도전 라인(130)의 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 메모리 셀(120)은 제1 도전 라인(110)과 제2 도전 라인(120)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 메모리층(121-1, 121-2)을 포함할 수 있다. 메모리 셀(120)의 평면 형상은 다양하게 변형될 수 있으며, 예를 들어, 원기둥 형상 또는 사각 기둥 형상을 가질 수도 있다.
메모리 셀(120)은 제1 방향 및 제2 방향을 따라 인접하여 번갈아 배치되는 제1 메모리 셀(120-1) 및 제2 메모리 셀(120-2)을 포함할 수 있다. 즉, 각각의 제1 메모리 셀(120-1) 및 각각의 제2 메모리 셀(120-2)은 제1 방향 및 제2 방향을 따라 서로 교대로 배치될 수 있다. 제1 메모리 셀(120-1)은 제1 메모리층(121-1) 및 제1 셀렉터층(123-1)이 순차적으로 적층된 구조를 포함할 수 있으며, 제2 메모리 셀(120-2)은 제2 셀렉터층(123-2) 및 제2 메모리층(121-2)이 순차적으로 적층된 구조를 포함할 수 있다. 다시 말하여, 서로 인접하여 위치하는 메모리 셀(120)의 각각에 포함되는 셀렉터층(123-1, 123-2)과 메모리층(121-1, 121-2)의 상대적인 위치는 서로 반전될 수 있다. 즉, 제1 메모리층(121-1)이 하부에 배치되고 제1 셀렉터층(123-1)이 상부에 배치된 제1 메모리 셀(120-1)에 인접하여 위치하는 제2 메모리 셀(120-2)에 있어서는, 제2 셀렉터층(123-2)이 하부에 배치되고 제2 메모리층(121-2)이 상부에 배치될 수 있다.
본 실시예에서, 제1 메모리층(121-1)은 제1 도전 라인(110)과 제1 셀렉터층(123-1) 사이에 배치될 수 있으며, 제2 메모리층(121-2)은 제2 셀렉터층(123-2)과 제2 도전 라인(130) 사이에 배치될 수 있다.
제1 메모리층(121-1)과 제2 메모리층(121-2)은 동일한 물질 및 기능을 가질 수 있으나, 각각 형성 방법, 제1 셀렉터층(123-1)과 제2 셀렉터층(123-2)과의 위치 관계가 서로 상이할 수 있다. 본 명세서에서, 제1 메모리층(121-1)과 제2 메모리층(121-2)을 통칭하여, 메모리층(121-1, 121-2)으로 나타낼 수도 있다.
본 실시예에서, 제1 셀렉터층(123-1)은 제1 메모리층(121-1)과 제2 도전 라인(130) 사이에 배치될 수 있으며, 제2 셀렉터층(123-2)은 제1 도전 라인(110)과 제2 메모리층(121-2) 사이에 배치될 수 있다. 본 명세서에서, 제1 셀렉터층(123-1)과 제2 셀렉터층(123-2)을 통칭하여, 셀렉터층(123-1, 123-2)으로 나타낼 수도 있다.
메모리층(121-1, 121-2)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 메모리층(121-1, 121-2)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 물질, 예를 들어, RRAM, PRAM, FRAM, MRAM 등에 이용되는 가변 저항 특성을 갖는 물질을 포함할 수 있다. 일 실시예에서, 메모리층(121-1, 121-2)은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 메모리층(121-1, 121-2)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 메모리층(121-1, 121-2) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
일 실시예에서, 메모리층(121-1, 121-2)은 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다.
자유층은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층은, 상이한 자화 방향의 하나, 또는 상이한 전자 스핀 방향의 하나를 가질 수 있어 MTJ 구조에서 자유층의 극성(polarity)을 전환시켜, 저항값이 변화될 수 있다. 일부 실시예에서, 자유층의 극성은 MTJ 구조에 대한 전압 또는 전류 신호(예를 들어, 특정 임계값 이상의 구동 전류)를 인가할 때, 변화 또는 반전된다. 자유층의 극성 변화에 따라 자유층 및 고정층은 서로 다른 자화 방향 또는 서로 다른 전자의 스핀 방향을 가지게 됨으로써, 메모리층(121-1, 121-2)이 서로 다른 데이터를 저장하거나, 또는 서로 다른 데이터 비트를 나타낼 수 있다. 자유층의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 이러한 자유층의 자화 방향의 변화는 인가된 전류 또는 전압에 의해 생성되는 스핀 전달 토크에 의해 유도될 수 있다.
고정층은 고정된 자화 방향을 가질 수 있으며, 이러한 고정된 자화 방향은 자유층의 자화 방향이 변하는 동안 변화하지 않는다. 고정층은 기준층(reference layer) 등으로도 불릴 수 있다. 일부 실시예에서, 고정층은 위에서 아래로 향하는 자화 방향으로 고정될 수 있다. 일부 실시예에서, 고정층은 아래에서 위로 향하는 자화 방향으로 고정될 수 있다.
자유층 및 고정층은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층 및 고정층은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, 금속으로 이루어진 적층 구조, 예컨대, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
터널 베리어층은 데이터 판독 및 데이터 기록 동작 모두에서 전자의 터널링을 가능하게 할 수 있다. 터널 베리어층은 절연성의 산화물, 예컨대, MgO, CaO, SrO, TiO, VO, NbO, Al2O3, TiO2, Ta2O5, RuO2, B2O3 등의 산화물을 포함할 수 있다.
메모리층(121-1, 121-2)에 전압 또는 전류가 인가되면, 스핀 전달 토크에 의해 자유층의 자화 방향이 가변될 수 있다. 자유층과 고정층의 자화 방향이 서로 평행한 경우, 메모리층(121-1, 121-2)은 저저항 상태에 있을 수 있고, 예컨대, 디지털 데이터 비트 '0'을 나타낼 수 있다. 반대로, 자유층의 자화 방향과 고정층의 자화 방향이 서로 반평행한 경우, 메모리층(121-1, 121-2)은 고저항 상태에 있을 수 있고, 예컨대, 디지털 데이터 비트 '1'을 나타낼 수 있다. 일부 실시예에서, 메모리층(121-1, 121-2)은 자유층과 고정층의 자화 방향이 서로 평행할 때, 데이터 비트 "1"을 저장하고, 자유층과 고정층의 자화 방향이 서로 반평행할 때, 데이터 비트 "0"을 저장하도록 구성될 수 있다.
메모리층(121-1, 121-2)은, MTJ 구조에 더하여, MTJ 구조의 특성이나 공정 과정을 개선하기 위한 다양한 용도를 갖는 층들을 더 포함할 수 있다. 예컨대, 메모리층(121-1, 121-2)은 버퍼층, 하부층, 스페이서층, 자기 보정층 및 캡핑층을 더 포함할 수 있다.
일 실시예에서, 제1 메모리 셀(120-1)에 포함되는 제1 메모리층(121-1)과, 제1 메모리 셀(120-1)에 인접하여 배치되는 제2 메모리 셀(120-2)에 포함되는 제2 메모리층(121-2)은 실질적으로 서로 동일한 높이를 가질 수 있다.
일 실시예에서, 제1 메모리 셀(120-1)에 포함되는 제1 메모리층(121-1)과, 제1 메모리 셀(120-1)에 인접하여 배치되는 제2 메모리 셀(120-2)에 포함되는 제2 메모리층(121-2)은 수평적으로(laterally) 일부 오버랩될 수 있다. 여기서, "수평적으로"는 층 표면에 대하여 평행인 방향을 나타낼 수 있다. 즉, 제2 메모리층(121-2)의 하부 표면은 인접하는 제1 메모리층(121-1)의 상부 표면보다 낮고 하부 표면보다 높은 레벨에 있을 수 있으며, 제2 메모리층(121-2)의 상부 표면은 인접하는 제1 메모리층(121-1)의 상부 표면보다 높은 레벨에 있을 수 있다.
일 실시예에서, 제1 메모리층(121-1) 및 제2 메모리층(121-2)은 서로 동일한 물질을 포함할 수 있다.
제1 메모리층(121-1) 및 제2 메모리층(121-2)은 서로 다른 공정에 의해 형성될 수 있다. 일 실시예에서, 제1 메모리층(121-1)은 스페이서 패터닝 기술(spacer patterning technology, SPT)을 이용하는 식각 방법에 의해 형성될 수 있으며, 제2 메모리층(121-2)은 셀렉터층(123)용 물질층 내의 홀을 채우는 다마신 방법(Damascene method)에 의해 형성될 수 있다. 제1 메모리층(121-1) 및 제2 메모리층(121-2)의 형성 방법에 대해서는 도 2a 내지 도 12b를 참조하여 후술하기로 한다.
셀렉터층(123-1, 123-2)은 전류의 흐름을 제어할 수 있는 전류 조정층일 수 있으며, 제1 도전 라인(110) 또는 제2 도전 라인(130)을 공유하는 메모리 셀들(120) 사이의 누설 전류를 감소 및/또는 억제하는 기능을 할 수 있다. 셀렉터층(123-1, 123-2)은, 인가되는 전압이 문턱 전압 미만인 경우에는 전류가 거의 흐르지 않는 고저항 상태를 유지하고, 인가되는 전압이 문턱 전압보다 큰 경우에는 저저항 상태가 되어 전류가 급격히 흐르게 되는 특성, 즉 문턱 스위칭 특성을 가질 수 있다. 셀렉터층(123-1, 123-2)은, 문턱 전압을 기준으로 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 이러한 셀렉터층(123-1, 123-2)으로는, NbO2, TiO2, VO2, WO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 셀렉터층(123-1, 123-2)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
일 실시예에서, 셀렉터층(123-1, 123-2)은 도펀트가 도핑된 절연 물질을 포함할 수 있다. 셀렉터층(123-1, 123-2)은 도펀트가 도핑된 산화물, 질화물, 산질화물, 또는 그 조합을 포함할 수 있다. 일례로, 산화물, 질화물, 산질화물, 또는 그 조합은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 텅스텐 산화물, 하프늄 산화물, 탄탈 산화물, 니오브 산화물, 실리콘 질화물, 티타늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 하프늄 질화물, 탄탈 질화물, 니오브 질화물, 실리콘 산질화물, 티타늄 산질화물, 알루미늄 산질화물, 텅스텐 산질화물, 하프늄 산질화물, 탄탈 산질화물, 니오브 산질화물 또는 그 조합을 포함할 수 있다.
셀렉터층(123-1, 123-2)에 포함되는 도펀트는 n형 또는 p형 도펀트를 포함할 수 있으며, 이온 주입 공정에 의해 도입될 수 있다. 도펀트는, 예를 들어, 붕소(B), 질소(N), 탄소(C), 인(P), 갈륨(Ga), 비소(As), 안티몬(Sb), 알루미늄(Al), 실리콘(Si), 텅스텐(W) 및 게르마늄(Ge)으로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다. 일례로, 셀렉터층(123)은 비소(As) 또는 게르마늄(Ge)이 도핑된 실리콘 산화물을 포함할 수 있다.
셀렉터층(123-1, 123-2)에 포함되는 도펀트는 셀렉터층(123-1, 123-2)에 전도성 캐리어의 트랩 사이트를 형성할 수 있다. 이와 같은 트랩 사이트는 외부 전압의 인가에 대응하여 이동하는 전도성 캐리어를 포획하거나 포획된 전도성 캐리어가 다시 이동하는 통로를 제공할 수 있다. 셀렉터층(123-1, 123-2)에 인가되는 전압이 문턱 전압 이상인 경우, 전도성 캐리어가 트랩 사이트를 통하여 이동하게 되어 셀렉터층(123-1, 123-2)에 전류가 흐르는 턴온 상태가 구현될 수 있으며, 인가되는 전압이 문턱 전압 미만으로 감소되는 경우, 전도성 캐리어가 이동하지 않아 전류가 흐르지 않는 턴오프 상태가 구현될 수 있다. 문턱 스위칭 동작 영역의 크기는 도펀트의 분포 면적에 의해 제어될 수 있다.
제1 셀렉터층(123-1)은 제1 메모리층(121-1)과 제2 도전 라인(130) 사이에 배치될 수 있으며, 제2 셀렉터층(123-2)은 제1 도전 라인(110)과 제2 메모리층(121-2) 사이에 배치될 수 있다.
일 실시예에서, 제1 메모리 셀(120-1)에 포함되는 제1 셀렉터층(123-1)과, 제1 메모리 셀(120-1)에 인접하여 배치되는 제2 메모리 셀(120-2)에 포함되는 제2 셀렉터층(123-2)은 실질적으로 서로 동일한 높이를 가질 수 있다.
일 실시예에서, 제1 메모리 셀(120-1)에 포함되는 제1 셀렉터층(123-1)과, 제1 메모리 셀(120-1)에 인접하여 배치되는 제2 메모리 셀(120-2)에 포함되는 제2 셀렉터층(123-2)은 수평적으로 오버랩되지 않을 수 있다. 여기서, "수평적으로"는 층 표면에 대하여 평행인 방향을 나타낼 수 있다. 즉, 제2 셀렉터층(123-2)의 하부 표면 및 상부 표면은 모두 제1 셀렉터층(123-1)의 하부 표면보다 낮은 레벨에 있을 수 있다.
일 실시예에서, 제1 메모리 셀(120-1)에 포함되는 제1 셀렉터층(123-1)은 제1 메모리 셀(120-1)에 인접하여 배치되는 제2 메모리 셀(120-2)에 포함되는 제2 메모리층(121-2)과 수평적으로 오버랩될 수 있다. 즉, 제1 셀렉터층(123-1)의 하부 표면은 제2 메모리층(121-2)의 하부 표면보다 높고 상부 표면보다 낮은 레벨에 있을 수 있으며, 제1 셀렉터층(123-1)의 상부 표면은 제2 메모리층(121-2)과 실질적으로 동일한 레벨에 있을 수 있다.
일 실시예에서, 제2 메모리 셀(120-2)에 포함되는 제2 셀렉터층(123-2)은 제2 메모리 셀(120-2)에 인접하여 배치되는 제1 메모리 셀(120-1)에 포함되는 제1 메모리층(121-1)과 수평적으로 오버랩될 수 있다. 즉, 제2 셀렉터층(123-2)의 상부 표면은 제1 메모리층(121-1)의 상부 표면보다 낮고 하부 표면보다 높은 레벨에 있을 수 있으며, 제2 셀렉터층(123-2)의 하부 표면은 제1 메모리층(121-1)의 하부 표면과 실질적으로 동일한 레벨에 있을 수 있다.
일 실시예에서, 제1 셀렉터층(123-1) 및 제2 셀렉터층(213-2)은 서로 동일한 물질을 포함할 수 있다.
제1 도전 라인(110), 제2 도전 라인(130), 제1 메모리 셀(120-1) 및 제2 메모리 셀(120-2) 사이의 공간은 절연층(123B)으로 채워질 수 있다. 절연층(123B)은 셀렉터층(123-1, 123-2)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 절연층(123B)은 도펀트가 도핑된 절연 물질을 포함할 수 있다.
본 실시예에서, 메모리 셀(120)은 제1 메모리층(121-1) 및 제1 셀렉터층(123-1)이 순차적으로 적층된 구조를 포함하는 제1 메모리 셀(121-1), 및 제2 셀렉터층(123-2) 및 제2 메모리층(121-2)이 순차적으로 적층된 구조를 포함하는 제2 메모리 셀(121-2)을 포함하나, 메모리 셀(120)이 데이터 저장 특성을 갖기만 하면 그 구조는 다양하게 변형될 수 있다. 또한, 메모리 셀(120)은 메모리 셀(120)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 추가적인 층(도시되지 않음)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(120)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(120) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 1:1 내지 45:1, 또는 약 1:1 내지 40:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(100)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
본 실시예에서는 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 2층 이상의 크로스 포인트 구조물이 수직 방향으로 적층될 수도 있다.
다음으로, 도 2a 내지 도 12b를 참조하여 본 실시예에 따른 반도체 장치의 제조 방법의 일 실시예를 설명한다. 도 1a 및 도 1b에서 설명된 내용과 유사한 내용에 대하여는 그 상세한 설명을 생략한다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a은 상면도이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 X-X'선에 따른 단면도이다. X-X'선은 제2 배선(도 12a 및 도 12b의 도면 부호 130 참조)이 연장하는 방향인 제2 방향과 평행한 선이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 제1 도전 라인(110)을 형성할 수 있다. 제1 도전 라인(110)은, 기판(100) 상에 제1 도전 라인(110) 형성을 위한 트렌치를 갖는 층간 절연층(101)을 형성하고, 트렌치 내에 제1 도전 라인(110) 형성을 위한 도전층을 형성한 후, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다.
이어서, 제1 도전 라인(110) 및 층간 절연층(101) 상에 제1 메모리층용 물질층(121-1A)을 형성할 수 있다.
제1 메모리층용 물질층(121-1A)은 후속 SPT를 이용하는 식각 공정에 의해 식각되어 제1 메모리층(도 8a 및 도 8b의 도면 부호 121-1 참조)을 형성할 수 있는 층이다.
제1 메모리층용 물질층(121-1A)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 물질, 예를 들어, RRAM, PRAM, FRAM, MRAM 등에 이용되는 가변 저항 특성을 갖는 물질을 포함할 수 있다.
이어서, 제1 메모리층용 물질층(121-1A) 상에 제1 파티션층(140)을 형성할 수 있다. 제1 파티션층(140)은 제1 메모리층용 물질층(121-1A) 상에 제1 파티션층(140) 형성을 위한 물질층을 형성한 후, 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다.
제1 파티션층(140)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 파티션층(140)은 산화물, 질화물, 또는 그 조합을 포함할 수 있다.
제1 파티션층(140)은 제1 방향 및 제2 방향과 소정 각도를 갖도록 기울어져 형성될 수 있다. 즉, 제1 파티션층(140)은 제1 방향 및 제2 방향과 소정 각도를 갖는 방향(제3 방향으로도 나타내어짐)으로 연장되는 라인 형상일 수 있다. 제1 방향과 교차하는 제2 방향을 기준으로, 제1 파티션층(140)은 소정 틸트각(A)을 가질 수 있다. 제1 파티션층(140)의 틸트각(A)은 0°보다 크고 90°보다 작을 수 있다. 즉, 제1 파티션층(140)과, 제2 방향의 각도(A)는 0°보다 크고 90°보다 작을 수 있다.
일 실시예에서, 제1 파티션층(140)은 제2 방향과 약 45°의 각도를 이룰 수 있다.
인접하는 제1 파티션층(140) 사이의 간격(space)은, 제1 도전 라인(110) 사이의 간격에 비하여 실질적으로 √2배 더 넓게 형성될 수 있다. 여기서, 간격은 인접하는 동일한 패턴의 하나의 말단에서 다른 말단까지의 거리로 나타내어질 수 있다. 또한, 본 실시예에서 패턴 사이의 간격은 패턴 사이의 피치(pitch)에 비례할 수 있으므로, 인접하는 제1 파티션층(140)의 피치는 , 제1 도전 라인(110)의 피치에 비하여 실질적으로 √2배 더 넓게 형성될 수 있다. 여기서, 피치는 인접하는 동일한 패턴의 중심-대-중심 거리(center to center distance)로 나타내어질 수 있다.
이와 같이, 제1 파티션층(140) 사이의 간격을 넓게 형성함으로써, 이후 수행되는 모든 후속 공정들에 있어서 공정 마진을 현저하게 증가시킬 수 있어, 좁은 공간에 기인한 공정의 어려움 및 미세 컨트롤의 필요성을 낮추어 공정 효율성을 더욱 높일 수 있다.
제1 파티션층(140)의 폭은 피치의 1/2일 수 있다. 따라서, 제1 도전 라인(110)의 피치를 a라 할 때, 제1 파티션층(140)의 폭은 √2a/2일 수 있다. 이 때, 마스크 공정에 따라 제1 파티션층(140)의 폭은 ±20% 정도 조절될 수도 있다.
도 3a 및 도 3b를 참조하면, 제1 파티션층(140) 측벽에 제1 스페이서층(150)을 형성할 수 있다.
제1 스페이서층(150)은 제1 파티션층(140) 및 제1 메모리층용 물질층(121-1A)의 전면을 따라 제1 스페이서층(150) 형성을 위한 물질층을 증착한 후, 제1 스페이서층(150)이 제1 파티션층(140)의 측면에 위치하고, 제1 파티션층(140)의 상면을 실질적으로 노출하도록 전면 식각을 수행하는 방식으로 형성될 수 있다. 이 때, 증착되는 제1 스페이서층(150) 형성을 위한 물질층의 두께를 제어함으로써 제1 스페이서층(150)의 수평 방향의 폭을 제어할 수 있다.
일 실시예에서, 제1 스페이서층(150)은 제1 파티션층(140)을 이루는 물질과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 제1 스페이서층(150)은 제1 파티션층(140)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 스페이서층(150)은 절연 물질을 포함할 수 있다. 또는, 제1 스페이서층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리실리콘과 같은 실리콘 원소를 포함할 수 있다. 또는, 제1 스페이서층(150)은 비정질 카본(amorphous carbon)을 포함할 수 있다. 예를 들어, 제1 파티션층(140)이 실리콘 질화물을 포함하고 있을 경우, 제1 스페이서층(150)은 이와 식각 선택비를 가질 수 있는 실리콘 산화물을 포함할 수 있다.
제1 스페이서층(150)은 제1 방향 및 제2 방향과 소정 각도를 갖도록 기울어져 형성될 수 있다. 즉, 제1 스페이서층(150)은 제1 방향 및 제2 방향과 소정 각도를 갖는 방향(제3 방향)으로 연장되는 라인 형상일 수 있다. 제1 스페이서층(150)은 제2 방향을 기준으로, 제1 파티션층(140)과 동일한 소정 틸트각(A)을 가질 수 있다. 예를 들어, 제1 스페이서층(150)과 제2 방향의 각도(A)는 0°보다 크고 90°보다 작을 수 있다. 일 실시예에서, 제1 스페이서층(150)은 제2 방향과 약 45°의 각도를 이룰 수 있다.
도 4a 및 도 4b를 참조하면, 제1 스페이서층(150) 형성 후에, 제1 파티션층(140)을 제거할 수 있다.
제1 파티션층(140)의 제거는 스트립(strip) 공정 또는 애싱(ashing) 공정 등을 포함하는 방법에 의해 이루어질 수 있다.
도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 구조 상에 제2 파티션층(160)을 형성할 수 있다.
제2 파티션층(160)은 제2 파티션층(160) 형성을 위한 물질층을 형성한 후, 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다.
제2 파티션층(160)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 파티션층(160)은 산화물, 질화물, 또는 그 조합을 포함할 수 있다.
일 실시예에서, 제2 파티션층(160)은 제1 파티션층(140)과 동일한 물질을 포함할 수 있다.
일 실시예에서, 제2 파티션층(160)은 제1 스페이서층(150)과 상이한 물질을 포함할 수 있다.
제2 파티션층(160)은 제1 방향 및 제2 방향과 소정 각도를 갖도록 기울어져 형성될 수 있다. 즉, 제2 파티션층(160)은 제1 방향 및 제2 방향과 소정 각도를 갖는 방향(제4 방향으로도 나타내어짐)으로 연장되는 라인 형상일 수 있다. 제1 방향과 교차하는 제2 방향을 기준으로, 제2 파티션층(160)은 소정 틸트각(B)을 가질 수 있다. 제2 파티션층(160)의 틸트각(B)은 90°보다 크고 180°보다 작을 수 있다. 즉, 제2 파티션층(160)과, 제2 방향의 각도(B)는 90°보다 크고 180°보다 작을 수 있다.
일 실시예에서, 제2 파티션층(160)은 제1 파티션층(140)이 연장하는 방향(제3 방향)과 교차하는 방향(제4 방향)으로 연장하는 라인 형상을 가질 수 있다.
일 실시예에서, 제2 파티션층(160)은 제1 파티션층(140)과 서로 직각으로 교차될 수 있다.
일 실시예에서, 제2 파티션층(160)은 제2 방향과 약 135°의 각도를 이룰 수 있다.
인접하는 제2 파티션층(160) 사이의 간격은, 제1 도전 라인(110) 사이의 간격에 비하여 실질적으로 √2배 더 넓게 형성될 수 있다. 또한, 본 실시예에서, 패턴 사이의 간격은 피치에 비례할 수 있으므로, 제2 파티션층(160)의 피치는 제1 도전 라인(110)의 피치에 비하여 실질적으로 √2배 더 넓게 형성될 수 있다.
이와 같이, 제2 파티션층(160) 사이의 간격을 넓게 형성함으로써, 이후 수행되는 모든 후속 공정들에 있어서 공정 마진을 현저하게 증가시킬 수 있어, 좁은 공간에 기인한 공정의 어려움 및 미세 컨트롤의 필요성을 낮추어 공정 효율성을 더욱 높일 수 있다.
제2 파티션층(160)의 폭은 피치의 1/2일 수 있다. 따라서, 제1 도전 라인(110)의 피치를 a라 할 때, 제1 파티션층(160)의 폭은 √2a/2일 수 있다. 이 때, 마스크 공정에 따라 제1 파티션층(160)의 폭은 ±20% 정도 조절될 수도 있다. 도 6a 및 도 6b를 참조하면, 제2 파티션층(160)의 측벽에 제2 스페이서층(170)을 형성할 수 있다.
제2 스페이서층(170)은 제2 파티션층(160), 제1 스페이서층(150)및 제1 메모리층용 물질층(121-1A)의 전면을 따라 제2 스페이서층(170) 형성을 위한 물질층을 증착한 후, 제2 스페이서층(170)이 제2 파티션층(160)의 측면에 위치하고, 제2 파티션층(160)의 상면을 실질적으로 노출하도록 전면 식각을 수행하는 방식으로 형성될 수 있다. 이 때, 증착되는 제2 스페이서층(170) 형성을 위한 물질층의 두께를 제어함으로써 제2 스페이서층(170)의 수평 방향의 폭을 제어할 수 있다.
일 실시예에서, 제2 스페이서층(170)은 제2 파티션층(160)을 이루는 물질과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 제2 스페이서층(170)은 제2 파티션층(160)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 스페이서층(170)은 절연 물질을 포함할 수 있다. 또는, 제2 스페이서층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리실리콘과 같은 실리콘 원소를 포함할 수 있다. 또는, 제2 스페이서층(170)은 비정질 카본(amorphous carbon)을 포함할 수 있다. 예를 들어, 제2 파티션층(160)이 실리콘 질화물을 포함하고 있을 경우, 제2 스페이서층(170)은 이와 식각 선택비를 가질 수 있는 실리콘 산화물을 포함할 수 있다.
일 실시예에서, 제2 스페이서층(170)은 제1 스페이서층(150)과 동일한 물질을 포함할 수 있다.
제2 스페이서층(170)은 제1 방향 및 제2 방향과 소정 각도를 갖도록 기울어져 형성될 수 있다. 즉, 제2 스페이서층(170)은 제1 방향 및 제2 방향과 소정 각도를 갖는 방향(제4 방향)으로 연장되는 라인 형상일 수 있다. 제2 스페이서층(170)은 제2 방향을 기준으로, 제2 파티션층(160)과 동일한 소정 틸트각(B)을 가질 수 있다. 예를 들어, 제2 스페이서층(170)과 제2 방향의 각도(B)는 90°보다 크고 180°보다 작을 수 있다. 일 실시예에서, 제2 스페이서층(170)은 제2 방향과 약 135°의 각도를 이룰 수 있다.
일 실시예에서, 제2 스페이서층(170)은 제1 스페이서층(150)이 연장하는 방향(제3 방향)과 교차하는 방향(제4 방향)으로 연장하는 라인 형상을 가질 수 있다.
일 실시예에서, 제2 스페이서층(170)은 제1 스페이서층(150)과 직각으로 교차될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 스페이서층(170) 형성 후에, 제2 파티션층(160)을 제거할 수 있다.
제2 파티션층(160)의 제거는 스트립(strip) 공정 또는 애싱(ashing) 공정 등을 포함하는 방법에 의해 이루어질 수 있다.
이와 같은 공정에 의해, 제1 도전 라인(110) 상에 형성된 제1 메모리층용 물질층(121-1A) 상에 제3 방향으로 연장하는 라인 형상의 제1 스페이서층(150) 및 제3 방향과 교차하는 제4 방향으로 연장하는 라인 형상의 제2 스페이서층(170)이 형성될 수 있다. 제1 스페이서층(150) 및 제2 스페이서층(170)은 제1 방향 및 제2 방향과 소정 각도를 이루며 기울어진 형상일 수 있다. 제1 스페이서층(150) 및 제2 스페이서층(170)이 교차되는 위치에서, 제1 스페이서층(150) 및 제2 스페이서층(170)이 순차적으로 적층된 구조를 이룰 수 있다.
제1 스페이서층(150) 및 제2 스페이서층(170)의 적층 구조를 스페이서 패턴으로 나타낼 수도 있다. 스페이서 패턴은, 제3 방향 및 제4 방향을 따라 인접하는 스페이서 패턴 사이의 간격이 인접하는 제1 도전 라인 사이의 간격의 실질적으로 √2배가 되도록 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제2 스페이서층(170) 및 제1 스페이서층(150)을 식각 베리어로 제1 메모리층용 물질층(121-1A)을 식각하여 제1 메모리층(121-1)을 형성할 수 있다.
식각은 이온 빔 에칭(Ion beam etch, IBE), 반응성 이온 에칭(Reactive ion etch, RIE), 또는 그 조합을 이용하여 이루어질 수 있다.
본 실시예에서, 제1 메모리층(121-1) 형성을 위한 식각 공정은 2회의 SPT 수행에 의해 형성된 제1 스페이서층(150) 및 제2 스페이서층(170)을 이용하여 이루어질 수 있으며, 이 때, 인접하는 제1 스페이서층(150) 사이의 간격 및 인접하는 제2 스페이서층(170) 사이의 간격이 종래 기술에 비하여 넓게 형성되므로, 공정 마진을 현저하게 증가시킬 수 있다. 따라서, 기존 공정에서 패턴 사이의 좁은 간격으로 인한 공정의 어려움과 미세 컨트롤의 필요성을 낮추어 공정 효율성을 더욱 높일 수 있다.
제1 메모리층(121-1)은 제1 도전 라인(110) 상에 형성될 수 있으며, 제3 방향 및 제4 방향을 따라 각각 인접하는 제1 메모리층(121-1) 사이의 간격은 인접하는 제1 도전 라인(110) 사이의 간격에 비하여 실질적으로 √2배 증가할 수 있다. 즉, 본 공정에 의해, 제1 도전 라인(110) 중 절반의 상부에 제1 메모리층(121-1)이 형성될 수 있으며, 인접하는 제1 메모리층(121-1) 사이에 제1 메모리층(121-1) 형성되지 않은 나머지 절반의 제1 도전 라인(110)의 상면이 노출될 수 있다. 결과적으로, 도 8a에 도시된 바와 같이, 제1 방향 및 제2 방향에 따르면, 각각의 제1 도전 라인(110)과 각각의 제1 메모리층(121-1)이 서로 인접하여 배치될 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 구조 상에 셀렉터층용 물질층(123A)을 형성할 수 있다.
셀렉터층용 물질층(123A)은 도 8a 및 도 8b의 구조 상에 컨포멀하게 형성될 수 있다. 즉, 셀렉터층용 물질층(123A)은 제1 메모리층(121-1)의 상면 및 측면을 덮고, 인접하는 제1 메모리층(121-1) 사이에서 제1 도전 라인(110) 상부에서 이격하여 배치되는 홀(H)을 형성하도록 형성될 수 있다.
홀(H)은 후속 공정에서 제2 메모리층용 물질층(도 10b의 도면 부호 121-2A 참조)이 그 내부에 매립되어 제2 메모리층(도 11b의 도면 부호 121-2)이 형성되는 부분을 나타낼 수 있다. 제3 방향 및 제4 방향을 따라 각각 인접하는 홀(H) 사이의 간격은 인접하는 제1 도전 라인(110) 사이의 간격에 비하여 실질적으로 √2배 증가할 수 있다.
일 실시예에서, 셀렉터층용 물질층(123A)은 도펀트가 도핑된 절연 물질을 포함할 수 있다. 셀렉터층용 물질층(123A)은 도펀트가 도핑된 산화물, 질화물, 산질화물, 또는 그 조합을 포함할 수 있다. 도펀트는, 예를 들어, 붕소(B), 질소(N), 탄소(C), 인(P), 갈륨(Ga), 비소(As), 안티몬(Sb), 알루미늄(Al), 실리콘(Si), 텅스텐(W) 및 게르마늄(Ge)으로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
일 실시예에서, 셀렉터층용 물질층(123A)은, 도 8a 및 도 8b의 구조 상에 절연 물질을 컨포멀하게 형성한 후, 이온 주입 공정에 의해 도펀트를 도핑함으로써 형성될 수 있다.
셀렉터층용 물질층(123A) 형성 시에, 셀렉터층용 물질층(123A)의 두께를 조절하여, 홀(H)의 크기를 조절할 수 있다. 따라서, 셀렉터층용 물질층(123A)의 두께 조절에 의해, 제2 메모리층(121-2)에 대응하도록 홀(H)의 크기를 적절하게 조절할 수 있다.
셀렉터층용 물질층(123A) 중 제1 메모리층(121-1) 상부에 위치하는 부분(S1) 및 홀(H) 하부에서 제1 도전 라인(110) 상부에 위치하는 부분(S2)은 후속 공정에서 각각 제1 메모리 셀(도 11b의 도면 부호 120-1 참조)에 포함되는 제1 셀렉터층(123-1) 및 제2 메모리 셀(도 11b의 도면 부호 120-2 참조)에 포함되는 제2 셀렉터층(123-2)으로 되는 부분을 나타낼 수 있다. 후속 공정에서 제2 메모리층(121-2) 형성 후, 셀렉터층용 물질층(123A) 중 이 셀렉터층(123-1, 123-2)을 제외한 나머지 부분은 절연층(도 11b의 도면 부호 123B 참조)으로 나타내어질 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b의 구조 상에 제2 메모리층용 물질층(121-2A)을 컨포멀하게 형성할 수 있다. 즉, 제2 메모리층용 물질층(121-2A)은 셀렉터층용 물질층(123A)을 덮고, 홀(H) 내에 매립되도록 형성될 수 있다.
홀(H) 내에 매립된 제2 메모리층용 물질층(121-2A)은 후속 공정에서 제2 메모리층(도 11b의 도면 부호 121-2 참조)으로 되는 부분을 나타낼 수 있다.
제2 메모리층용 물질층(121-2A)은 제1 메모리층용 물질층(121-1A)과 동일한 물질을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 구조에 대하여 홀(H) 내에 매립된 제2 메모리층용 물질층(121-2A)이 노출될 때까지 평탄화 공정(planarization process), 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization, CMP) 공정을 수행할 수 있다.
평탄화 공정에 의해, 홀(H) 내에 매립된 제2 메모리층용 물질층(121-2A)이 분리될 수 있으며, 이를 제2 메모리층(121-2)으로 나타낼 수 있다.
본 실시예에서, 제2 메모리층(121-2)은, SPT에 의해 형성된 제1 스페이서층(150) 및 제2 스페이서층(170)을 이용한 식각 공정에 의해 형성되는 제1 메모리층(121-1)과 달리, 홀(H) 내에 제2 메모리층용 물질층(121-2A)을 갭필하는 다마신 방법으로 형성될 수 있다.
또한, 전술한 바와 같이, 제2 메모리층(121-2) 형성 후, 셀렉터층용 물질층(123A) 중 제1 메모리층(121-1) 상부에 위치하는 부분(S1) 및 제2 메모리층(121-2) 하부에 위치하는 부분(S2)은 각각 제1 셀렉터층(123-1) 및 제2 셀렉터층(123-2)으로 나타내어질 수 있다. 셀렉터층용 물질층(123A) 중 이 셀렉터층(123-1, 123-2)을 제외한 나머지 부분은 절연층(123B)으로 나타내어질 수 있다.
이와 같은 과정에 의해, 순차적으로 적층된 제1 메모리층(121-1) 및 제1 셀렉터층(123-1)을 포함하는 제1 메모리 셀(120-1), 및 순차적으로 적층된 제2 셀렉터층(123-2) 및 제2 메모리층(121-2)을 포함하는 제2 메모리 셀(120-2)이 형성될 수 있다.
제1 메모리 셀(120-1) 및 제2 메모리 셀(120-2)은 제1 방향 및 제2 방향을 따라 서로 인접하여 형성될 수 있다. 즉, 제1 방향 및 제2 방향에 따르면, 제1 메모리 셀(120-1) 및 제2 메모리 셀(120-2)이 서로 번갈아 배치될 수 있다. 도 11a의 점선으로 표시된 부분은 제1 메모리층(121-1) 및 제1 셀렉터층(123-1)이 적층된 제1 메모리 셀(120-1)을 나타낼 수 있다.
제3 방향 및 제4 방향을 따라 각각 인접하는 제2 메모리층(121-2) 사이의 간격은 제1 도전 라인(110) 사이의 간격의 √2 배일 수 있으며, 제3 방향 및 제4 방향을 따라 각각 인접하는 제1 셀렉터층(123-1) 사이의 간격은 제1 도전 라인(110) 사이의 간격의 √2 배일 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 구조 상에 제2 도전 라인(130)을 형성할 수 있다.
제2 도전 라인(130)은 제2 도전 라인(130) 형성을 위한 트렌치를 갖는 절연층을 형성하고, 트렌치 내에 제2 도전 라인(130) 형성을 위한 도전층을 증착한 후, 제2 방향으로 연장하는 마스크 패턴(도시되지 않음)을 이용하여 식각함으로써 형성될 수 있다.
이상의 공정에 의해, 기판(100), 제1 도전 라인(110), 제2 도전 라인(130) 및 메모리 셀(120)을 포함하는 반도체 장치가 형성될 수 있다. 메모리 셀(120)은 제1 방향 및 제2 방향을 따라 인접하여 배치되는 제1 메모리 셀(120-1) 및 제2 메모리 셀(120-2)을 포함할 수 있다. 제1 메모리 셀(120-1)은 제1 메모리층(121-1) 및 제1 셀렉터층(123-1)이 순차적으로 적층된 구조를 포함할 수 있으며, 제2 메모리 셀(120-2)은 제2 셀렉터층(123-2) 및 제2 메모리층(121-2)이 순차적으로 적층된 구조를 포함할 수 있다. 제1 방향 및 제2 방향을 따라 서로 인접하는 제1 메모리 셀(120-1)과 제2 메모리 셀(120-2)에 있어서, 메모리층(121-1, 121-2)과 셀렉터층(123-1, 123-2)의 상대적인 위치는 서로 반전될 수 있다. 즉, 제1 메모리 셀(120-1)에 있어서는 제1 메모리층(121-1)이 하부에 배치되고, 제1 셀렉터층(123-1)이 상부에 배치될 수 있으며, 이에 인접하는 제2 메모리 셀(120-2)에 있어서는 제2 메모리층(121-2)이 상부에 배치되고, 제2 셀렉터층(123-2)이 하부에 배치될 수 있다.
본 실시예에서, 메모리 셀(120) 중 절반인 제1 메모리 셀(120-1)에 포함되는 제1 메모리층(121-1)은 SPT에 의해 형성된 제1 스페이서층(150) 및 제2 스페이서층(170)을 이용한 식각 공정에 의해 형성될 수 있으며, 나머지 절반인 제2 메모리 셀(120-2)에 포함되는 제2 메모리층(121-2)은 홀(H) 내에 제2 메모리층용 물질층(121-2A)을 갭필하는 다마신 방법으로 형성될 수 있다. 이 경우, 제1 메모리층(121-1) 및 제2 메모리층(121-2) 형성을 위한 물질층 증착은 2회 수행되지만, 식각 공정은 제1 메모리층(121-1)에 대해서만 기존 공정에 비하여 더 넓은 간격으로 1회 수행된다. 따라서, 유사한 공정 비용으로 공정 마진을 현저하게 증가시킬 수 있으며, 공정의 어려움 및 미세 컨트롤 필요성을 낮출 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 도전 라인
130: 제2 도전 라인
120: 메모리 셀 120-1: 제1 메모리 셀
120-2: 제2 메모리 셀 121-1: 제1 메모리층
121-2: 제2 메모리층 123-1: 제1 셀렉터층
123-2: 제2 셀렉터층
120: 메모리 셀 120-1: 제1 메모리 셀
120-2: 제2 메모리 셀 121-1: 제1 메모리층
121-2: 제2 메모리층 123-1: 제1 셀렉터층
123-2: 제2 셀렉터층
Claims (19)
- 제1 방향으로 연장하는 제1 도전 라인;
상기 제1 도전 라인 상에 상기 제1 도전 라인과 이격하여 배치되며, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인; 및
상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되며, 제1 메모리층 및 상기 제1 메모리층 상부에 배치되는 제1 셀렉터층을 포함하는 복수의 제1 메모리 셀, 및 제2 셀렉터층 및 상기 제2 셀렉터층 상부에 배치되는 제2 메모리층을 포함하는 복수의 제2 메모리 셀을 포함하고,
각각의 제1 메모리 셀 및 각각의 제2 메모리 셀은 상기 제1 방향 및 상기 제2 방향을 따라 서로 번갈아가며 배치되는
반도체 장치.
- 제1항에 있어서,
상기 제1 메모리층 및 상기 제2 메모리층은 서로 동일한 물질을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제1 셀렉터층 및 상기 제2 셀렉터층은 서로 동일한 물질을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제2 메모리층의 하부 표면은 상기 제1 메모리층의 상부 표면보다 낮고 하부 표면보다 높은 레벨에 있도록 구성되며, 상기 제2 메모리층의 상부 표면은 상기 제1 메모리층의 상부 표면보다 높은 레벨에 있도록 구성되는
반도체 장치.
- 제1항에 있어서,
상기 제2 셀렉터층의 상부 표면 및 하부 표면은 모두 상기 제1 셀렉터층의 하부 표면보다 낮은 레벨에 있도록 구성되는
반도체 장치.
- 제1항에 있어서,
상기 제1 방향 및 상기 제2 방향과 각각 45°의 각을 이루는 제3 방향 및 제4 방향을 따라 각각 인접하는 상기 제1 메모리층 사이의 간격, 및 상기 제1 방향 및 상기 제2 방향과 각각 45°의 각을 이루는 제3 방향 및 제4 방향을 따라 각각 인접하는 상기 제2 메모리층 사이의 간격은 각각 인접하는 상기 제1 도전 라인 사이의 간격의 √2배로 구성되는
반도체 장치.
- 제1항에 있어서,
상기 제1 셀렉터층 및 상기 제2 셀렉터층은 도펀트가 도핑된 이온 주입 절연 물질을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 반도체 장치는 상기 제1 도전 라인, 상기 제2 도전 라인 및 상기 메모리 셀 사이의 공간에 배치되고, 상기 제1 셀렉터층 및 상기 제2 셀렉터층과 동일한 물질을 포함하는 절연층을 더 포함하는
반도체 장치.
- 기판 상에 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계;
상기 제1 도전 라인 상에, 제1 메모리층을 형성하는 단계;
상기 제1 메모리층 상에, 상기 제1 방향과 교차하는 제2 방향에 대하여 제1 틸트각을 이루며 기울어진 제3 방향으로 연장하는 제1 스페이서층을 형성하는 단계;
상기 제1 스페이서층 상에, 상기 제3 방향과 교차하는 제4 방향으로 연장하는 제2 스페이서층을 형성하는 단계;
상기 제1 스페이서층 및 상기 제2 스페이서층의 적층 구조로 구성된 스페이서 패턴을 식각 베리어로 상기 제1 메모리층을 식각하여, 상기 제1 도전 라인의 제1 부분의 상부에 제1 메모리층 패턴을 형성하는 단계;
상기 제1 메모리층 패턴의 상면 및 측면을 덮고, 상기 제1 도전 라인의 제2 부분의 상부에서 이격하여 배치되는 홀을 갖도록, 셀렉터층을 컨포멀하게 형성하는 단계;
상기 홀 내에 제2 메모리층을 매립하여 제2 메모리층 패턴을 형성하는 단계; 및
상기 제2 메모리층 패턴이 형성된 구조 상에 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 스페이서 패턴을 형성하는 단계는,
상기 제1 메모리층 상에, 상기 제2 방향에 대하여 45°의 제1 틸트각을 가지며, 인접하는 제1 도전 라인 사이의 간격의 √2배의 간격으로 제1 파티션층을 형성하는 단계;
상기 제1 파티션층의 측벽에 제1 틸트각을 갖는 제1 스페이서층을 형성하는 단계;
상기 제1 파티션층을 제거하는 단계;
상기 제1 스페이서층 상에, 상기 제2 방향에 대하여 135°의 제2 틸트각을 가지며, 인접하는 제1 도전 라인 사이의 간격의 √2배의 간격으로 제2 파티션층을 형성하는 단계;
상기 제2 파티션층의 측벽에 제2 틸트각을 갖는 제2 스페이서층을 형성하는 단계;
상기 제2 파티션층을 제거하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제10항에 있어서,
상기 제1 파티션층은 상기 제1 스페이서층과 서로 상이한 물질로 형성되는
반도체 장치의 제조 방법.
- 제10항에 있어서,
상기 제2 파티션층은 상기 제2 스페이서층과 서로 상이한 물질로 형성되는
반도체 장치의 제조 방법.
- 제9항에 있어서,
인접하는 상기 스페이서 패턴 사이의 간격은 상기 제1 도전 라인 사이의 간격의 √2배로 형성되는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 제2 메모리층 패턴을 형성하는 단계는, 상기 홀 내에 매립된 상기 제2 메모리층에 대하여 평탄화 공정을 수행하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 셀렉터층을 형성하는 단계는,
절연 물질층을 형성하는 단계; 및
이온 주입 공정을 수행하여 상기 절연 물질층에 도펀트를 도핑하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 제3 방향 및 상기 제4 방향을 따라 각각 인접하는 상기 제1 메모리층 패턴 사이의 간격 및 상기 제3 방향 및 상기 제4 방향을 따라 각각 인접하는 상기 제2 메모리층 패턴 사이의 간격은 각각 인접하는 상기 제1 도전 라인 사이의 간격의 √2배로 형성되는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 제1 메모리층 및 상기 제2 메모리층은 동일한 물질로 형성되는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 제2 메모리층 패턴의 하부 표면은 상기 제1 메모리층 패턴의 상부 표면보다 낮고 하부 표면보다 높은 레벨에 있도록 형성되며, 상기 제2 메모리층 패턴의 상부 표면은 상기 제1 메모리층 패턴의 상부 표면보다 높은 레벨에 있도록 형성되는
반도체 장치의 제조 방법.
- 제9항에 있어서,
상기 제1 가변 저항층 패턴의 상부에 배치되는 상기 셀렉터층은 제1 셀렉터층 패턴으로 형성되며, 상기 제2 가변 저항층 패턴의 하부에 배치되는 상기 셀렉터층은 제2 셀렉터층 패턴으로 형성되며,
상기 제2 셀렉터층 패턴의 상부 표면 및 하부 표면은 모두 상기 제1 셀렉터층 패턴의 하부 표면보다 낮은 레벨에 있도록 형성되는
반도체 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220156444A KR20240074407A (ko) | 2022-11-21 | 2022-11-21 | 반도체 장치 및 그 제조 방법 |
| US18/315,149 US20240172452A1 (en) | 2022-11-21 | 2023-05-10 | Semiconductor device and method for fabricating the same |
| CN202311078239.6A CN118057936A (zh) | 2022-11-21 | 2023-08-24 | 半导体器件以及用于制造该半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220156444A KR20240074407A (ko) | 2022-11-21 | 2022-11-21 | 반도체 장치 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20240074407A true KR20240074407A (ko) | 2024-05-28 |
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Family Applications (1)
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| KR1020220156444A KR20240074407A (ko) | 2022-11-21 | 2022-11-21 | 반도체 장치 및 그 제조 방법 |
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|---|---|
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-
2022
- 2022-11-21 KR KR1020220156444A patent/KR20240074407A/ko unknown
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2023
- 2023-05-10 US US18/315,149 patent/US20240172452A1/en active Pending
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| CN118057936A (zh) | 2024-05-21 |
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