CN103325806A - 可变电阻存储器件及其制造方法 - Google Patents

可变电阻存储器件及其制造方法 Download PDF

Info

Publication number
CN103325806A
CN103325806A CN2012105323664A CN201210532366A CN103325806A CN 103325806 A CN103325806 A CN 103325806A CN 2012105323664 A CN2012105323664 A CN 2012105323664A CN 201210532366 A CN201210532366 A CN 201210532366A CN 103325806 A CN103325806 A CN 103325806A
Authority
CN
China
Prior art keywords
word line
groove
variable resistance
memory device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105323664A
Other languages
English (en)
Other versions
CN103325806B (zh
Inventor
李宰渊
宋锡杓
李承桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103325806A publication Critical patent/CN103325806A/zh
Application granted granted Critical
Publication of CN103325806B publication Critical patent/CN103325806B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种可变电阻存储器件及其制造方法，所述可变电阻存储器件包括：有源区，所述有源区在半导体衬底中由隔离层限定；半导体衬底中的沟槽，所述沟槽沿与有源区相交叉的方向延伸；结区，所述结区形成在位于沟槽两侧的有源区中；以及可变电阻图案，所述可变电阻图案插入在字线与结区之间。

Description

可变电阻存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年3月23日提交的申请号为10-2012-0030023的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种可变电阻存储器件及其制造方法，更具体而言，涉及一种包括可变电阻层的可变电阻存储器件及其制造方法，所述可变电阻层能够通过空位或离子的迁移或者物质的相变而改变电阻。
背景技术
可变电阻存储器件是指基于根据外部激励而改变电阻并在两种不同的电阻状态之间实施转换的这种特性来储存数据的器件。可变电阻存储器件包括阻变随机存取存储器（ReRAM）、相变RAM（PCRAM）以及自旋转移力矩RAM（STTRAM）。由于结构简单以及各种特性良好（诸如非易失性等），已经对可变电阻存储器件进行研究。
此外，为了改善可变电阻存储器件的集成度，已经提出了所谓的交叉点单元阵列结构。交叉点单元阵列结构是指这样的结构，即所述结构包括设置在沿一个方向延伸的多个位线和沿与所述位线相交叉的另一个方向延伸的多个字线之间的交叉点处的存储器单元。
然而，为了形成交叉点单元阵列结构，应当重复多个掩模工艺以将位线和字线图案化到最小的临界尺寸。另外，应当分开执行用于单元区和外围区的工艺。因此，制造工艺可能复杂，制造成本可能增加。
发明内容
本发明的实施例针对一种包括形成在多层中的字线以改善存储器单元的集成度的可变电阻存储器件及其制造方法，所述可变电阻存储器件可以减少掩模工艺的次数并且使得整个工艺容易和简单。
根据本发明的一个实施例，一种可变电阻存储器件包括：有源区，所述有源区在半导体衬底中由隔离层限定；半导体衬底中的沟槽，所述沟槽沿与有源区相交叉的方向延伸；结区，所述结区形成在位于沟槽两侧的有源区中；以及可变电阻图案，所述可变电阻图案插入在字线与结区之间。
根据本发明的另一个实施例，一种制造可变电阻存储器件的方法包括以下步骤：在半导体衬底中形成隔离层以限定有源区；在半导体衬底中限定沿与有源区相交叉的方向延伸的沟槽；在沟槽中顺序地形成可变电阻图案和字线；以及在位于沟槽两侧的有源区中形成结区。
一种非易失性存储器件包括：限定有源区的隔离层；以及多个层叠的字线，每个字线与可变电阻层附接以储存数据，其中，隔离层和多个层叠的字线位于衬底中的沟槽内，并且多个层叠的字线与有源区相交叉。
根据本发明的实施例，可以减少掩模工艺的次数，因而，整个工艺可以变得更加容易和简单。此外，由于字线形成在多层中，所以可以改善存储器单元的集成度。
附图说明
图1是说明根据本发明的实施例的可变电阻存储器件的单元区的布局的平面图。
图2A至图2K是说明根据本发明的实施例的可变电阻存储器件及其制造方法的截面图。
图3A至图3C是说明根据本发明的实施例的可变电阻存储器件中的接触插塞形成方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限于本发明所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1是说明根据本发明的实施例的可变电阻存储器件的单元区的布局的平面图。图2A至图2K是说明根据本发明的实施例的可变电阻存储器件及其制造方法的截面图。具体地，图2K是说明根据本发明的实施例的可变电阻存储器件的截面图。图2A至图2J是说明制造图2K的可变电阻存储器件的方法的工艺的截面图。各个图2A至图2K的单元区C示出沿着图1的线C-C’截取的截面。
参见图2A，当在具有单元区C和外围电路区P的半导体衬底100上形成掩模图案（未示出）以暴露出要形成隔离层105的区域之后，通过利用掩模图案作为刻蚀掩模来部分地刻蚀半导体衬底100而限定第一沟槽T1。半导体衬底100可以是P型硅衬底。
然后，通过经由SOD（旋涂电介质）、HARP（高高宽比工艺）以及HDP（高密度等离子体）中的至少任何一种工艺将电介质物质填充在沟槽T1中来形成隔离层105。此时，可以执行诸如化学机械抛光（CMP）的平坦化工艺。
此工艺的结果，限定了具有长轴和短轴的像岛形的有源区100A。可以沿相对于第一方向（见图1）的倾斜方向布置有源区100A，以便增加集成度。
参见图2B，当在有源区100A和隔离层105上形成第一硬掩模图案110以暴露出随后要形成第一字线和第二字线的区域之后，通过利用第一硬掩模图案110作为刻蚀掩模来部分地刻蚀有源区100A和隔离层105而限定第二沟槽T2。由初次沟槽和二次沟槽构成的、每个都具有像灯泡形状的第二沟槽T2通过以下步骤来限定：经由将有源区100A和隔离层105各向异性地刻蚀到预定的深度来形成初次沟槽，在初次沟槽的侧壁上形成牺牲层（未示出），然后经由执行各向同性刻蚀工艺而在初次沟槽的下端部形成球形的二次沟槽。
可以将第二沟槽T2限定得足够深以允许层叠至少两层字线，所述至少两层字线可以具有等于或大于
Figure BDA00002563251700031
的深度。具体地，由于第二沟槽T2被限定成像灯泡形状，所以可以将随后形成的第一结区之间的干扰最小化。第二沟槽T2可以沿与单元区C的有源区100A相交叉的第一方向（见图1）延伸。可以将多个第二沟槽T2布置成彼此平行。
接着，当在执行自由基氧化工艺以防止出现电荷被捕获到第二沟槽T2的表面的现象之后，形成第一电介质层115以填充在第二沟槽T2中。可以通过将LP-TEOS（低压正硅酸乙酯）沉积在第二沟槽T2的内壁上然后经由SOD（旋涂电介质）将电介质物质填充在第二沟槽T2中来形成第一电介质层115。
参见图2C，经由湿法和/或干法清洁工艺来部分地去除所述第一电介质层115。
在完成此工艺之后保留在第二沟槽T2的下部中的第一电介质层115将被称作第一电介质层图案115A。由于第一电介质层图案115A的存在，可以防止第一结区之间的干扰。第一电介质层图案115A可以具有至
Figure BDA00002563251700033
的高度。
接着，在包括第二沟槽T2的第一硬掩模图案110上形成第一可变电阻层120。
第一可变电阻层120可以包括氮氧化物层，所述氮氧化物层的电阻根据施加的电压或电流而改变，以在至少两种不同的电阻状态之间转换。例如，可以通过将氮化物层沉积到
Figure BDA00002563251700041
至
Figure BDA00002563251700042
并且部分地或完全地氧化所述氮化物层来形成第一可变电阻层120。通过经由自由基氧化来执行氧化工艺，可以一致地形成具有良好特性的氮氧化物层，并且通过控制氧化的程度，可以改变可变电阻存储器件的特性。具体地，剩余的氮化物层可以用作抑制在可变电阻存储器件的操作中在未选中的存储器单元中发生的干扰现象的隧穿阻挡层。
然而，本发明不局限于此，第一可变电阻层120可以包括电阻通过氧空位或离子的迁移或者物质的相变而改变的其它物质。例如，第一可变电阻层120可以由二元氧化物形成，所述二元氧化物包括过渡金属氧化物（TMO）、基于钙钛矿的物质、或基于硫族化合物的物质。过渡金属氧化物（TMO）可以包括氧化钛（TiO2或Ti5O7）、氧化铪（HfO2）、氧化锆（ZrO2）、氧化铝（Al2O3）、氧化钽（Ta2O5）、氧化铌（Nb2O5）、氧化钴（Co3O4）、氧化镍（NiO）、氧化钨（WO3）以及氧化镧（La2O3）。基于钙钛矿的物质可以包括PCMO（Pr1-xCaxMnO3）、STO（SrTiO3）以及BTO（BaTiO3）。基于硫族化合物的物质可以包括GST（GeSbTe），所述GST（GeSbTe）包括以预定比例混合的锗、锑以及碲。
参见图2D，在第一可变电阻层120上形成用于第一字线的导电层（未示出）。可以通过将诸如氮化钛（TiN）、氮化钽（TaN）或氮化钨（WN）的阻挡金属层沉积到大约
Figure BDA00002563251700043
至
Figure BDA00002563251700044
然后沉积钨（W）以填充第二沟槽T2来形成用于第一字线的导电层。
然后，在执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第一硬掩模图案110的上表面之后，通过额外地回刻蚀第一可变电阻层120和用于第一字线的导电层来形成第一字线125。
此工艺的结果，可以部分地去除第一硬掩模图案110。第一可变电阻层120的剩余部分将被称作第一可变电阻图案120A。第一字线125可以沿第一方向（见图1）延伸并且可以具有至的高度。
参见图2E，在形成有第一可变电阻图案120A和第一字线125的第二沟槽T2的内壁上形成第一钝化层130。第一钝化层130防止第一字线125的氧化。可以通过将氮化物层沉积到大约
Figure BDA00002563251700047
至
Figure BDA00002563251700048
来形成第一钝化层130。
此后，在第一钝化层130上形成第二电介质层135。可以通过将诸如LP-TEOS的基于氧化物的物质沉积到大约
Figure BDA00002563251700049
至
Figure BDA000025632517000410
并经由SOD（旋涂电介质）将电介质物质填充在第二沟槽T2中来形成第二电介质层135。此时，可以执行诸如化学机械抛光（CMP）的平坦化工艺。据此，可以部分地去除第一硬掩模图案110。
参见图2F，经由湿法和/或干法清洁工艺来部分地去除第一钝化层130和第二电介质层135。此工艺的结果，保留在第二沟槽T2中的第一钝化层130和第二电介质层135将分别被称作第一钝化层图案130A和第二电介质层图案135A。第二电介质层图案135A可以具有大约
Figure BDA00002563251700051
至的高度。
接着，在包括第二沟槽T2的第一硬掩模图案110上形成第二可变电阻层（未示出）。
第二可变电阻层可以包括以与第一可变电阻层120相同的方式具有可变电阻特性的氮氧化物层。例如，可以通过将氮化物层沉积到
Figure BDA00002563251700053
至
Figure BDA00002563251700054
并部分地或完全地氧化所述氮化物层来形成第二可变电阻层。可以通过经由自由基氧化来执行氧化工艺而一致地形成具有良好特性的氮氧化物层。可以通过控制氧化的程度来改变可变电阻存储器件的特性。
然而，本发明不局限于此，第二可变电阻层可以包括二元氧化物，所述二元氧化物包括电阻通过氧空位或离子的迁移而改变的过渡金属氧化物（TMO）、电阻通过相变而改变的基于钙钛矿的物质或基于硫族化合物的物质。
此后，在第二可变电阻层上形成用于第二字线的导电层（未示出）。可以通过将诸如氮化钛（TiN）、氮化钽（TaN）或氮化钨（WN）的阻挡金属层沉积到大约
Figure BDA00002563251700055
至
Figure BDA00002563251700056
然后沉积钨（W）以填充第二沟槽T2来形成用于第二字线的导电层。
然后，当在执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第一硬掩模图案110的上表面之后，通过额外地回刻蚀第二可变电阻层和用于第二字线的导电层来形成第二字线145。
此工艺的结果，可以部分地去除第一硬掩模图案110。第二可变电阻层的剩余部分将被称作第二可变电阻图案140。第二字线145可以沿第一方向（见图1）延伸。第二字线145可以采用与第一字线125相同的方式具有
Figure BDA00002563251700057
至的高度。
参见图2G，在去除第一硬掩模图案110的工艺之后，在位于第二沟槽T2两侧的有源区100A中形成第一结区150。可以通过经由离子注入工艺来掺入N型杂质而形成第一结区150。具体地，可以将第一结区150形成到足够将偏压施加到第一可变电阻图案120A和第二可变电阻图案140的深度。可以将第一结区150形成得比第二沟槽T2浅。
接着，在单元区C的半导体衬底100上形成第二钝化层155。第二钝化层155在随后的工艺中保护单元区C。可以通过沉积氮化物层来形成第二钝化层155。
参见图2H，在外围电路区P的半导体衬底100上顺序地形成栅电介质层以及第一导电层和第二导电层（未示出）。第一导电层可以由导电物质、例如掺杂多晶硅形成。第二导电层可以由阻挡金属和诸如钨（W）的金属形成。
然后，在形成第二硬掩模图案170（将形成在第二导电层上的外围电路栅电极的区域覆盖）的工艺之后，通过基于用作刻蚀掩模的第二硬掩模图案170来刻蚀栅电介质层以及第一导电层和第二导电层而形成栅电介质层图案（未示出）、第一导电层图案160以及第二导电层图案165。此工艺的结果，形成由第一导电图案160和第二导电图案165构成的外围电路栅电极。
参见图2I，在位于外围电路栅电极两侧的有源区100A中形成第二结区175。可以通过经由离子注入工艺来掺入N型杂质而形成第二结区175。
此后，在半导体衬底100的整个区域之上形成第一层间电介质层180。可以通过将基于氧化物的物质沉积到大的厚度然后执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第二硬掩模图案170的上表面来形成第一层间电介质层180。
参见图2J，在通过选择性地刻蚀第一层间电介质层180和第二钝化层155来限定暴露出第一结区150和第二结区175的第二接触孔H2的工艺之后，在第二接触孔H2中形成第二接触插塞195。
可以通过沉积诸如掺杂多晶硅、金属或金属氮化物的导电物质以填充第二接触孔H2然后执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第一层间电介质层180的上表面来形成第二接触插塞195。
参见图2K，在形成有第二接触插塞195的所得结构上形成第二层间电介质层200。可以通过沉积基于氧化物的物质或基于氮化物的物质来形成第二层间电介质层200。
接着，形成位线205，所述位线205与第二接触插塞195连接，并沿与第一字线125和第二字线145相交叉的方向即第二方向（见图1）延伸。位线205可以通过以下步骤来形成：经由选择性地刻蚀第二层间电介质层200来提供用于形成位线205的空间，然后将诸如掺杂多晶硅、金属或金属氮化物的导电物质填充在空间中。
图3A至图3C是说明根据本发明的实施例的可变电阻存储器件中的接触插塞形成方法的截面图。图3A至图3C中的每个示出分别沿着图1的线A-A’和B-B’截取的截面。
参见图3A，通过选择性地刻蚀第一层间电介质层180、第二钝化层155、第二字线145、第二可变电阻图案140、第二电介质层图案135A以及第一钝化层图案130A来限定第一接触孔H1以暴露出第一字线125的一部分。
然后，在第一接触孔H1的侧壁上形成间隔件层185。间隔件层185防止第二字线145和第一接触插塞彼此连接。可以通过将氮化物层沉积到大约
Figure BDA00002563251700071
至
Figure BDA00002563251700072
来形成间隔件层185。
参见图3B，通过选择性地刻蚀第一层间电介质层180和第二钝化层155，限定第二接触孔H2以暴露出第二字线145的一部分。第二接触孔H2可以限定在第一结区150和第二结区175上（见图2J）。
参见图3C，形成填充第一接触孔H1的第一接触插塞190和填充第二接触孔H2的第二接触插塞195。
可以通过沉积诸如掺杂多晶硅、金属或金属氮化物的导电物质以填充第一接触孔H1和第二接触孔H2并执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第一层间电介质层180的上表面来形成第一接触插塞190和第二接触插塞195。
具体地，可以通过以锯齿形方式（即沿第二方向（见图1）交替地设置）来布置与第一字线125连接的第一接触插塞190和与第二字线145连接的第二接触插塞195而充分地保证工艺余量。可以根据集成度来有效地形成外围电路。
通过如上所述的制造方法，可以制造出如图1和图2K所示的根据本发明的实施例的可变电阻存储器件。
参见图1和图2K，根据本发明的实施例的可变电阻存储器件可以包括：半导体衬底100，所述半导体衬底100具有由隔离层105限定的有源区100A；第二沟槽T2，所述第二沟槽T2在半导体衬底100上沿第一方向延伸，同时与有源区100A相交叉；第一电介质层图案115A和第二电介质层图案135A以及第一字线125和第二字线145，它们在第二沟槽T2中交替地层叠；第一结区150，所述第一结区150形成在位于第二沟槽T2两侧的有源区100A中；第一可变电阻图案120A和第二可变电阻图案140，所述第一可变电阻图案120A和第二可变电阻图案140插入在第一字线125和第二字线145与第一结区150之间；第一接触插塞190，第一接触插塞190与第一字线125连接；间隔件185，所述间隔件185插入在第一接触插塞190和第二字线145之间；第二接触插塞195，所述第二接触插塞195与第一结区150和第二结区175以及第二字线145连接；以及位线205，所述位线205与第二接触插塞195连接并沿第二方向延伸。
第二沟槽T2可以具有能够将第一结区150之间的干扰现象最小化的像灯泡的形状。形成在第二沟槽T2的下端部的球形部分可以用第一电介质层图案115A来填充。尽管在本实施例中字线层叠了两层，但是本发明不局限于此。可以将字线形成为单层或可以经由将第二沟槽T2限定地更深而层叠至少三层。
第一可变电阻图案120A和第二可变电阻图案140可以包括电阻通过空位或离子的迁移或通过相变而改变的物质。第一可变电阻图案120A和第二可变电阻图案140可以包括选自氮氧化物层、二元氧化物中的至少任何一种，所述氮氧化物层具有根据施加的电压或电流而在两种不同的电阻状态之间改变的电阻，所述二元氧化物包括过渡金属氧化物（TMO）、基于钙钛矿的物质、以及基于硫族化合物的物质。此外，第一可变电阻图案120A和第二可变电阻图案140可以覆盖第一字线125和第二字线145的侧面和底部。
可以将第一结区150形成得比第二沟槽T2的深度浅。可以沿与第一字线125和第二字线145相交叉的方向（第二方向）交替地布置第一接触插塞190和第二接触插塞195。
存储器单元MC通过第一字线125和第二字线145、第一结区150、以及插入在第一字线125和第二字线145与第一结区150之间的第一可变电阻图案120A和第二可变电阻图案140来操作。在单元区C的每个有源区100A中形成四个存储器单元MC。由于在4F×3F=12F2（F是临界尺寸）的面积中形成四个存储器单元MC使得每个存储器单元MC占据3F2的面积，所以可以改善存储器单元MC的集成度。
从以上描述显然的是，在根据本发明的实施例的可变电阻存储器件及其制造方法中，经由具有高技术成熟度的沉积和回刻蚀工艺来形成字线等。可以同时执行用于单元区和外围区的工艺。因为可以减少掩模工艺的次数，所以整个工艺可以变得更容易和简单。此外，由于字线形成在多层中，所以可以显著地改善存储器单元的集成度。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (22)

1.一种可变电阻存储器件，包括：
有源区，所述有源区在半导体衬底中由隔离层限定；
所述半导体衬底中的沟槽，所述沟槽沿与所述有源区相交叉的方向延伸；
电介质层和字线，所述电介质层和所述字线层叠在所述沟槽中；
结区，所述结区形成在位于所述沟槽两侧的有源区中；以及
可变电阻图案，所述可变电阻图案插入在所述字线与所述结区之间。
2.如权利要求1所述的可变电阻存储器件，其中，所述字线层叠为多个层，所述电介质层插入在所述字线之间。
3.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻图案覆盖所述字线的侧面和底部。
4.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻图案包括电阻通过空位或离子的迁移或通过相变而改变的物质。
5.如权利要求4所述的可变电阻存储器件，其中，所述可变电阻图案包括选自氮氧化物层、过渡金属氧化物、基于钙钛矿的物质、以及基于硫族化合物的物质中的至少任何一种。
6.如权利要求1所述的可变电阻存储器件，其中，所述沟槽具有像灯泡的形状。
7.如权利要求6所述的可变电阻存储器件，其中，具有像灯泡形状的所述沟槽的球形部分用所述电介质层填充。
8.如权利要求1所述的可变电阻存储器件，其中，所述结区形成得比所述沟槽的深度浅。
9.如权利要求1所述的可变电阻存储器件，还包括：
接触插塞，所述接触插塞与所述结区连接；以及
位线，所述位线与所述接触插塞连接，并沿与所述字线相交叉的方向延伸。
10.如权利要求2所述的可变电阻存储器件，
其中，所述字线包括第一字线和第二字线，所述第二字线形成在所述第一字线之上，所述电介质层插入在所述第一字线和所述第二字线之间，以及
其中，所述可变电阻存储器件还包括：
第一接触插塞，所述第一接触插塞与所述第一字线连接；
间隔件层，所述间隔件层插入在所述第一接触插塞与所述第二字线之间；以及
第二接触插塞，所述第二接触插塞与所述第二字线连接。
11.如权利要求10所述的可变电阻存储器件，其中，所述第一接触插塞和所述第二接触插塞沿与所述第一字线和所述第二字线相交叉的方向交替地布置。
12.一种制造可变电阻存储器件的方法，包括以下步骤：
在半导体衬底中形成隔离层以限定有源区；
在所述半导体衬底中限定沿与所述有源区相交叉的方向延伸的沟槽；
在所述沟槽中顺序地形成可变电阻图案和字线；以及
在位于所述沟槽两侧的有源区中形成结区。
13.如权利要求12所述的方法，其中，形成所述可变电阻图案和所述字线的步骤包括以下步骤：
在所述沟槽的内壁之上形成可变电阻层；
在所述可变电阻层之上形成用于字线的导电层以填充所述沟槽；以及
回刻蚀所述可变电阻层和所述用于字线的导电层。
14.如权利要求12所述的方法，其中，形成所述可变电阻图案和所述字线的步骤包括以下步骤：
在所述沟槽中顺序地形成第一可变电阻图案和第一字线；
在所述第一可变电阻图案和所述第一字线之上形成电介质层；以及
在形成有所述电介质层的所述沟槽中顺序地形成第二可变电阻图案和第二字线。
15.如权利要求12所述的方法，其中，所述可变电阻图案由电阻通过空位或离子的迁移或通过相变而改变的物质形成。
16.如权利要求15所述的方法，其中，形成所述可变电阻图案的步骤包括以下步骤：
在所述沟槽的内壁上形成氮化物层；以及
部分地或完全地氧化所述氮化物层。
17.如权利要求12所述的方法，其中，限定所述沟槽的步骤包括以下步骤：
通过选择性地和各向异性地刻蚀所述有源区和所述隔离层的一部分来限定初次沟槽；
在所述初次沟槽的侧壁上形成牺牲层；以及
通过各向同性地刻蚀所述初次沟槽的下端部来限定二次沟槽。
18.如权利要求17所述的方法，其中，在限定所述沟槽之后，所述方法还包括以下步骤：
用电介质物质来填充所述二次沟槽。
19.如权利要求12所述的方法，其中，所述结区形成得比所述沟槽浅。
20.如权利要求14所述的方法，其中，在形成所述结区之后，所述方法还包括以下步骤：
在形成有所述结区的所述半导体衬底之上形成层间电介质层；
限定穿通所述层间电介质的第一接触孔，以暴露出所述第一字线的一部分；
在所述第一接触孔的侧壁上形成间隔件层；
限定穿通所述层间电介质层的第二接触孔，以暴露出所述结区和所述第二字线的一部分；以及
在所述第一接触孔和所述第二接触孔中形成接触插塞。
21.如权利要求20所述的方法，在形成所述接触插塞之后，所述方法还包括以下步骤：
形成位线，所述位线与形成在所述结区之上的所述接触插塞连接，并沿与所述字线相交叉的方向延伸。
22.一种非易失性存储器件，包括：
限定有源区的隔离层；以及
多个层叠的字线，每个字线与可变电阻层附接以储存数据，
其中，所述隔离层和所述多个层叠的字线位于衬底中的沟槽内，并且所述多个层叠的字线与所述有源区相交叉。
CN201210532366.4A 2012-03-23 2012-12-11 可变电阻存储器件及其制造方法 Active CN103325806B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120030023A KR101917294B1 (ko) 2012-03-23 2012-03-23 가변 저항 메모리 장치 및 그 제조 방법
KR10-2012-0030023 2012-03-23

Publications (2)

Publication Number Publication Date
CN103325806A true CN103325806A (zh) 2013-09-25
CN103325806B CN103325806B (zh) 2017-05-03

Family

ID=49194463

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210532366.4A Active CN103325806B (zh) 2012-03-23 2012-12-11 可变电阻存储器件及其制造方法

Country Status (3)

Country Link
US (1) US8933427B2 (zh)
KR (1) KR101917294B1 (zh)
CN (1) CN103325806B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452870A (zh) * 2016-05-03 2017-12-08 三星电子株式会社 数据存储器件及其制造方法
CN109216402A (zh) * 2017-06-29 2019-01-15 三星电子株式会社 可变电阻存储器件及形成可变电阻存储器件的方法
CN109256406A (zh) * 2017-07-14 2019-01-22 三星电子株式会社 可变电阻存储器装置及其形成方法
CN110299379A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 存储装置
WO2022048249A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体结构
US11961774B2 (en) 2020-09-04 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142929A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150102302A (ko) 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160122915A (ko) 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자 장치
US9865806B2 (en) 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
KR20160073782A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102053037B1 (ko) * 2013-08-01 2019-12-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10580623B2 (en) * 2013-11-19 2020-03-03 Applied Materials, Inc. Plasma processing using multiple radio frequency power feeds for improved uniformity
DE102016005537A1 (de) * 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
US11152375B2 (en) * 2019-01-28 2021-10-19 Micron Technology, Inc. Contact patterning
CN111834392B (zh) * 2019-04-22 2023-11-10 华邦电子股份有限公司 电阻式随机存取存储器结构及其制造方法
CN115955839B (zh) * 2023-03-03 2023-06-02 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070161172A1 (en) * 2006-01-09 2007-07-12 Shian-Jyh Lin Method for fabricating a recessed-gate mos transistor device
US20100327249A1 (en) * 2009-06-30 2010-12-30 Hynix Semiconductor Inc. Phase change memory device having an improved word line resistance, and methods of making same
US20110111568A1 (en) * 2009-11-12 2011-05-12 Samsung Electronics Co., Ltd. Methods of fabricating vertical channel transistors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
KR20110032252A (ko) * 2009-09-22 2011-03-30 삼성전자주식회사 수직 어레이 트랜지스터를 갖는 저항성 메모리 소자
KR101766222B1 (ko) * 2010-09-17 2017-08-09 삼성전자 주식회사 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
KR101218097B1 (ko) * 2011-05-12 2013-01-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070161172A1 (en) * 2006-01-09 2007-07-12 Shian-Jyh Lin Method for fabricating a recessed-gate mos transistor device
US20100327249A1 (en) * 2009-06-30 2010-12-30 Hynix Semiconductor Inc. Phase change memory device having an improved word line resistance, and methods of making same
US20110111568A1 (en) * 2009-11-12 2011-05-12 Samsung Electronics Co., Ltd. Methods of fabricating vertical channel transistors

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452870A (zh) * 2016-05-03 2017-12-08 三星电子株式会社 数据存储器件及其制造方法
CN109216402A (zh) * 2017-06-29 2019-01-15 三星电子株式会社 可变电阻存储器件及形成可变电阻存储器件的方法
CN109216402B (zh) * 2017-06-29 2024-04-05 三星电子株式会社 可变电阻存储器件及形成可变电阻存储器件的方法
CN109256406A (zh) * 2017-07-14 2019-01-22 三星电子株式会社 可变电阻存储器装置及其形成方法
CN109256406B (zh) * 2017-07-14 2023-06-20 三星电子株式会社 可变电阻存储器装置及其形成方法
CN110299379A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 存储装置
CN110299379B (zh) * 2018-03-22 2023-04-18 铠侠股份有限公司 存储装置
WO2022048249A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体结构
US11961774B2 (en) 2020-09-04 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
CN103325806B (zh) 2017-05-03
US8933427B2 (en) 2015-01-13
KR20130107878A (ko) 2013-10-02
KR101917294B1 (ko) 2018-11-12
US20130248798A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
CN103325806B (zh) 可变电阻存储器件及其制造方法
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
US9391269B2 (en) Variable resistance memory devices
US9000409B2 (en) 3D semiconductor memory device and manufacturing method thereof
US9812505B2 (en) Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
US10256272B2 (en) Resistive memory device containing etch stop structures for vertical bit line formation and method of making thereof
US9159919B2 (en) Variable resistance memory device and method for fabricating the same
TWI796285B (zh) 可變阻值記憶體裝置及記憶體結構
US20150340610A1 (en) Variable resistance memory devices and methods of manufacturing the same
US9070872B2 (en) Method for manufacturing three-dimensional semiconductor memory device
US9373664B2 (en) Variable resistance memory devices and methods of manufacturing the same
US20130168628A1 (en) Variable resistance memory device and method for fabricating the same
US9704920B2 (en) Resistive random access memory containing a steering element and a tunneling dielectric element
US8835897B2 (en) Nonvolatile memory device having variable resistance memory cells
CN113196490A (zh) 包含双终端选择器的三维nand存储器器件及其使用和制造方法
CN110729302A (zh) 可变电阻非易失性存储器装置
KR101171874B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법
US11963368B2 (en) Resistive random access memory device
US20220199625A1 (en) Semiconductor memory devices and methods for fabricating the same
US20170372958A1 (en) Film-edge top electrode
KR20240074407A (ko) 반도체 장치 및 그 제조 방법
KR20240074414A (ko) 반도체 장치 및 그 제조방법
KR20140064454A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant