KR20140064454A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 반도체 장치는, 주변 트랜지스터가 형성된 기판의 상부에 상기 주변 트랜지스터와 이격되어 형성된 저장 소자; 상기 저장 소자의 상단에 접속되는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상부에 배치되어 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 비트 라인을 포함할 수 있다. 본 기술에 따르면, 기판 접합을 통해 저장 소자와 셀 트랜지스터를 서로 다른 기판에 형성함으로써 다양한 메모리 장치를 일관된 제조 공정에 따라 동일한 구조로 형성할 수 있으며, 비트 라인을 메모리 셀의 상부에 형성함에 따라 비트 라인의 전기저항을 효과적으로 감소시킬 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판 접합을 통해 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도를 증가시키기 위해 반도체 기판에 형성되는 패턴들의 폭 및 간격을 점차 감소시키고 있다. 그런데 이러한 패턴들이 미세화됨에 따라 전기저항 또는 누설전류가 증가하는 문제가 나타나고 있으며, 특히 포토리소그래피(Photolithography) 기술의 근본적인 한계로 인해 패턴들을 미세화하는데에는 제한이 있다. 즉, 기판에 형성되는 패턴들의 폭 및 간격을 감소시킴으로써 소자의 집적도를 증가시키는 것은 한계에 도달하고 있으며, 이에 따라 최근에는 복수의 기판을 접합하여 3차원 구조의 반도체 장치를 형성하는 기판 접합(Wafer Bonding) 기술 등이 개발되고 있다.
본 발명의 일 실시예는, 기판 접합을 통해 저장 소자와 셀 트랜지스터를 서로 다른 기판에 형성함으로써 일관된 제조 공정에 따라 동일한 구조로 형성되며, 비트 라인을 메모리 셀의 상부에 형성함에 따라 비트 라인의 전기저항이 감소된 메모리 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 주변 트랜지스터가 형성된 기판의 상부에 상기 주변 트랜지스터와 이격되어 형성된 저장 소자; 상기 저장 소자의 상단에 접속되는 셀 트랜지스터; 및 상기 셀 트랜지스터의 상부에 배치되어 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 비트 라인을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 제1 비트 라인이 형성된 기판 상의 주변 트랜지스터; 상기 제1 비트 라인의 상부에 배치되어 상기 제1 비트 라인에 연결되는 제1 셀 트랜지스터; 상기 제1 셀 트랜지스터의 상단에 접속되는 제1 저장 소자; 상기 제1 저장 소자의 상부에 상기 제1 저장 소자와 이격되어 형성된 제2 저장 소자; 상기 제2 저장 소자의 상단에 접속되는 제2 셀 트랜지스터; 및 상기 제2 셀 트랜지스터의 상부에 배치되어 상기 제2 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제2 비트 라인을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 기판 상에 주변 트랜지스터를 형성하는 단계; 상기 제1 기판의 상부에 상기 주변 트랜지스터와 이격된 저장 소자를 형성하는 단계; 상기 저장 소자가 형성된 상기 제1 기판에 제2 기판을 접합하는 단계; 상기 제2 기판을 선택적으로 식각하여 반도체 기둥을 형성하는 단계; 상기 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 워드 라인을 형성하는 단계; 및 상기 반도체 기둥의 상단에 연결되는 비트 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 기판 상에 제1 비트 라인 및 주변 트랜지스터를 형성하는 단계; 상기 제1 비트 라인 및 상기 주변 트랜지스터가 형성된 상기 제1 기판에 제2 기판을 접합하는 단계; 상기 제2 기판을 선택적으로 식각하여 제1 반도체 기둥을 형성하는 단계; 상기 제1 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 제1 워드 라인을 형성하는 단계; 상기 제1 반도체 기둥의 상단에 접속되는 제1 저장 소자를 형성하는 단계; 상기 제1 저장 소자의 상부에 상기 제1 저장 소자와 이격된 제2 저장 소자를 형성하는 단계; 상기 제2 저장 소자가 형성된 상기 제1 기판에 제3 기판을 접합하는 단계; 상기 제3 기판을 선택적으로 식각하여 제2 반도체 기둥을 형성하는 단계; 상기 제2 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 제2 워드 라인을 형성하는 단계; 및 상기 제2 반도체 기둥의 상단에 연결되는 제2 비트 라인을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 기판 접합을 통해 저장 소자와 셀 트랜지스터를 서로 다른 기판에 형성함으로써 다양한 메모리 장치를 일관된 제조 공정에 따라 동일한 구조로 형성할 수 있으며, 비트 라인을 메모리 셀의 상부에 형성함에 따라 비트 라인의 전기저항을 효과적으로 감소시킬 수 있다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2k는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2k는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1h는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 1a 내지 도 1g는 도 1h의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1a를 참조하면, 제1 기판(100)을 선택적으로 식각하여 트렌치(미도시됨)를 형성한 후, 이 트렌치에 SOD(Spin On Dielectric), HARP(High Aspect Ratio Process), HDP(High Density Plasma) 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자 분리막(102)을 형성한다. 제1 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon-Germanium-On-Insulator) 기판일 수 있으며, 본 공정 결과 소자 분리막(102)에 의해 제1 기판(100)에 활성 영역이 정의될 수 있다.
이어서, 제1 기판(100)의 상기 활성 영역 상에 복수의 주변 트랜지스터를 형성한다. 상기 주변 트랜지스터들은 게이트 절연막(104), 게이트 전극(106) 및 게이트 하드마스크(108)가 순차로 적층된 게이트 스택(Stack)을 포함할 수 있으며, 이 게이트 스택 양측의 상기 활성 영역에 접합 영역(미도시됨)이 형성될 수 있다. 여기서, 게이트 절연막(104)은 산화막 계열의 물질로, 게이트 전극(106)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로, 게이트 하드마스크(108)는 질화막 계열의 물질로 형성될 수 있다. 또한, 상기 접합 영역은 상기 주변 트랜지스터들의 소스(Source) 또는 드레인(Drain) 역할을 하며, 이온 주입 공정 등을 통해 상기 활성 영역에 불순물을 주입함으로써 형성될 수 있다.
이어서, 상기 주변 트랜지스터들이 형성된 제1 기판(100) 상에 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상으로 형성할 수 있다.
도 1b를 참조하면, 제1 층간 절연막(110)을 선택적으로 식각하여 상기 주변 트랜지스터들의 게이트 전극(106) 또는 상기 접합 영역을 노출시키는 콘택 홀(미도시됨)을 형성한 후, 이 콘택 홀 내에 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 매립하여 제1 콘택 플러그(112)를 형성한다. 이때, 제1 콘택 플러그(112)의 상단에 콘택 패드(114)가 형성될 수 있으며, 제1 콘택 플러그(112) 및 콘택 패드(114)는 동일한 물질로 이루어질 수 있다.
이어서, 제1 층간 절연막(110) 및 콘택 패드(114) 상에 제2 층간 절연막(116)을 형성한다. 제2 층간 절연막(116)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상으로 형성할 수 있다.
도 1c를 참조하면, 제2 층간 절연막(116)을 관통하여 콘택 패드들(114) 중 적어도 일부에 접속되는 제2 콘택 플러그(118)를 형성한다. 제2 콘택 플러그(118)는 제2 층간 절연막(116)을 선택적으로 식각하여 콘택 패드들(114) 중 적어도 일부를 노출시키는 콘택 홀(미도시됨)을 형성한 후, 이 콘택 홀 내에 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 매립하여 형성할 수 있다.
이어서, 제2 층간 절연막(116) 내에 제2 콘택 플러그(118)와 접속되는 소스 라인(120)을 형성한다. 소스 라인(120)은 당업자에게 잘 알려진 다마신(Damascene) 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제1 및 제2 콘택 플러그(112, 118) 등을 통해 제1 기판(100)에 형성된 상기 주변 트랜지스터에 연결될 수 있다.
도 1d를 참조하면, 소스 라인(120) 상에 하부 전극(122), 가변 저항층(124) 및 상부 전극(126)이 순차로 적층된 복수의 저장 소자를 형성한다. 상기 저장 소자들은 제1 기판(100)에 대해 수직으로 돌출된 기둥 형태를 가질 수 있으며, 후술하는 셀 트랜지스터와 함께 메모리 셀을 구성할 수 있다.
여기서, 하부 전극(122) 및 상부 전극(126)은 도전 물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
또한, 가변 저항층(124)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.
또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
이어서, 상기 저장 소자들이 형성된 결과물 상에 제3 층간 절연막(128)을 형성한다. 제3 층간 절연막(128)은 상기 저장 소자들 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 상부 전극(126)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 1e를 참조하면, 상기 저장 소자들이 형성된 제1 기판(100)에 제2 기판(130)을 접합한다. 이때, 본 단면도에는 도시되지 않았으나 제1 기판(100)과 제2 기판(130)의 계면에 티타늄(Ti), 코발트(Co), 니켈(Ni) 또는 텅스텐(W) 등과 같은 금속층을 개재시킬 수 있으며, 제1 기판(100)과 제2 기판(130) 사이에 일정한 압력을 가하면서 열처리 공정을 수행함으로써 제1 기판(100)과 제2 기판(130) 간의 접합 강도를 증가시킬 수 있다.
여기서, 제2 기판(130)은 단결정 실리콘(Si)과 같은 반도체 기판일 수 있으며, 이온 주입 공정 등을 통해 p형 또는 n형 불순물을 도핑하여 형성된 복수의 불순물층(미도시됨)을 포함할 수 있다. 구체적으로 상기 불순물층들은 n/p/n 구조 또는 p/n/p 구조와 같이 인접하는 층끼리 서로 다른 도전형을 가질 수 있으며, 상기 불순물층들이 형성된 쪽이 상기 저장 소자들과 마주하도록 제1 기판(100)과 제2 기판(130)을 접합할 수 있다.
도 1f를 참조하면, 제2 기판(130)을 선택적으로 식각하여 상기 저장 소자들의 상부 전극(126)에 각각 접속되는 반도체 기둥(130A)을 형성한다. 이때, 연삭(Grinding) 또는 연마(Polishing) 공정 등을 수행하여 제2 기판(130)을 소정 두께 제거하고 나서 상기 식각 공정을 진행할 수 있다. 한편, 반도체 기둥(130A)은 제1 기판(100)과 평행한 평면상에서 볼 때 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있으며, 전술한 저장 소자를 제어하는 셀 트랜지스터의 채널 및 접합 영역으로 이용될 수 있다.
도 1g를 참조하면, 반도체 기둥(130A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 이 게이트 절연막과 적어도 일부가 접하는 워드 라인(132)을 형성한다. 상기 게이트 절연막은 열 산화(Thermal Oxidation) 공정을 통해 형성된 실리콘 산화막일 수 있으며, 워드 라인(132)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 워드 라인(132)은 전술한 셀 트랜지스터의 게이트 전극으로서 일 방향으로 배열된 반도체 기둥들(130A)을 따라 연장될 수 있다.
이어서, 반도체 기둥(130A) 및 워드 라인(132)으로 이루어진 셀 트랜지스터들을 덮는 제4 층간 절연막(134)을 형성한다. 제4 층간 절연막(134)은 반도체 기둥들(130A) 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 1h를 참조하면, 제4 층간 절연막(134)을 관통하여 반도체 기둥(130A)의 상단에 접속되는 제3 콘택 플러그(136) 및 제2 내지 제4 층간 절연막(116, 128, 134)을 관통하여 콘택 패드들(114) 중 적어도 일부에 접속되는 제4 콘택 플러그(138)를 형성한다. 제3 콘택 플러그(136) 및 제4 콘택 플러그(138)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 콘택 홀(미도시됨)에 매립하여 형성할 수 있다.
이어서, 제3 콘택 플러그(136) 및 제4 콘택 플러그(138)에 접속되는 비트 라인(140)을 형성한다. 비트 라인(140)은 다마신 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제3 콘택 플러그(136) 및 제4 콘택 플러그(138) 등을 통해 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결될 수 있다. 특히, 비트 라인(140)을 전술한 메모리 셀의 상부에 형성함에 따라 저온 공정에 유리한 물질로 비트 라인(140)을 형성할 수 있으며, 이로써 비트 라인(140)의 전기저항을 효과적으로 감소시킬 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1h에 도시된 것과 같은 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 1h를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 주변 트랜지스터가 형성된 제1 기판(100)의 상부에 상기 주변 트랜지스터와 이격되어 형성된 저장 소자, 상기 저장 소자의 하부에 배치되어 상기 저장 소자 및 상기 주변 트랜지스터에 연결되는 소스 라인(120), 상기 저장 소자의 상단에 접속되는 셀 트랜지스터, 및 상기 셀 트랜지스터의 상부에 배치되어 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 비트 라인(140)을 포함할 수 있다.
여기서, 상기 주변 트랜지스터는 게이트 절연막(104), 게이트 전극(106) 및 게이트 하드마스크(108)가 순차로 적층된 게이트 스택 및 이 게이트 스택 양측의 제1 기판(100)에 형성된 접합 영역(미도시됨)을 포함할 수 있다. 또한, 상기 셀 트랜지스터는 제1 기판(100)에 대해 수직으로 돌출된 반도체 기둥(130A) 및 이에 접하는 워드 라인(132)을 포함할 수 있다.
한편, 상기 저장 소자는 하부 전극(122) 및 이와 이격된 상부 전극(126)을 포함하고, 하부 전극(122)과 상부 전극(126) 사이에는 가변 저항층(124)이 개재될 수 있다. 가변 저항층(124)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
도 2a 내지 도 2k는 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 2k는 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 2a 내지 도 2j는 도 2k의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 2a를 참조하면, 제1 기판(200)을 선택적으로 식각하여 트렌치(미도시됨)를 형성한 후, 이 트렌치에 SOD, HARP, HDP 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자 분리막(202)을 형성한다. 제1 기판(200)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판 또는 SGOI 기판일 수 있으며, 본 공정 결과 소자 분리막(202)에 의해 제1 기판(200)에 활성 영역이 정의될 수 있다.
이어서, 제1 기판(200) 상에 제1 비트 라인(204) 및 복수의 주변 트랜지스터를 형성한다. 제1 비트 라인(204)은 제1 기판(200)에 불순물을 고농도로 도핑하여 형성하거나 다마신 공정을 통해 금속 또는 금속 질화물 등과 같은 도전 물질로 형성할 수 있다. 또한, 상기 주변 트랜지스터들은 게이트 절연막(206), 게이트 전극(208) 및 게이트 하드마스크(210)가 순차로 적층된 게이트 스택을 포함할 수 있으며, 이 게이트 스택 양측의 상기 활성 영역에 접합 영역(미도시됨)이 형성될 수 있다.
이어서, 제1 비트 라인(204) 및 상기 주변 트랜지스터들이 형성된 제1 기판(200) 상에 제1 층간 절연막(212)을 형성한 후, 제1 층간 절연막(212)을 관통하여 제1 비트 라인(204)에 접속되는 복수의 제1 콘택 플러그(214)를 형성한다. 제1 층간 절연막(212)은 상기 주변 트랜지스터들 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 게이트 하드마스크(210)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 또한, 제1 콘택 플러그(214)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있다.
도 2b를 참조하면, 제1 콘택 플러그들(214)이 형성된 제1 기판(200)에 제2 기판(216)을 접합한다. 이때, 본 단면도에는 도시되지 않았으나 제1 기판(200)과 제2 기판(216)의 계면에 티타늄, 코발트, 니켈 또는 텅스텐 등과 같은 금속층을 개재시킬 수 있으며, 제1 기판(200)과 제2 기판(216) 사이에 일정한 압력을 가하면서 열처리 공정을 수행할 수 있다. 한편, 제2 기판(216)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 이온 주입 공정 등을 통해 p형 또는 n형 불순물을 도핑하여 형성된 복수의 불순물층(미도시됨)을 포함할 수 있다.
도 2c를 참조하면, 제2 기판(216)을 선택적으로 식각하여 제1 콘택 플러그들(214)에 각각 접속되는 제1 반도체 기둥(216A)을 형성한다. 이때, 연삭 또는 연마 공정 등을 수행하여 제2 기판(216)을 소정 두께 제거하고 나서 상기 식각 공정을 진행할 수 있다. 한편, 제1 반도체 기둥(216A)은 제1 기판(200)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있으며, 후술하는 제1 저장 소자를 제어하는 제1 셀 트랜지스터의 채널 및 접합 영역으로 이용될 수 있다.
도 2d를 참조하면, 제1 반도체 기둥(216A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 이 게이트 절연막과 적어도 일부가 접하는 제1 워드 라인(218)을 형성한다. 상기 게이트 절연막은 열 산화 공정을 통해 형성된 실리콘 산화막일 수 있으며, 제1 워드 라인(218)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 제1 워드 라인(218)은 전술한 제1 셀 트랜지스터의 게이트 전극으로서 일 방향으로 배열된 제1 반도체 기둥들(216A)을 따라 연장될 수 있다.
이어서, 제1 반도체 기둥(216A) 및 제1 워드 라인(218)으로 이루어진 제1 셀 트랜지스터들을 덮는 제2 층간 절연막(220)을 형성한다. 제2 층간 절연막(220)은 제1 반도체 기둥들(216A) 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 제1 반도체 기둥들(216A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이어서, 제1 및 제2 층간 절연막(212, 220)을 선택적으로 식각하여 제1 기판(200)의 상기 접합 영역을 노출시키는 콘택 홀(미도시됨)을 형성한 후, 이 콘택 홀 내에 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 매립하여 제2 콘택 플러그(222)를 형성한다. 이때, 제2 콘택 플러그(222)의 상단에 콘택 패드(224)가 형성될 수 있으며, 제2 콘택 플러그(222) 및 콘택 패드(224)는 동일한 물질로 이루어질 수 있다.
도 2e를 참조하면, 제1 반도체 기둥들(216A)의 상단에 각각 접속되는 복수의 제1 저장 소자를 형성한다. 상기 제1 저장 소자들은 제1 기판(200)에 대해 수직으로 돌출된 기둥 형태를 가질 수 있으며, 제1 하부 전극(226), 제1 가변 저항층(228) 및 제1 상부 전극(230)을 순차로 적층하여 형성할 수 있다.
여기서, 제1 하부 전극(226) 및 제1 상부 전극(230)은 금속 또는 금속 질화물 등과 같은 도전 물질로 형성할 수 있다. 또한, 제1 가변 저항층(228)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
이어서, 상기 제1 저장 소자들이 형성된 결과물 상에 제3 층간 절연막(232)을 형성한다. 제3 층간 절연막(232)은 상기 제1 저장 소자들 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 제1 상부 전극(230)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2f를 참조하면, 제3 층간 절연막(232)을 관통하여 콘택 패드들(224) 중 적어도 일부에 접속되는 제3 콘택 플러그(234)를 형성한 후, 제3 콘택 플러그(234) 및 상기 제1 저장 소자들의 제1 상부 전극(230)에 접속되는 제1 소스 라인(236)을 형성한다. 제3 콘택 플러그(234) 및 제1 소스 라인(236)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제1 소스 라인(236)은 제2 및 제3 콘택 플러그(222, 234) 등을 통해 제1 기판(200)에 형성된 상기 주변 트랜지스터에 연결될 수 있다.
이어서, 제3 층간 절연막(232) 및 제1 소스 라인(236) 상에 제4 층간 절연막(238)을 형성한 후, 제3 및 제4 층간 절연막(232, 238)을 관통하여 콘택 패드들(224) 중 적어도 일부에 접속되는 제4 콘택 플러그(240)를 형성한다. 제4 층간 절연막(238)은 산화막 계열의 물질로 형성할 수 있으며, 제4 콘택 플러그(240)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 콘택 홀(미도시됨)에 매립하여 형성할 수 있다.
이어서, 제4 층간 절연막(238) 내에 제4 콘택 플러그(240)와 접속되는 제2 소스 라인(242)을 형성한다. 제2 소스 라인(242)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제2 및 제4 콘택 플러그(222, 240) 등을 통해 제1 기판(200)에 형성된 상기 주변 트랜지스터에 연결될 수 있다.
도 2g를 참조하면, 제2 소스 라인(242) 상에 제2 하부 전극(244), 제2 가변 저항층(246) 및 제2 상부 전극(248)이 순차로 적층된 복수의 제2 저장 소자를 형성한다. 상기 제2 저장 소자들은 제1 기판(200)에 대해 수직으로 돌출된 기둥 형태를 가질 수 있으며, 제2 하부 전극(244) 및 제2 상부 전극(248)은 금속 또는 금속 질화물 등과 같은 도전 물질로 형성할 수 있다. 또한, 제2 가변 저항층(246)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
이어서, 상기 제2 저장 소자들이 형성된 결과물 상에 제5 층간 절연막(250)을 형성한다. 제5 층간 절연막(250)은 상기 제2 저장 소자들 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 제2 상부 전극(248)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2h를 참조하면, 상기 제2 저장 소자들이 형성된 제1 기판(200)에 제3 기판(252)을 접합한다. 이때, 본 단면도에는 도시되지 않았으나 제1 기판(200)과 제3 기판(252)의 계면에 티타늄, 코발트, 니켈 또는 텅스텐 등과 같은 금속층을 개재시킬 수 있으며, 제1 기판(200)과 제3 기판(252) 사이에 일정한 압력을 가하면서 열처리 공정을 수행할 수 있다. 한편, 제3 기판(252)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 이온 주입 공정 등을 통해 p형 또는 n형 불순물을 도핑하여 형성된 복수의 불순물층(미도시됨)을 포함할 수 있다.
도 2i를 참조하면, 제3 기판(252)을 선택적으로 식각하여 상기 제2 저장 소자들의 제2 상부 전극(248)에 각각 접속되는 제2 반도체 기둥(252A)을 형성한다. 이때, 연삭 또는 연마 공정 등을 수행하여 제3 기판(252)을 소정 두께 제거하고 나서 상기 식각 공정을 진행할 수 있다. 한편, 제2 반도체 기둥(252A)은 제1 기판(200)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있으며, 전술한 제2 저장 소자를 제어하는 제2 셀 트랜지스터의 채널 및 접합 영역으로 이용될 수 있다.
도 2j를 참조하면, 제2 반도체 기둥(252A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 이 게이트 절연막과 적어도 일부가 접하는 제2 워드 라인(254)을 형성한다. 상기 게이트 절연막은 열 산화 공정을 통해 형성된 실리콘 산화막일 수 있으며, 제2 워드 라인(254)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 제2 워드 라인(254)은 전술한 제2 셀 트랜지스터의 게이트 전극으로서 일 방향으로 배열된 제2 반도체 기둥들(252A)을 따라 연장될 수 있다.
이어서, 제2 반도체 기둥(252A) 및 제2 워드 라인(254)으로 이루어진 제2 셀 트랜지스터들을 덮는 제6 층간 절연막(256)을 형성한다. 제6 층간 절연막(256)은 제2 반도체 기둥들(252A) 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2k를 참조하면, 제6 층간 절연막(256)을 관통하여 제2 반도체 기둥(252A)의 상단에 접속되는 제5 콘택 플러그(258) 및 제3 내지 제6 층간 절연막(232, 238, 250, 256)을 관통하여 콘택 패드들(224) 중 적어도 일부에 접속되는 제6 콘택 플러그(260)를 형성한다. 제5 콘택 플러그(258) 및 제6 콘택 플러그(260)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 콘택 홀(미도시됨)에 매립하여 형성할 수 있다.
이어서, 제5 콘택 플러그(258) 및 제6 콘택 플러그(260)에 접속되는 제2 비트 라인(262)을 형성한다. 제2 비트 라인(262)은 다마신 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제5 콘택 플러그(258) 및 제6 콘택 플러그(260) 등을 통해 상기 제2 셀 트랜지스터 및 상기 주변 트랜지스터에 연결될 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 2k에 도시된 것과 같은 본 발명의 제2 실시예에 따른 반도체 장치가 제조될 수 있다.
도 2k를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치는, 제1 비트 라인(204)이 형성된 제1 기판(200) 상의 주변 트랜지스터, 제1 비트 라인(204)의 상부에 배치되어 제1 비트 라인(204)에 연결되는 제1 셀 트랜지스터, 상기 제1 셀 트랜지스터의 상단에 접속되는 제1 저장 소자, 상기 제1 저장 소자의 상단에 연결되는 제1 소스 라인(236), 상기 제1 저장 소자의 상부에 상기 제1 저장 소자와 이격되어 형성된 제2 저장 소자, 상기 제2 저장 소자의 하단에 연결되는 제2 소스 라인(242), 상기 제2 저장 소자의 상단에 접속되는 제2 셀 트랜지스터, 및 상기 제2 셀 트랜지스터의 상부에 배치되어 상기 제2 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제2 비트 라인(262)을 포함할 수 있다.
여기서, 상기 주변 트랜지스터는 게이트 절연막(206), 게이트 전극(208) 및 게이트 하드마스크(210)가 순차로 적층된 게이트 스택 및 이 게이트 스택 양측의 제1 기판(200)에 형성된 접합 영역(미도시됨)을 포함할 수 있다. 또한, 상기 제1 셀 트랜지스터는 제1 기판(200)에 대해 수직으로 돌출된 제1 반도체 기둥(216A) 및 이에 접하는 제1 워드 라인(218)을 포함할 수 있으며, 상기 제2 셀 트랜지스터는 제1 기판(200)에 대해 수직으로 돌출된 제2 반도체 기둥(252A) 및 이에 접하는 제2 워드 라인(254)을 포함할 수 있다.
한편, 상기 제1 저장 소자는 제1 하부 전극(226) 및 이와 이격된 제1 상부 전극(230)을 포함하고, 제1 하부 전극(226)과 제1 상부 전극(230) 사이에는 제1 가변 저항층(228)이 개재될 수 있다. 이와 마찬가지로 상기 제2 저장 소자는 제2 하부 전극(244) 및 이와 이격된 제2 상부 전극(248)을 포함하고, 제2 하부 전극(244)과 제2 상부 전극(248) 사이에는 제2 가변 저항층(246)이 개재될 수 있다. 제1 및 제2 가변 저항층(228, 246)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다. 한편, 본 실시예에서는 메모리 셀이 2층으로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 메모리 셀이 3층 이상으로 형성될 수도 있다.
도 3a 내지 도 3i는 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 제1 기판(300)을 선택적으로 식각하여 트렌치(미도시됨)를 형성한 후, 이 트렌치에 SOD, HARP, HDP 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자 분리막(302)을 형성한다. 제1 기판(300)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판 또는 SGOI 기판일 수 있으며, 본 공정 결과 소자 분리막(302)에 의해 제1 기판(300)에 활성 영역이 정의될 수 있다.
이어서, 제1 기판(300)의 상기 활성 영역 상에 복수의 주변 트랜지스터를 형성한 후, 상기 주변 트랜지스터들이 형성된 제1 기판(300) 상에 제1 층간 절연막(310)을 형성한다. 상기 주변 트랜지스터들은 게이트 절연막(304), 게이트 전극(306) 및 게이트 하드마스크(308)가 순차로 적층된 게이트 스택을 포함할 수 있으며, 이 게이트 스택 양측의 상기 활성 영역에 접합 영역(미도시됨)이 형성될 수 있다. 또한, 제1 층간 절연막(310)은 산화막 계열의 물질, 예컨대 실리콘 산화막, TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상으로 형성할 수 있다.
도 3b를 참조하면, 제1 층간 절연막(310)을 선택적으로 식각하여 상기 주변 트랜지스터들의 게이트 전극(306) 또는 상기 접합 영역을 노출시키는 콘택 홀(미도시됨)을 형성한 후, 이 콘택 홀 내에 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 매립하여 제1 콘택 플러그(312)를 형성한다. 이때, 제1 콘택 플러그(312)의 상단에 콘택 패드(314)가 형성될 수 있으며, 제1 콘택 플러그(312) 및 콘택 패드(314)는 동일한 물질로 이루어질 수 있다.
이어서, 제1 콘택 플러그(312) 및 콘택 패드(314) 상에 제2 층간 절연막(316)을 형성한다. 제2 층간 절연막(316)은 후술하는 제3 층간 절연막과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있으며, 이로써 후속 식각 공정에서 식각 정지막으로 기능할 수 있다.
도 3c를 참조하면, 제2 층간 절연막(316) 상에 제3 층간 절연막(318)을 형성한 후, 제3 층간 절연막(318)을 선택적으로 식각하여 홀(H)을 형성한다. 제3 층간 절연막(318)은 후술하는 커패시터가 충분한 정전 용량(Capacitance)을 가질 수 있을 정도의 두께로 산화막 계열의 물질을 증착하여 형성할 수 있다. 또한, 홀(H)은 제1 기판(300)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수 개가 매트릭스 형태로 배열될 수 있다.
도 3d를 참조하면, 홀(H)의 내벽에 커패시터의 하부 전극(320)을 형성한 후, 제3 층간 절연막(318) 및 하부 전극(320) 상에 제4 층간 절연막(322)을 형성한다. 하부 전극(320)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 컨포멀(Conformal)하게 증착하여 형성할 수 있으며, 제4 층간 절연막(322)은 산화막 계열의 물질로 형성할 수 있다.
도 3e를 참조하면, 제4 층간 절연막(322)을 선택적으로 식각하여 홀(H) 내부의 하부 전극(320)을 노출시킨 후, 노출된 하부 전극(320)의 표면에 유전막(미도시됨)을 형성한다. 상기 유전막은 유전율이 큰 물질을 컨포멀하게 증착하여 형성할 수 있다.
이어서, 상기 유전막 상에 커패시터의 상부 전극(324)을 형성한 후, 제2 내지 제4 층간 절연막(316, 318, 322)을 관통하여 콘택 패드들(314) 중 적어도 일부에 접속되는 제2 콘택 플러그(326)를 형성한다. 상부 전극(324) 및 제2 콘택 플러그(326)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있다.
도 3f를 참조하면, 상기 커패시터들이 형성된 제1 기판(300)에 제2 기판(328)을 접합한다. 이때, 본 단면도에는 도시되지 않았으나 제1 기판(300)과 제2 기판(328)의 계면에 티타늄, 코발트, 니켈 또는 텅스텐 등과 같은 금속층을 개재시킬 수 있으며, 제1 기판(300)과 제2 기판(328) 사이에 일정한 압력을 가하면서 열처리 공정을 수행할 수 있다. 한편, 제2 기판(328)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 이온 주입 공정 등을 통해 p형 또는 n형 불순물을 도핑하여 형성된 복수의 불순물층(미도시됨)을 포함할 수 있다.
도 3g를 참조하면, 제2 기판(328)을 선택적으로 식각하여 상기 커패시터들의 상부 전극(324)에 각각 접속되는 반도체 기둥(328A)을 형성한다. 이때, 연삭 또는 연마 공정 등을 수행하여 제2 기판(328)을 소정 두께 제거하고 나서 상기 식각 공정을 진행할 수 있다. 한편, 반도체 기둥(328A)은 제1 기판(300)과 평행한 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있으며, 전술한 커패시터를 제어하는 셀 트랜지스터의 채널 및 접합 영역으로 이용될 수 있다.
도 3h를 참조하면, 반도체 기둥(328A)의 측면에 게이트 절연막(미도시됨)을 형성한 후, 이 게이트 절연막과 적어도 일부가 접하는 워드 라인(330)을 형성한다. 상기 게이트 절연막은 열 산화 공정을 통해 형성된 실리콘 산화막일 수 있으며, 워드 라인(330)은 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 증착하여 형성할 수 있다. 한편, 워드 라인(330)은 전술한 셀 트랜지스터의 게이트 전극으로서 일 방향으로 배열된 반도체 기둥들(328A)을 따라 연장될 수 있다.
이어서, 반도체 기둥(328A) 및 워드 라인(330)으로 이루어진 셀 트랜지스터들을 덮는 제5 층간 절연막(332)을 형성한다. 제5 층간 절연막(332)은 반도체 기둥들(328A) 사이의 공간을 매립하는 두께로 산화막 계열의 물질을 증착한 후, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 3i를 참조하면, 제5 층간 절연막(332)을 관통하여 반도체 기둥(328A)의 상단에 접속되는 제3 콘택 플러그(334) 및 제5 층간 절연막(332)을 관통하여 제2 콘택 플러그(326)에 접속되는 제4 콘택 플러그(336)를 형성한다. 제3 콘택 플러그(334) 및 제4 콘택 플러그(336)는 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질을 콘택 홀(미도시됨)에 매립하여 형성할 수 있다.
이어서, 제3 콘택 플러그(334) 및 제4 콘택 플러그(336)에 접속되는 비트 라인(338)을 형성한다. 비트 라인(338)은 다마신 공정 등을 통해 금속, 금속 질화물 또는 도핑된 폴리실리콘 등과 같은 도전 물질로 형성할 수 있으며, 제3 콘택 플러그(334) 및 제4 콘택 플러그(336) 등을 통해 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결될 수 있다.
이상의 제3 실시예는 하부 전극(320), 상부 전극(324) 및 이들 사이에 개재되는 유전막으로 이루어지는 커패시터를 저장 소자로 이용한다는 점에서 제1 실시예와 차이가 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 기판 접합을 통해 저장 소자와 셀 트랜지스터를 서로 다른 기판에 형성함으로써 다양한 메모리 장치를 일관된 제조 공정에 따라 동일한 구조로 형성할 수 있다. 또한, 비트 라인을 메모리 셀의 상부에 형성함에 따라 비트 라인의 전기저항을 효과적으로 감소시킬 수 있으며, 메모리 셀을 다층으로 형성하여 그 집적도를 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 전극
108 : 게이트 하드마스크 110 : 제1 층간 절연막
112 : 제1 콘택 플러그 114 : 콘택 패드
116 : 제2 층간 절연막 118 : 제2 콘택 플러그
120 : 소스 라인 122 : 하부 전극
124 : 가변 저항층 126 : 상부 전극
128 : 제3 층간 절연막 130A : 반도체 기둥
132 : 워드 라인 134 : 제4 층간 절연막
136 : 제3 콘택 플러그 138 : 제4 콘택 플러그
140 : 비트 라인
104 : 게이트 절연막 106 : 게이트 전극
108 : 게이트 하드마스크 110 : 제1 층간 절연막
112 : 제1 콘택 플러그 114 : 콘택 패드
116 : 제2 층간 절연막 118 : 제2 콘택 플러그
120 : 소스 라인 122 : 하부 전극
124 : 가변 저항층 126 : 상부 전극
128 : 제3 층간 절연막 130A : 반도체 기둥
132 : 워드 라인 134 : 제4 층간 절연막
136 : 제3 콘택 플러그 138 : 제4 콘택 플러그
140 : 비트 라인
Claims (20)
- 주변 트랜지스터가 형성된 기판의 상부에 상기 주변 트랜지스터와 이격되어 형성된 저장 소자;
상기 저장 소자의 상단에 접속되는 셀 트랜지스터; 및
상기 셀 트랜지스터의 상부에 배치되어 상기 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 비트 라인을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 저장 소자의 하부에 배치되어 상기 저장 소자 및 상기 주변 트랜지스터에 연결되는 소스 라인을 더 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 셀 트랜지스터는, 상기 기판에 대해 수직으로 돌출된 반도체 기둥을 포함하는
반도체 장치. - 제1 항에 있어서,
상기 저장 소자는, 하부 전극 및 상기 하부 전극과 이격된 상부 전극을 포함하고,
상기 하부 전극과 상기 상부 전극 사이에 가변 저항층 또는 유전막이 개재되는
반도체 장치.
- 제4 항에 있어서,
상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
반도체 장치.
- 제4 항에 있어서,
상기 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
반도체 장치.
- 제1 비트 라인이 형성된 기판 상의 주변 트랜지스터;
상기 제1 비트 라인의 상부에 배치되어 상기 제1 비트 라인에 연결되는 제1 셀 트랜지스터;
상기 제1 셀 트랜지스터의 상단에 접속되는 제1 저장 소자;
상기 제1 저장 소자의 상부에 상기 제1 저장 소자와 이격되어 형성된 제2 저장 소자;
상기 제2 저장 소자의 상단에 접속되는 제2 셀 트랜지스터; 및
상기 제2 셀 트랜지스터의 상부에 배치되어 상기 제2 셀 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제2 비트 라인을 포함하는
반도체 장치.
- 제7 항에 있어서,
상기 제1 저장 소자의 상단 또는 상기 제2 저장 소자의 하단에 연결되는 소스 라인을 더 포함하는
반도체 장치.
- 제7 항에 있어서,
상기 제1 및 제2 셀 트랜지스터는, 상기 기판에 대해 수직으로 돌출된 반도체 기둥을 포함하는
반도체 장치.
- 제7 항에 있어서,
상기 제1 및 제2 저장 소자는, 하부 전극 및 상기 하부 전극과 이격된 상부 전극을 포함하고,
상기 하부 전극과 상기 상부 전극 사이에 가변 저항층이 개재되는
반도체 장치.
- 제10 항에 있어서,
상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
반도체 장치.
- 제10 항에 있어서,
상기 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
반도체 장치.
- 제1 기판 상에 주변 트랜지스터를 형성하는 단계;
상기 제1 기판의 상부에 상기 주변 트랜지스터와 이격된 저장 소자를 형성하는 단계;
상기 저장 소자가 형성된 상기 제1 기판에 제2 기판을 접합하는 단계;
상기 제2 기판을 선택적으로 식각하여 반도체 기둥을 형성하는 단계;
상기 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 워드 라인을 형성하는 단계; 및
상기 반도체 기둥의 상단에 연결되는 비트 라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제13 항에 있어서,
상기 저장 소자 형성 단계 전에,
상기 저장 소자의 하부에 상기 주변 트랜지스터와 연결되는 소스 라인을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법. - 제13 항에 있어서,
상기 저장 소자는, 하부 전극, 가변 저항층 및 상부 전극을 순차로 적층하여 형성하는
반도체 장치의 제조 방법.
- 제13 항에 있어서,
상기 저장 소자 형성 단계는,
상기 주변 트랜지스터가 형성된 상기 제1 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 선택적으로 식각하여 홀을 형성하는 단계;
상기 홀의 내벽에 하부 전극을 형성하는 단계;
상기 하부 전극의 표면에 유전막을 형성하는 단계; 및
상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제1 기판 상에 제1 비트 라인 및 주변 트랜지스터를 형성하는 단계;
상기 제1 비트 라인 및 상기 주변 트랜지스터가 형성된 상기 제1 기판에 제2 기판을 접합하는 단계;
상기 제2 기판을 선택적으로 식각하여 제1 반도체 기둥을 형성하는 단계;
상기 제1 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 제1 워드 라인을 형성하는 단계;
상기 제1 반도체 기둥의 상단에 접속되는 제1 저장 소자를 형성하는 단계;
상기 제1 저장 소자의 상부에 상기 제1 저장 소자와 이격된 제2 저장 소자를 형성하는 단계;
상기 제2 저장 소자가 형성된 상기 제1 기판에 제3 기판을 접합하는 단계;
상기 제3 기판을 선택적으로 식각하여 제2 반도체 기둥을 형성하는 단계;
상기 제2 반도체 기둥의 측면에 게이트 절연막을 개재하여 접하는 제2 워드 라인을 형성하는 단계; 및
상기 제2 반도체 기둥의 상단에 연결되는 제2 비트 라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 제1 저장 소자 형성 단계 후에,
상기 제1 저장 소자의 상부에 상기 주변 트랜지스터와 연결되는 제1 소스 라인을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 제2 저장 소자 형성 단계 전에,
상기 제2 저장 소자의 하부에 상기 주변 트랜지스터와 연결되는 제2 소스 라인을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제17 항에 있어서,
상기 제1 및 제2 저장 소자는, 하부 전극, 가변 저항층 및 상부 전극을 순차로 적층하여 형성하는
반도체 장치의 제조 방법.
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|---|---|---|---|
| KR1020120131815A KR20140064454A (ko) | 2012-11-20 | 2012-11-20 | 반도체 장치 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120131815A KR20140064454A (ko) | 2012-11-20 | 2012-11-20 | 반도체 장치 및 그 제조 방법 |
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|---|---|
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| KR1020120131815A KR20140064454A (ko) | 2012-11-20 | 2012-11-20 | 반도체 장치 및 그 제조 방법 |
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| KR (1) | KR20140064454A (ko) |
Cited By (1)
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|---|---|---|---|---|
| KR20160049619A (ko) * | 2014-10-27 | 2016-05-10 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
-
2012
- 2012-11-20 KR KR1020120131815A patent/KR20140064454A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160049619A (ko) * | 2014-10-27 | 2016-05-10 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
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