CN113488483B - 三维存储器器件及其制造方法 - Google Patents

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Abstract

三维存储器器件包括堆叠结构、存储器柱和导电柱。堆叠结构包括沿垂直方向堆叠的堆叠层，堆叠层的每个包括栅极层、栅极介电层和沟道层。栅极层、栅极介电层和沟道层沿水平方向延伸，并且栅极介电层设置在栅极层和沟道层之间。存储器柱沿垂直方向延伸并且横向分隔开并且与堆叠层的每个的沟道层接触。存储器柱的每个包括第一电极、第二电极以及第一电极和第二电极之间的切换层。导电柱沿垂直方向延伸并且横向分隔并且与堆叠层的每个的沟道层接触。存储器柱和导电柱沿水平方向交替布置。本申请的实施例还涉及制造三维存储器器件的方法。

Description

三维存储器器件及其制造方法
技术领域
本申请的实施例涉及三维存储器器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，并且要实现这些进步，需要IC处理和制造中类似的发展。例如，已经引入三维(3D)存储器器件以替换平面存储器器件。但是，3D存储器器件并非在所有方面都完全令人满意，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种三维存储器器件，包括：堆叠结构，包括沿垂直方向堆叠的堆叠层，其中，所述堆叠层的每个包括栅极层、栅极介电层和沟道层，其中，所述栅极层、所述栅极介电层和所述沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且所述栅极介电层设置在所述栅极层和所述沟道层之间；存储器柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述堆叠层的每个的所述沟道层接触，其中，所述存储器柱的每个包括第一电极、切换层和第二电极，所述切换层设置在所述第一电极和所述第二电极之间，所述切换层包裹所述第一电极，并且所述第二电极包裹所述切换层；以及导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述堆叠层的每个的所述沟道层接触，其中，所述存储器柱和所述导电柱沿所述水平方向交替布置。
本申请的另一些实施例提供了一种三维存储器器件，包括：第一堆叠结构和第二堆叠结构，设置在衬底上并且横向间隔开，其中，所述第一堆叠结构包括垂直交替堆叠的第一绝缘层和第一栅极层，并且所述第二堆叠结构包括垂直交替堆叠的第二绝缘层和第二栅极层；第一介电壁，将所述第一栅极层与所述第二栅极层分隔开；第一栅极介电层，位于所述第一栅极层旁边，并且每个第一栅极介电层位于两个相邻的第一绝缘层之间；第一沟道层，位于所述第一栅极介电层旁边，并且每个第一沟道层位于两个相邻的第一绝缘层之间；第二栅极介电层，位于所述第二栅极层旁边，并且每个第二栅极介电层位于两个相邻的第二绝缘层之间；第二沟道层，位于所述第二栅极介电层旁边，并且每个第二沟道层位于两个相邻的第二绝缘层之间；第一存储器柱和第二存储器柱，分别接触所述第一沟道层和所述第二沟道层，其中，所述第一存储器柱和所述第二存储器柱的每个包括第一电极、第二电极以及所述第一电极和所述第二电极之间的第一切换层；以及第一导电柱和第二导电柱，分别并且横向地与所述第一存储器柱和所述第二存储器柱交替，并且还分别接触所述第一沟道层和所述第二沟道层。
本申请的又一些实施例提供了一种制造三维存储器器件的方法，包括：在衬底上形成多层堆叠件，其中，所述多层堆叠件包括垂直交替堆叠在所述衬底上的绝缘层和牺牲层；形成垂直穿透所述多层堆叠件的第一沟槽；去除所述牺牲层的由所述第一沟槽暴露的部分以形成凹槽，其中，在两个相邻的绝缘层之间形成所述凹槽的每个；在所述凹槽中形成栅极介电层以覆盖所述牺牲层的由所述凹槽暴露的剩余部分的侧面；在所述凹槽中形成沟道层以与所述栅极介电层接触；用介电材料填满所述第一沟槽以形成介电壁；形成垂直穿透所述介电壁的存储器柱，其中，所述存储器柱的每个包括第一电极、切换层和第二电极，所述切换层包裹所述第一电极，并且所述第二电极包裹所述切换层；形成垂直穿透所述介电壁的导电柱；以及用栅极层替换所述牺牲层的所述剩余部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图13A是根据本发明的一些实施例的在三维存储器器件的制造方法的各个阶段产生的结构的示意性顶视图。
图1B至图13B分别是沿图1A至图13A所示的线A-A’的示意性截面图。
图4C至图13C分别是沿图4B至图13B所示的线B-B’的示意性平面图。
图8D至图13D分别是沿图8A至图13A所示的线D-D’的示意性截面图。
图14是图13A、图13B和图13C所示的三维存储器器件的等效电路图。
图15是示出根据本发明的一些实施例的半导体结构的示意性截面图。
图16是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
图17是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
图18是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
图19是根据本发明的一些可选实施例的三维存储器器件的示意性截面图。
图20是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1A至图13A是根据本发明的一些实施例的在三维存储器器件10的制造方法的各个阶段产生的结构的示意性顶视图。图1B至图13B分别是沿图1A至图13A所示的线A-A’的示意性截面图。图4C至图13C分别是沿图4B至图13B所示的线B-B’的示意性平面图。图8D至图13D分别是沿图8A至图13A所示的线D-D’的示意性截面图。
参考图1A和图1B，在衬底100上形成多层堆叠件110。多层堆叠件110包括绝缘层112和牺牲层114。如图1B所示，绝缘层112和牺牲层114沿方向Z交替堆叠在衬底100上。也就是说，绝缘层112和牺牲层114垂直交替堆叠在衬底100上。详细地，绝缘层112通过牺牲层114沿方向Z彼此间隔开。也就是说，绝缘层112通过牺牲层114彼此垂直间隔开。从另一角度看，每个牺牲层114夹在下面的绝缘层112和上面的绝缘层112之间。此外，在将参考图11A至图11D和图12A至图12D描述的随后步骤中，牺牲层114将由栅极层118替换。虽然为了说明的目的在图1B中示出了三个绝缘层112和两个牺牲层114，但是本领域技术人员可以理解，绝缘层112的数量和牺牲层114的数量可以多于图1B中所描述的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，绝缘层112的材料相对于牺牲层114的材料具有足够的蚀刻选择性，从而使得在如将参考图11A至图11D描述的随后的步骤中，绝缘层112在去除牺牲层114期间可以保持基本完整。在一些实施例中，绝缘层112由氧化硅制成，而牺牲层114由氮化硅制成。但是，本领域技术人员可以根据工艺要求选择用于绝缘层112和牺牲层114的其它合适的材料。在一些可选实施例中，绝缘层112的材料可以选自氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼掺杂的磷硅酸盐玻璃(BPSG)，并且牺牲层114的材料可以选自氧化硅、氮氧化硅、PSG、BSG或BPSG。在一些实施例中，绝缘层112具有相同的介电材料，诸如氧化硅。但是，本发明的实施例不限于此。在一些可选实施例中，绝缘层112可以具有不同的介电材料。类似地，在一些实施例中，牺牲层114具有相同的介电材料，诸如氮化硅。但是，本发明的实施例不限于此。在一些可选实施例中，牺牲层114可以具有不同的介电材料。在一些实施例中，用于形成绝缘层112和牺牲层114的每个的方法包括沉积工艺，诸如化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺。
在一些实施例中，衬底100是形成在互补金属氧化物半导体(CMOS)集成电路上方的蚀刻停止层。在这些实施例中，衬底100的材料相对于多层堆叠件110中的材料具有足够的蚀刻选择性。在这些实施例中，衬底100的材料包括碳化硅、氮氧化硅、碳氧化硅、碳氮化硅、氧化硅或氮化硅。在绝缘层112和牺牲层114由氧化硅和氮化硅制成的一些实施例中，衬底100的材料由碳化硅形成。但是，本发明不限于此。在一些可选实施例中，衬底100是半导体晶圆或绝缘体上半导体(SOI)晶圆。
在一些实施例中，沿方向Z，绝缘层112具有在约15nm至约90nm的范围内的厚度t1，并且牺牲层114具有在约15nm至约90nm的范围内的厚度t2。在一些实施例中，绝缘层112形成为具有与牺牲层114不同的厚度。在一些可选实施例中，绝缘层112形成为具有与牺牲层114相同的厚度。例如，牺牲层114的厚度t2大于或小于绝缘层112的厚度t1的约50％至约200％。在一些实施例中，多层堆叠件110沿方向Z具有在约1000nm至约10000nm的范围内的总高度h1。
参考图2A和图2B，在多层堆叠件110中形成沟槽TR1。如图2B所示，沟槽TR1沿方向Z穿透多层堆叠件110。也就是说，沟槽TR1在多层堆叠件110中垂直延伸。在所示的实施例中，沟槽TR1垂直延伸穿过多层堆叠件110的所有层(即，所有绝缘层112和牺牲层114)并且暴露衬底100。也就是说，沟槽TR1的底面由衬底100限定。换句话说，在沟槽TR1的底部处暴露衬底100。但是，本发明不限于此。在一些可选实施例中，沟槽TR1垂直延伸穿过多层堆叠件110的一些但并非所有层。例如，沟槽TR1可以垂直延伸穿过所有牺牲层114并且暴露最底部的绝缘层112。虽然为了说明的目的在图2A和图2B中示出了三个沟槽TR1，但是本领域技术人员可以理解，沟槽TR1的数量可以多于图2A和图2B中所描述的数量，并且可以基于需求和/或设计布局指定。
如图2A的顶视图所示，垂直穿透多层堆叠件110的沟槽TR1沿垂直于方向Z的方向Y横向延伸，并且沿垂直于方向Y和方向Z的方向X布置。因此，多层堆叠件110由沟槽TR1切割成多个条状部分。在这种情况下，在下文中多个条状部分称为多层堆叠件110的剩余部分。此外，在形成沟槽TR1之后，多层堆叠件110的每个剩余部分沿方向X设置在两个相邻的沟槽TR1之间。也就是说，多层堆叠件110的两个相邻的剩余部分通过相应的沟槽TR1彼此间隔开。在一些实施例中，多层堆叠件110的剩余部分沿方向X具有在约70nm至约400nm范围内的宽度w1，并且具有关于图1A和图1B讨论的高度h1。在一些实施例中，沟槽TR1沿方向X具有在约70nm至约400nm的范围内的宽度w2。多层堆叠件110的每个剩余部分的高宽比(AR)是高度h1与多层堆叠件110的剩余部分的最窄部件的宽度(其是在处理的该步骤处的宽度w1)的比率。此外，如图2B所示，沟槽TR1暴露多层堆叠件110的剩余部分的侧面。也就是说，沟槽TR1的侧壁由多层堆叠件110的剩余部分限定。在所示的实施例中，沟槽TR1完全暴露多层堆叠件110的剩余部分的侧面。也就是说，沟槽TR1暴露多层堆叠件110的剩余部分中的所有层(即，所有绝缘层112和牺牲层114)的侧面。但是，本发明不限于此。在一些可选实施例中，沟槽TR1部分暴露多层堆叠件110的剩余部分的侧面。在一些实施例中，在当前步骤中，绝缘层112的侧面与牺牲层114的侧面基本共面或齐平。
在一些实施例中，用于形成沟槽TR1的方法包括光刻工艺和蚀刻工艺(例如，各向异性蚀刻工艺)。因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以衬底100可以在蚀刻工艺期间保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且牺牲层114由氮化硅形成的一些实施例中，沟槽TR1通过使用混合有氢(H2)气或氧(O2)气的基于氟的气体(例如，C4F6)的干蚀刻形成。
参考图3A和图3B，多层堆叠件110的剩余部分中的牺牲层114相对于多层堆叠件110的剩余部分中的绝缘层112横向凹进。如图3B所示，去除牺牲层114的由沟槽TR1暴露的部分以形成凹槽R。在两个相邻的绝缘层112之间形成凹槽R的每个。凹槽R的每个连接至(例如，与相应的沟槽TR1空间通信)相应的沟槽TR1。从另一角度看，如图3B所示，牺牲层114的侧面由凹槽R和沟槽TR1暴露，并且牺牲层114的暴露的侧面不再与绝缘层112的暴露的侧面共面，但是从绝缘层112的暴露的侧面横向凹进。虽然牺牲层114的暴露的侧面在图3B中示出为是笔直的，但是侧壁可以是凹的或凸的。
在一些实施例中，用于横向使牺牲层114凹进的方法包括蚀刻工艺，诸如各向同性蚀刻工艺。在这样的蚀刻工艺期间，因为相对于牺牲层114具有足够的蚀刻选择性，可以几乎不蚀刻绝缘层112。也就是说，用于形成凹槽R的蚀刻工艺是对牺牲层114的材料具有选择性的蚀刻工艺(例如，以比绝缘层112的材料更快的速率选择性蚀刻牺牲层114的材料)。从另一角度看，因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以在这样的蚀刻工艺期间衬底100可以保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且牺牲层114由氮化硅形成的一些实施例中，通过使用磷酸(H3PO4)的湿蚀刻使沟槽TR1扩大以形成凹槽R。但是，本发明的实施例不限于此。在一些可选实施例中，可以使用对牺牲层114的材料具有选择性的干蚀刻。
在形成之后，凹槽R的每个具有沿方向X延伸越过相应的绝缘层112的暴露的侧面的深度d1。在凹槽R达到期望的深度d1之后，可以使用定时蚀刻工艺以停止凹槽R的蚀刻。在一些实施例中，凹槽R的深度d1在约10nm至约20nm的范围内。从另一角度看，形成凹槽R减小了牺牲层114的宽度。在一些实施例中，在形成凹槽R之后，牺牲层114的每个沿方向X具有在约20nm至约360nm的范围内的宽度w3。如以上指出的，多层堆叠件110的每个剩余部分的高宽比(AR)是高度h1与多层堆叠件110的剩余部分的最窄部件的宽度(其是在处理的该步骤处的宽度w3)的比率。因此，形成凹槽R增大了多层堆叠件110的每个剩余部分的高宽比。
参考图4A、图4B和图4C，在凹槽R中形成栅极介电层120。详细地，如图4B和图4C所示，在凹槽R中的一个中以一对一的关系形成栅极介电层120的每个。形成栅极介电层120以覆盖或接触牺牲层114的由相应的凹槽R暴露的侧面。因此，在多层堆叠件110的每个剩余部分中，沿方向X的相邻的栅极介电层120通过相应的牺牲层114彼此横向间隔开。此外，如图4B所示，牺牲层114中的一个和相应的栅极介电层120在多层堆叠件110的每个剩余部分中处于基本相同的水平。在此，当元件描述为“处于基本相同的水平”时，在基本相同的高度处形成元件。从另一角度看，如图4B所示，栅极介电层120嵌入两个相邻的绝缘层112之间。换句话说，沿方向Z的栅极介电层120通过相应的绝缘层112彼此垂直间隔开。
在一些实施例中，栅极介电层120通过以下步骤形成。首先，在衬底100上方形成栅极介电材料，以填充在绝缘层112之间的凹槽R中。在一些实施例中，栅极介电材料不仅填充凹槽R，而且还覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面。在一些实施例中，用于形成栅极介电材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。之后，去除栅极介电材料的覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面的部分，以便形成分隔的和不连接的栅极介电层120。在一些实施例中，用于去除栅极介电材料的一些部分的方法包括实施各向同性蚀刻工艺。但是，本发明不限于此。在一些可选实施例中，实施各向异性蚀刻工艺，随后实施各向同性蚀刻工艺以去除铁电材料的一些部分。
在一些实施例中，栅极介电层120的栅极介电材料包括具有大于约10的介电常数(k)的高k材料。在一些实施例中，高k材料包括金属氧化物，诸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO或它们的组合。在一些实施例中，栅极介电层120可选地包括硅酸盐，诸如HfSiO、LaSiO、AlSiO或它们的组合。
如图4C的平面图所示，栅极介电层120沿方向Y横向延伸。在一些实施例中，栅极介电层120沿方向Z具有与牺牲层114的厚度t2基本相同的厚度t3，如图4B所示。在一些实施例中，栅极介电层120的厚度t3在约15nm至约90nm的范围内。在一些实施例中，沿方向X，栅极介电层120具有小于凹槽R的深度d1的宽度w4。也就是说，凹槽R由相应的栅极介电层120部分占据。在栅极介电层120达到期望的宽度w4之后，可以使用定时蚀刻工艺以停止栅极介电材料的蚀刻。在一些实施例中，栅极介电层120的宽度w4沿方向X在约5nm至约10nm的范围内。
继续参考图4B和图4C，在凹槽R中形成沟道层122。详细地，如图4B和图4C所示，在凹槽R中的一个中以一对一的关系形成沟道层122的每个。形成沟道层122以覆盖或接触相应的栅极介电层120的由相应的凹槽R暴露的侧面。因此，在多层堆叠件110的每个剩余部分中，沿方向X的沟道层122通过相应的栅极介电层120和相应的牺牲层114彼此横向间隔开。此外，如图4B所示，牺牲层114、相应的栅极介电层120和相应的沟道层122中的一个在多层堆叠件110的每个剩余部分中处于基本相同的水平。从另一角度看，如图4B所示，沟道层122嵌入两个相邻的绝缘层112之间。换句话说，沿方向Z的沟道层122通过相应的绝缘层112彼此垂直间隔开。
在一些实施例中，沟道层122通过以下步骤形成。首先，在衬底100上方形成沟道材料以填充在绝缘层112之间的凹槽R中。在一些实施例中，沟道材料不仅填满凹槽R，而且还覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面。在一些实施例中，用于形成沟道材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。之后，去除沟道材料的覆盖绝缘层112的由沟槽TR1暴露的侧面、最顶部绝缘层112的顶面和衬底100的由沟槽TR1暴露的顶面的部分，以便形成分隔的和不连接的沟道层122。在一些实施例中，用于去除沟道材料的一些部分的方法包括实施各向异性蚀刻工艺。
在一些实施例中，沟道层122的沟道材料包括金属氧化物(或氧化物半导体)，诸如基于铟的氧化物材料(例如，氧化物铟镓锌(IGZO)、氧化铟锡(ITO)、氧化铟镓锌锡(IGZTO))。用于沟道层122的其它合适的材料包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化钨(WO)、氧化钽(TaO)和氧化钼(MoO)。
如图4C的平面图所示，沟道层122沿方向Y横向延伸，并且栅极介电层120的每个设置在相应的沟道层122和相应的牺牲层114之间。在一些实施例中，沟道层122沿方向Z具有与牺牲层114的厚度t2基本相同的厚度t4，如图4B所示。在一些实施例中，沟道层122的厚度t4在约20nm至约100nm的范围内。在一些实施例中，沿方向X，沟道层122具有小于凹槽R的深度d1的宽度w5。在一些实施例中，沟道层122的宽度w5沿方向X在约5nm至约10nm的范围内。
在一些实施例中，如图4B所示，每个沟道层122的由相应的沟槽TR1暴露的侧面与相邻的绝缘层112的由相应的沟槽TR1暴露的侧面基本共面或齐平。在这种情况下，栅极介电层120的宽度w4和沟道层122的宽度w5的总和与凹槽R的深度d1基本相同。但是，本发明不限于此。在一些可选实施例中，每个沟道层122的由相应的沟槽TR1暴露的侧面从相邻的绝缘层112的由相应的沟槽TR1暴露的侧面稍微凹进非零距离。非零距离的范围例如为从约1nm至约5nm。
参考图5A、图5B和图5C，在形成沟道层122之后，形成介电壁124以填满沟槽TR1。如图5A、图5B和图5C所示，介电壁124与绝缘层112的由沟槽TR1暴露的侧面和沟道层122的由沟槽TR1暴露的侧面接触。在每个沟道层122的由相应的沟槽TR1暴露的侧面与相邻的绝缘层112的由相应的沟槽TR1暴露的侧面基本共面或齐平的一些实施例中，与绝缘层112的侧面和沟道层122的由相应的沟槽TR1暴露的侧面接触的介电壁124的每个侧面具有基本光滑的轮廓。在一些实施例中，如图5A、图5B和图5C所示，与绝缘层112的侧面和沟道层122的由相应的沟槽TR1暴露的侧面接触的介电壁124的每个侧面是基本笔直的。但是，本发明不限于此。在每个沟道层122的由相应的沟槽TR1暴露的侧面从相邻的绝缘层112的由相应的沟槽TR1暴露的侧面稍微凹进的一些实施例中，与绝缘层112的侧面和沟道层122的由相应的沟槽TR1暴露的侧面接触的介电壁124的每个侧面具有不均匀的轮廓。在这样的实施例中，介电壁124可以具有与相应的沟道层122的由相应的沟槽TR1暴露的侧面接触的横向突出部分。
在一些实施例中，如图5B所示，介电壁124的底面与衬底100的由沟槽TR1暴露的顶面接触。但是，本发明不限于此。在沟槽TR1垂直延伸穿过多层堆叠件110的一些但并非所有层的实施例中，介电壁124的底面与多层堆叠件110的剩余部分接触。
在一些实施例中，介电壁124通过以下步骤形成。在形成沟道层122之后，形成介电材料以填满在沟槽TR1中。介电材料可以包括氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等或它们的组合，并且可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料之后，可以实施诸如化学机械平坦化(CMP)工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽TR1之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面上方。也就是说，平坦化工艺暴露多层堆叠件110，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)和介电材料的剩余部分的顶面彼此基本共面或齐平。介电材料的在沟槽TR1中的剩余部分形成介电壁124。
如图5C的平面图所示，介电壁124沿方向Y横向延伸，并且沟道层122的每个设置在相应的介电壁124和相应的栅极介电层120之间。在一些实施例中，介电壁124沿方向Z具有与多层堆叠件110的总高度h1基本相同的高度h2，如图5B所示。在一些实施例中，介电壁124的高度h2在约1000nm至约10000nm的范围内。在一些实施例中，介电壁124沿方向X具有与沟槽TR1的宽度w2基本相同的宽度w6。在一些实施例中，介电壁124的宽度w6在约70nm至约400nm的范围内。
参考图6A、图6B和图6C，在介电壁124、绝缘层112和沟道层122中形成通孔TH1。详细地，如图6A、图6B和图6C所示，每个通孔TH1沿方向Z穿透相应的介电壁124、相应的绝缘层112和相应的沟道层122以暴露衬底100。也就是说，每个通孔TH1垂直延伸穿过相应的介电壁124、相应的绝缘层112和相应的沟道层122。此外，如图6C所示，通孔TH1穿透沟道层122以切断沟道层122，从而使得沟道层122的每个呈现为不连续的沟道层。但是，本发明不限于此。在一些可选实施例中，通孔TH1可以穿透沟道层122而不切断沟道层122。在这种情况下，沟道层122的每个仍然是连续的沟道层。此外，如图6B所示，在形成通孔TH1之后，栅极介电层120的与沟道层122接触的侧面由通孔TH1暴露。但是，本发明不限于此。在通孔TH1穿透沟道层122而不切断沟道层122的实施例中，栅极介电层120不由通孔TH1暴露。虽然为了说明的目的在图6A中示出了八个通孔TH1，但是本领域技术人员可以理解，通孔TH1的数量可以多于图6A中所描述的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，通孔TH1彼此横向分隔开。如图6A、图6B和图6C所示，布置在相同介电壁124中的通孔TH1通过这种介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。从另一角度看，如图6A和图6C所示，通孔TH1分别布置为具有沿方向Y延伸的多个列，并且通孔TH1的两个相邻的列沿方向X彼此间隔开。相同列中的通孔TH1通过相应的介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。布置在相同介电壁124中的通孔TH1的相邻的列中的一个中的通孔TH1通过这种介电壁124与这种相邻的列中的另一个中的通孔TH1横向分隔开。
在一些实施例中，通孔TH1通过使用光刻工艺和蚀刻工艺形成。可以在多层堆叠件110上方形成掩模图案，诸如图案化的光刻胶。然后可以通过使用掩模图案作为蚀刻掩模实施蚀刻工艺，以去除介电壁124、绝缘层112和沟道层122的部分，以便形成通孔TH1。在完成蚀刻工艺之后，可以通过诸如灰化或剥离的合适的去除工艺去除掩模图案(例如，图案化的光刻胶)。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺。
参考图7A、图7B和图7C，形成存储器柱126以填满通孔TH1。详细地，如图7A、图7B和图7C所示，每个存储器柱126沿方向Z穿透相应的介电壁124、相应的绝缘层112和相应的沟道层122，并且到达衬底100的由相应的通孔TH1暴露的顶面。也就是说，每个存储器柱126垂直延伸穿过相应的介电壁124、相应的绝缘层112和相应的沟道层122。在一些实施例中，每个存储器柱126形成为通过不止一个侧面与相应的沟道层122中的一个横向接触。在所示的实施例中，如图7C所示，因为通孔TH1切断沟道层122以暴露栅极介电层120的侧面，所以每个存储器柱126的填满相应的通孔TH1的两个侧面与相应的沟道层122中的一个横向接触。从另一角度看，填满通孔TH1的存储器柱126与栅极介电层120的由通孔TH1暴露的侧面接触。但是，本发明不限于此。在通孔TH1穿透沟道层122而不切断沟道层122的实施例中，每个存储器柱126的部分嵌入相应的沟道层122中。在这种情况下，每个存储器柱126的填满相应的通孔TH1的三个侧面与相应的沟道层122中的一个横向接触。虽然为了说明的目的在图7A中示出了八个存储器柱126，但是本领域技术人员可以理解，存储器柱126的数量可以多于图7A所描述的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，存储器柱126彼此横向分隔开。如图7A、图7B和图7C所示，布置在相同介电壁124中的存储器柱126通过这种介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。从另一角度看，如图7A和图7C所示，存储器柱126分别布置在行和列的阵列中。详细地，存储器柱126分别布置为具有沿方向Y延伸的多个列，并且存储器柱126的相邻的列沿方向X彼此间隔开。相同列中的存储器柱126通过相应的介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。布置在相同介电壁124中的存储器柱126的相邻的列中的一个中的存储器柱126通过这种介电壁124与这种相邻的列中的另一个中的存储器柱126横向分隔开。
在一些实施例中，存储器柱126的每个包括电极E1、切换层SL和电极E2。在所示的实施例中，如图7A、图7B和图7C所示，在每个存储器柱126中，切换层SL设置在电极E1和电极E2之间。详细地，如图7A的顶视图所示，在每个存储器柱126中，切换层SL的内侧面与电极E2的侧面接触，并且电极E1的内侧面与切换层SL的外侧面接触。也就是说，在每个存储器柱126中，切换层SL包裹电极E2，并且电极E1包裹切换层SL。换句话说，在每个存储器柱126中，切换层SL夹在电极E1和电极E2之间并且与电极E1和电极E2物理接触。从另一角度看，如图7A、图7B和图7C所示，因为每个存储器柱126沿方向Z穿透相应的介电壁124、相应的绝缘层112和相应的沟道层122，所以每个存储器柱126中的电极E1的外侧面与相应的介电壁124、相应的绝缘层112和相应的沟道层122接触。
在一些实施例中，存储器柱126通过以下步骤形成。首先，电极E1通过沉积共形覆盖通孔TH1的底面和侧壁、最顶部绝缘层112的顶面和介电壁124的顶面的导电材料；以及然后实施各向异性蚀刻工艺以去除导电材料的在通孔TH1的底面、最顶部绝缘层112的顶面和介电壁124的顶面上的部分形成。在这种情况下，电极E1可以具有与最顶部绝缘层112相邻的圆形或弯曲的顶面。在一些实施例中，电极E1可以具有平坦的顶面，如图7B所示。可以通过CVD工艺或ALD工艺沉积电极E1的导电材料。在形成电极E1之后，切换层SL通过沉积共形覆盖通孔TH1的底面、电极E1的顶面和侧面、最顶部绝缘层112的顶面和介电壁124的顶面的切换材料；以及然后实施各向异性蚀刻工艺以去除切换材料的在通孔TH1的底面、电极E1的顶面、最顶部绝缘层112的顶面和介电壁124的顶面上的部分形成。在这种情况下，切换层SL可以具有圆形或弯曲的顶面。在一些实施例中，切换层SL可以具有平坦的顶面，如图7B所示。可以通过CVD工艺或ALD工艺沉积切换层SL的切换材料。在形成切换层SL之后，形成导电材料以填满在通孔TH1中。导电材料可以通过沉积工艺(例如，CVD工艺、ALD工艺或物理汽相沉积(PVD)工艺)、镀工艺或它们的组合形成。在形成导电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除导电材料的在通孔TH1之外的部分。在一些实施例中，通过平坦化工艺去除的导电材料的部分位于电极E1的顶面、切换层SL的顶面、最顶部绝缘层112的顶面和介电壁124的顶面上方。在一些实施例中，平坦化工艺暴露多层堆叠件110和介电壁124，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)、介电壁124的顶面和导电材料的剩余部分的顶面彼此基本共面或齐平。导电材料的在通孔TH1中的剩余部分形成电极E2。
在一些实施例中，通过横跨切换层SL施加适当的电压差，每个切换层SL能够在多个电阻状态之间切换。因此，切换层SL可以配置为存储多个逻辑状态。在一些实施例中，切换层SL的切换材料是能够通过横跨切换层SL施加适当的电压差而在两个不同的结晶度之间切换的相变材料。例如，由于电极E1和电极E2之间的电压差导致的焦耳热，切换层SL的结晶度改变。在一些实施例中，相变材料是硫属化物材料。在这些实施例中，硫属化物材料可以包括Ge、Te和Sb中的一种或多种。例如，硫属化物材料可以是GeSbTe，诸如Ge2Sb2Te5(GST225)、Ge4Sb2Te4(GST424等)。在某些情况下，硫属化物材料可以掺杂有N、Si、C、In、Ga等，并且这种硫属化物材料的实例可以是掺杂的Ge6Sb1Te2(GST612)。在切换层SL由相变材料形成的实施例中，电极E1和电极E2的材料分别包括W、TiN、Ru、TaN或其它金属材料。
在可选实施例中，通过在切换层SL中是否形成导电丝确定切换层SL在多个电阻状态之间的切换。在这些可选实施例中，切换层SL的切换材料可以是其中可以形成导电丝的可变电阻材料，包括金属氧化物(诸如HfO2、ZrO2、HfZrO、HfAlO、HfSiO、HfSrO或HfYO)、金属氮氧化物(诸如HfON)或氧化金属(诸如WOx、HfOx或AlOx)。并且，在这些可选实施例中，电极E1和电极E2的材料分别包括W、TiN、Ru、TaN或其它导电材料。
参考图8A、图8B、图8C和图8D，在介电壁124、绝缘层112和沟道层122中形成通孔TH2。详细地，如图8A、图8C和图8D所示，每个通孔TH2沿方向Z穿透相应的介电壁124、相应的绝缘层112和相应的沟道层122以暴露衬底100。也就是说，每个通孔TH2垂直延伸穿过相应的介电壁124、相应的绝缘层112和相应的沟道层122。此外，如图8C所示，通孔TH2穿透沟道层122以切断沟道层122，从而使得沟道层122的每个呈现为具有比形成通孔TH1之后更多的不连续段的不连续沟道层。但是，本发明不限于此。在一些可选实施例中，通孔TH2可以穿透沟道层122而不切断沟道层122。此外，如图8D所示，在形成通孔TH2之后，栅极介电层120的与沟道层122接触的侧面由通孔TH2暴露。但是，本发明不限于此。在通孔TH2穿透沟道层122而不切断沟道层122的实施例中，栅极介电层120不由通孔TH2暴露。虽然为了说明的目的在图8A中示出了八个通孔TH2，但是本领域技术人员可以理解，通孔TH2的数量可以多于图8A中所描述的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，通孔TH2彼此横向分隔开。如图8A和图8C所示，通孔TH2分别布置为具有沿方向Y延伸的多个列，并且通孔TH2的两个相邻的列沿方向X彼此间隔开。布置在相同介电壁124中的通孔TH2的相邻的列中的一个的通孔TH2通过这种介电壁124与这种相邻的列中的另一个中的通孔TH2横向分隔开。此外，如图8A、图8C和图8D所示，相同列中的通孔TH2通过相应的介电壁124、相应的绝缘层112、相应的沟道层122和相应的存储器柱126彼此横向分隔开。从另一角度看，如图8A和图8C所示，存储器柱126和通孔TH2分别布置在行和列的阵列中。详细地，相同列中的存储器柱126和通孔TH2沿方向Y交替布置。也就是说，相同列中的存储器柱126和通孔TH2通过相应的介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。
在一些实施例中，通孔TH2通过使用光刻工艺和蚀刻工艺形成。可以在多层堆叠件110上方形成掩模图案，诸如图案化的光刻胶。然后可以通过使用掩模图案作为蚀刻掩模实施蚀刻工艺，以去除介电壁124、绝缘层112和沟道层122的部分，以便形成通孔TH2。在完成蚀刻工艺之后，可以通过诸如灰化或剥离的合适的去除工艺去除掩模图案(例如，图案化的光刻胶)。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺。
参考图9A、图9B、图9C和图9D，形成导电柱128以填满通孔TH2。详细地，如图9A、图9C和图9D所示，每个导电柱128沿方向Z穿透相应的介电壁124、相应的绝缘层112和相应的沟道层122，并且到达衬底100的由相应的通孔TH2暴露的顶面。也就是说，每个导电柱128垂直延伸穿过相应的介电壁124、相应的绝缘层112和相应的沟道层122。在一些实施例中，每个导电柱128形成为通过不止一个侧面与相应的沟道层122中的一个横向接触。在所示的实施例中，如图9C所示，因为通孔TH2切断沟道层122以暴露栅极介电层120的侧面，所以每个导电柱128的填满相应的通孔TH2的两个侧面与相应的沟道层122中的一个横向接触。从另一角度看，填满通孔TH2的导电柱128与栅极介电层120的由通孔TH2暴露的侧面接触。但是，本发明不限于此。在通孔TH2穿透沟道层122而不切断沟道层122的实施例中，每个导电柱128的部分嵌入相应的沟道层122中。在这种情况下，每个导电柱128的填满相应的通孔TH2的三个侧面与相应的沟道层122中的一个横向接触。虽然为了说明的目的在图9A中示出了八个导电柱128，但是本领域技术人员可以理解，导电柱128的数量可以多于图9A中所描述的数量，并且可以基于需求和/或设计布局指定。
在一些实施例中，导电柱128彼此横向分隔开。如图9A和图9C所示，导电柱128分别布置为具有沿方向Y延伸的多个列，并且导电柱128的两个相邻的列沿方向X彼此间隔开。布置在相同介电壁124中的导电柱128的相邻的列中的一个中的导电柱128通过这种介电壁124与这种相邻的列中的另一个中的导电柱128横向分隔开。此外，如图9A、图9C和图9D所示，相同列中的导电柱128通过相应的介电壁124、相应的绝缘层112、相应的沟道层122和相应的存储器柱126彼此横向分隔开。从另一角度看，如图9A和图9C所示，存储器柱126和导电柱128分别布置在行和列的阵列中。详细地，相同列中的存储器柱126和导电柱128沿方向Y交替布置。也就是说，相同列中的存储器柱126和导电柱128通过相应的介电壁124、相应的绝缘层112和相应的沟道层122彼此横向分隔开。
在一些实施例中，导电柱128通过以下步骤形成。在形成通孔TH2之后，形成导电材料以填满在通孔TH2中。导电材料可以包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，并且可以通过沉积工艺(例如，CVD工艺、ALD工艺或PVD工艺)、镀工艺或它们的组合形成。在形成导电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除导电材料的在通孔TH2之外的部分。在一些实施例中，导电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面、介电壁124的顶面和存储器柱126的顶面上方。在一些实施例中，平坦化工艺暴露多层堆叠件110和介电壁124，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)、介电壁124的顶面和导电材料的剩余部分的顶面彼此基本共面或齐平。导电材料的在通孔TH2中的剩余部分形成导电柱128。
如图6A至图9A、图6B至图9B、图6C至图9C和图8D至图9D所示，在已经形成存储器柱126之后，形成导电柱128，即，用于形成存储器柱126的步骤先于用于形成导电柱128的步骤。但是，本发明不限于此。在一些可选实施例中，用于形成导电柱128的步骤可以先于用于形成存储器柱126的步骤。
在形成与沟道层122接触的导电柱128之后，随后通过替换工艺用栅极层118替换牺牲层114，这将在图10A至图12A、图10B至图12B、图10C至图12C和图10D至图12D中详细描述。
参考图10A、图10B、图10C和图10D，在多层堆叠件110中形成沟槽TR2。在所示的实施例中，沟槽TR2穿透多层堆叠件110的在沿方向Z形成的凹槽R(如参考图3A和图3B所描述的)之后呈现的剩余部分。为了避免混乱并且为了便于讨论，在下文中的讨论中，多层堆叠件110的在形成凹槽R之后形成的剩余部分称为多层堆叠件110的剩余部分。详细地，在多层堆叠件110的剩余部分中的一个中以一对一的关系形成沟槽TR2的每个。从另一角度看，在所示的实施例中，沟槽TR2的每个垂直延伸穿过多层堆叠件110的相应的剩余部分的所有层(即，所有绝缘层112和牺牲层114)以暴露衬底100。也就是说，多层堆叠件110的每个剩余部分可以被认为是由相应的沟槽TR2切成两个半部分。但是，本发明不限于此。在一些可选实施例中，沟槽TR2垂直延伸穿过多层堆叠件110的剩余部分的一些但并非所有层。例如，沟槽TR2可以延伸穿过所有牺牲层114并且暴露最底部绝缘层112。
如图10A的顶视图和图10C的平面图所示，沟槽TR2沿方向Y横向延伸并且沿方向X布置。此外，在形成沟槽TR2之后，多层堆叠件110的每个剩余部分的两个半部分通过沟槽TR2中的一个彼此横向间隔开。在一些实施例中，沟槽TR2具有沿方向X在约5nm至约10nm的范围内的宽度w7。也就是说，多层堆叠件110的剩余部分的两个半部分通过等于沟槽TR2的宽度w7的分隔距离彼此横向间隔开。此外，如图10B所示，每个沟槽TR2暴露多层堆叠件110的相应的剩余部分的每个半部分中的剩余的牺牲层114。
在一些实施例中，用于形成沟槽TR2的方法包括光刻工艺和蚀刻工艺(例如，各向异性蚀刻工艺)。因为衬底100相对于多层堆叠件110中的材料具有足够的蚀刻选择性，所以在蚀刻工艺期间衬底100可以保持基本完整。在衬底100由碳化硅形成、绝缘层112由氧化硅形成并且牺牲层114由氮化硅形成的一些实施例中，沟槽TR2通过使用混合有氢(H2)气或氧(O2)气的基于氟的气体(例如，C4F6)的干蚀刻形成。在一些实施例中，用于形成沟槽TR2的蚀刻工艺可以类似于用于形成关于图2A和图2B所描述的沟槽TR1的蚀刻工艺。
参考图11A、图11B、图11C和图11D，选择性去除剩余的牺牲层114以在绝缘层112之间形成间隙G。通过经由沟槽TR2去除剩余的牺牲层114，先前与牺牲层114接触的绝缘层112和栅极介电层120的表面当前由间隙G暴露。此外，因为栅极介电层120、介电壁124、存储器柱126和导电柱128连接至绝缘层112，所以栅极介电层120、介电壁124、存储器柱126和导电柱128可以为绝缘层112提供支撑，并且防止绝缘层112在去除剩余的牺牲层114之后塌陷。在一些实施例中，用于去除剩余牺牲层114的方法包括各向同性蚀刻工艺。因为衬底100、绝缘层112和栅极介电层120相对于牺牲层114可以具有足够的蚀刻选择性，所以可以在这样的各向同性蚀刻工艺期间选择性去除牺牲层114。
参考图12A、图12B、图12C和图12D，在先前由牺牲层114占据的间隙G中形成栅极层118。换句话说，多层堆叠件110的剩余部分的每个半部分中先前存在的牺牲层114当前由栅极层118替换。在形成栅极层118之后，形成包括垂直交替堆叠在衬底100上的绝缘层112和栅极层118的堆叠结构ST。也就是说，在对关于图10A至图12A、图10B至图12B、图10C至图12C和图10D至图12D所描述的多层堆叠件110的剩余部分实施替换工艺之后，多层堆叠件110的剩余部分变成堆叠结构ST。详细地，如图10B、图10D、图12B和图12D所示，在实施替换工艺之后，多层堆叠件110的每个剩余部分变成两个堆叠结构ST。因为牺牲层114、相应的栅极介电层120和相应的沟道层122在如参考图4A、图4B和图4C所描述的多层堆叠件110的每个剩余部分中处于基本相同的水平，所以替换堆叠结构ST中的牺牲层114的栅极层118与相应的栅极介电层120和相应的沟道层122处于基本相同的水平。
在一些实施例中，堆叠结构ST彼此横向间隔开。详细地，如图12A、图12B、图12C和图12D所示，沟槽TR2中的一个的相对侧处的两个相邻的堆叠结构ST通过沟槽TR2中的一个彼此横向间隔开。在一些实施例中，沟槽TR2中的一个的相对侧处的两个相邻的堆叠结构ST通过等于关于图10A、图10B、图10C和图10D所描述的沟槽TR2的宽度w7的分隔距离彼此横向间隔开。此外，如图12A、图12B、图12C和图12D所示，介电壁124中的一个的相对侧处的两个相邻的堆叠结构ST通过介电壁124、相应的栅极介电层120、相应的沟道层122、相应的存储器柱126和相应的导电柱128中的一个彼此横向间隔开。如图12A的顶视图和图12C的平面图所示，堆叠结构ST沿方向Y横向延伸并且沿方向X布置。在一些实施例中，堆叠结构ST的栅极层118沿方向Z具有与栅极介电层120的厚度t3基本相同的厚度t5。在一些实施例中，栅极层118的厚度t5在约15nm至约90nm的范围内。在一些实施例中，沿方向X，栅极层118具有在约10nm至约160nm的范围内的宽度w8。
在一些实施例中，在间隙G中的一个内以一对一的关系形成栅极层118的每个。如图12B、图12C和图12D所示，形成栅极层118以覆盖或接触栅极介电层120的由相应的间隙G暴露的侧面。也就是说，形成栅极层118以覆盖或接触栅极介电层120的与栅极介电层120的另一侧面(与相应的沟道层122、相应的存储器柱126和相应的导电柱128接触)相对的侧面。在一些实施例中，栅极层118的由沟槽TR2暴露的侧面与相邻的绝缘层112的由沟槽TR2暴露的侧面基本共面或齐平，如图10B所示。但是，本发明不限于此。在一些可选实施例中，每个栅极层118的由相应的沟槽TR2暴露的侧面从相邻的绝缘层112的由相应的沟槽TR2暴露的侧面稍微凹进非零距离。非零距离的范围例如为从约1nm至约5nm。
在一些实施例中，栅极层118通过以下步骤形成。首先，在衬底100上方形成栅极材料以填满沟槽TR2和绝缘层112之间的间隙G。在一些实施例中，栅极材料不仅填满间隙G和沟槽TR2，而且还覆盖堆叠结构ST中的最顶部绝缘层112的顶面、存储器柱126的顶面、导电柱128的顶面和介电壁124的顶面。在一些实施例中，用于形成栅极材料的方法包括沉积工艺，诸如CVD工艺或ALD工艺。栅极材料可以包括铜、钨、钴、铝、氮化钨、钌、银、金、铑、钼、镍、镉、锌、它们的合金、它们的组合等。之后，通过诸如各向异性蚀刻工艺的蚀刻工艺去除堆叠结构ST中栅极材料的未由绝缘层112覆盖的部分。导电材料的剩余部分形成栅极层118。换句话说，堆叠结构ST中的绝缘层112可以在这样的蚀刻工艺期间用作阴影掩模，并且导电材料的这种图案化可以认为是自对准工艺。在一些可选实施例中，可以在栅极层118和相邻的绝缘层112之间形成阻挡层，以便防止栅极层118的金属元素扩散至相邻的绝缘层112。阻挡层也可以提供增大栅极层118和相邻的绝缘层112之间的粘合的功能，并且在一些实例中可以称为胶层。阻挡层可以包括金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆或氮化铪。在一些其它实施例中，阻挡层和栅极层118具有不同的导电材料。例如，栅极层118由钨制成，并且阻挡层由氮化钛制成。
参考图13A、图13B、图13C和图13D，形成介电壁130以填满沟槽TR2。如图13A、图13B、图13C和图13D所示，介电壁130与绝缘层112的由沟槽TR2暴露的侧面和栅极层118的由沟槽TR2暴露的侧面接触。也就是说，介电壁130与相应的绝缘层112的与相应的绝缘层112的另一侧面(与介电壁124接触)相对的侧面接触，并且与相应的栅极层118的与相应的栅极层118的另一侧面(与栅极介电层120接触)相对的侧面接触。在每个栅极层118的由相应的沟槽TR2暴露的侧面与相邻的绝缘层112的由相应沟槽TR2暴露的侧面基本共面或齐平的实施例中，介电壁130的与绝缘层112的侧面和栅极层118的由相应的沟槽TR2暴露的侧面接触的每个侧面具有基本光滑的轮廓。在一些实施例中，如图13A、图13B、图13C和图13D所示，介电壁130的与绝缘层112的侧面和栅极层118的由相应的沟槽TR2暴露的侧面接触的每个侧面是基本笔直的。但是，本发明不限于此。在每个栅极层118的由相应的沟槽TR2暴露的侧面从相邻的绝缘层112的由相应的沟槽TR2暴露的侧面稍微凹进的实施例中，介电壁130的与绝缘层112的侧面和栅极层118的由相应的沟槽TR2暴露的侧面接触的每个侧面具有不均匀的轮廓。在这种情况下，介电壁130可以具有与相应的栅极层118的由相应的沟槽TR2暴露的侧面接触的横向突出部分。在一些实施例中，如图13B和图13D所示，介电壁130的底面与衬底100的由沟槽TR2暴露的顶面接触。但是，本发明不限于此。在一些可选实施例中，介电壁130的底面不与衬底100的由沟槽TR2暴露的顶面接触。例如，介电壁130的底面可以与最底部绝缘层112接触。
在一些实施例中，介电壁130通过以下步骤形成。形成介电材料以填满在沟槽TR2中。介电材料可以包括氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等或它们的组合，并且可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽TR2之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于堆叠结构ST中的最顶部绝缘层112的顶面上方。也就是说，平坦化工艺暴露堆叠结构ST，从而使得在平坦化工艺完成之后，堆叠结构ST的顶面(例如，最顶部绝缘层112的顶面)和介电材料的剩余部分的顶面彼此基本共面或齐平。沟槽TR2中的介电材料的剩余部分形成介电壁130。
如图13A的顶视图和图13C的平面图所示，介电壁130沿方向Y横向延伸。此外，如图13A的顶视图和图13C的平面图所示，介电壁130的每个设置在两个相邻的堆叠结构ST之间。也就是说，介电壁130中的一个的相对侧处的两个相邻的堆叠结构ST通过介电壁130中的一个彼此横向分隔开。在一些实施例中，沿方向X，介电壁130具有与关于图10A至图10D所描述的沟槽TR2的宽度w7基本相同的宽度w9。在一些实施例中，介电壁130的宽度w 9在约5nm至约10nm的范围内。
至此，已经形成了根据本发明的一些实施例的三维存储器器件10。参考图13A、图13B、图13C和图13D，三维存储器器件10包括彼此横向间隔开的堆叠结构ST，其中堆叠结构ST的每个包括垂直交替堆叠在衬底100上的绝缘层112和栅极层118。详细地，堆叠结构ST通过介电壁(例如，介电壁124和介电壁130)彼此横向间隔开。此外，三维存储器器件10也包括堆叠结构ST的每个中的两个相邻的绝缘层112之间的栅极介电层120以及堆叠结构ST的每个中的两个相邻的绝缘层112之间的沟道层122。如图13B、图13C和图13D所示，每个堆叠结构ST中的栅极层118中的一个与栅极介电层120中的一个和沟道层122中的一个处于基本相同的水平。也就是说，在每个堆叠结构ST中，一个栅极层118、一个栅极介电层120和一个沟道层122一起夹在相同的下面的绝缘层112和相同的上面的绝缘层112之间。因此，处于基本相同水平的栅极层118、栅极介电层120和沟道层122可以统称为堆叠结构ST的堆叠层。鉴于此，堆叠结构ST可以被认为是包括沿方向Z交替堆叠在衬底100上的堆叠层(每个包括一个栅极层118、一个栅极介电层120和一个沟道层122)和绝缘层112。从另一角度看，如图13B、图13C和图13D所示，在每个堆叠结构ST中，栅极层118的与相应的栅极介电层120接触的侧面从相邻的绝缘层112的与相应的介电壁124接触的侧面横向凹进。此外，三维存储器器件10也包括：存储器柱126，从衬底100的顶面垂直延伸并且彼此横向分隔开；以及导电柱128，从衬底100的顶面垂直延伸并且彼此横向分隔开，其中存储器柱126的每个包括电极E2、包裹电极E2的切换层SL和包裹切换层SL的电极E1。
在堆叠结构ST中，场效应晶体管(FET)由以下部分共同形成：栅极层118的部分；栅极介电层120和沟道层122的最近部分，其与所述栅极层118位于相同堆叠层中并且横向与栅极层118的所述部分相邻；存储器柱126的电极E1的横向与栅极层118的所述部分相邻的最近部分；以及导电柱128的最近部分，其与所述存储器柱126相邻并且横向与栅极层118的所述部分相邻。也就是说，堆叠结构ST中的一个场效应晶体管可以被认为是包括一个栅极层118、一个栅极介电层120、一个沟道层122、一个导电柱128和一个存储器柱126的电极E1。在一些实施例中，在一个场效应晶体管中，栅极层118用作场效应晶体管的栅极端子，存储器柱126的电极E1用作场效应晶体管的漏极端子，并且导电柱128用作场效应晶体管的源极端子。但是，本发明不限于此。在一些可选实施例中，在一个场效应晶体管中，存储器柱126的电极E1用作场效应晶体管的源极端子，并且导电柱128用作场效应晶体管的漏极端子。此外，如上所述，切换层SL可以配置为通过在电极E1和电极E2之间产生电压差来存储多个逻辑状态，从而使得在一个存储器柱126中，连接至一个场效应晶体管的电极E1的部分、切换层SL的横向与电极E1的所述部分相邻的最近部分以及电极E2的横向与电极E1的所述部分相邻的最近部分共同形成存储元件。因此，如图13C所示，一个场效应晶体管和连接至一个场效应晶体管的一个存储元件共同形成存储器单元MC。详细地，在一个存储器单元MC中，场效应晶体管和存储元件经由相应的存储器柱126的电极E1彼此连接。也就是说，在一个存储器单元MC中，存储器柱126的电极E1由场效应晶体管和存储元件共用。从另一角度看，具有一个场效应晶体管和一个存储元件的存储器单元MC通常称为1-晶体管1-电阻器(1T1R)配置。也就是说，存储器单元MC可以被认为是1T1R存储器单元。
在切换层SL由相变材料形成的那些实施例中，当由于电极E1和电极E2之间的电压差导致的焦耳热而改变切换层SL的结晶度时，切换层SL能够在多个电阻状态之间切换。在这些实施例中，在存储器单元MC中，场效应晶体管的切换影响存储元件的一个端子(即，电极E1)的电压，从而使得场效应晶体管可以确定至存储元件的访问。因此，存储器单元MC中的场效应晶体管可以被认为是存取晶体管。在这些实施例中，存储器单元MC被认为是相变随机存取存储器(PCRAM)单元。
在切换层SL由其中可以形成导电丝的可变电阻材料形成的那些实施例中，当由于电极E1和电极E2之间的电压差导致的电场在切换层SL中形成或未形成导电丝时，切换层SL能够在多个电阻状态之间切换。在这些实施例中，在存储器单元MC中，场效应晶体管的切换影响存储元件的一个端子(即，电极E1)的电压，从而使得场效应晶体管可以确定至存储元件的访问。因此，存储器单元MC中的场效应晶体管可以被认为是存取晶体管。在这些实施例中，存储器单元MC被认为是电阻随机存取存储器(RRAM)单元。
此外，如图13B、图13C和图13D所示，存储器单元MC的堆叠件由以下部分形成：每个堆叠结构ST中沿方向Z(即，垂直方向)堆叠的堆叠层(每个包括一个栅极层118、一个栅极介电层120和一个沟道层122)；以及一个存储器柱126和一个导电柱128，它们彼此相邻并且与所述堆叠层相邻。此外，如图13A、图13B、图13C和图13D所示，存储器单元MC的多个堆叠件沿方向X(即，水平方向)和方向Y(即，水平方向)布置。也就是说，存储器单元MC的多个堆叠件分别布置在行和列的阵列中。详细地，存储器单元MC的多个堆叠件分别布置为具有沿方向Y延伸的多个列和沿方向X延伸的多个行。
如图13B、图13C和图13D所示，沟道层122沿方向Y由存储器单元MC的相应的列共用，并且因此在沟道层122的不同部分中形成这些存储器单元MC的导电沟道。此外，如图13B、图13C和图13D所示，介电壁130中的一个的相对侧处的横向相邻的存储器单元MC通过介电壁130中的一个彼此分隔开。也就是说，介电壁130中的一个的相对侧处的横向相邻的存储器单元MC的栅极层118彼此物理和电分隔开。换句话说，介电壁130中的一个的相对侧处的横向相邻的存储器单元MC包括两个分隔的、独立的栅极层118。因此，在三维存储器器件10中，可以有效防止介电壁130中的一个的相对侧处的横向相邻的存储器单元之间的干扰。此外，如图13B、图13C和图13D所示，介电壁124中的一个的相对侧处的横向相邻的存储器单元MC通过介电壁124中的一个彼此分隔开。也就是说，介电壁124中的一个的一侧处的一个存储器单元MC中的存储器柱126和导电柱128与横向与一个存储器单元MC相邻并且在介电壁124中的一个的另一侧处的另一存储器单元MC中的存储器柱126和导电柱128物理和电分隔开。换句话说，介电壁124中的一个的相对侧处的横向相邻的存储器单元MC分别具有它们自己的一对源极和漏极端子。因此，在三维存储器器件10中，可以有效防止介电壁124中的一个的相对侧处的横向相邻的存储器单元之间的干扰。
此外，虽然未示出，但是三维存储器器件10还包括电连接至存储器柱126和导电柱128的位线和源极线。在一些实施例中，存储器单元MC的每个堆叠件中的存储器柱126的电极E2和导电柱128分别连接至位线中的一个和源极线中的一个。但是，本发明不限于此。在一些可选实施例中，存储器单元MC的每个堆叠件中的存储器柱126的电极E2和导电柱128分别连接至源极线中的一个和位线中的一个。在一些实施例中，位线和源极线沿方向X延伸。在一些实施例中，存储器单元MC的相邻的堆叠件中的存储器柱126的电极E2和导电柱128可以连接至不同的位线和不同的源极线。因此，存储器单元MC的相邻的堆叠件中的存储器单元MC可以由不同的位线和不同的源极线控制，从而可以减小存储器单元MC的相邻的堆叠件中的存储器单元MC之间的干扰。在存储器单元MC的相邻的堆叠件中的存储器柱126的电极E2和导电柱128连接至不同的位线和不同的源极线的实施例中，位线和源极线设置在衬底100的相对侧处。例如，源极线在衬底100下方延伸，而位线在堆叠结构ST之上延伸。作为另一实例，源极线在堆叠结构ST之上延伸，而位线在衬底100下方延伸。但是，本发明不限于此。在一些可选实施例中，位线和源极线可以设置在衬底100的相同侧处。在这样的实施例中，位线和源极线沿方向Y交替布置，其中位线的每个电连接至相同行中的存储器柱126的电极E2，并且源极线的每个电连接至相同行中的导电柱128。
虽然方法的步骤示出和描述为一系列步骤或事件，但是应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。此外，实现本发明的一个或多个实施例不需要所有示出的工艺或步骤。
图14是图13A、图13B、图13C和图13D所示的三维存储器器件的等效电路图。
参考图13B、图13C、图13D和图14，图13B、图13C、图13D所示的每个堆叠结构ST中的栅极层118用作如图14所示的字线WL。包括图13B、图13C、图13D所示的存储器单元MC中的一个中的栅极层118、栅极介电层120、沟道层122、导电柱128和存储器柱126的电极E1的场效应晶体管示出为图14中的晶体管T。在一些实施例中，图13B、图13C、图13D所示的存储器单元MC中的一个中的场效应晶体管的栅极层118用作如图14所示的晶体管T的栅极端子G，图13B、图13C、图13D所示的存储器单元MC中的一个中的场效应晶体管的存储器柱126的电极E1可以用作如图14所示的晶体管T的漏极端子D，并且图13B、图13C、图13D所示的存储器单元MC中的一个中的场效应晶体管的导电柱128可以用作如图14所示的晶体管T的源极端子S。如图14所示，每个字线WL沿方向Y连接晶体管T的相应的列的栅极端子G。在一些实施例中，如图13A所示的存储器单元MC中的一个中的导电柱128和存储器柱126的电极E1分别连接至如图14所示的沿方向Z堆叠的晶体管T的源极端子S和漏极端子D。此外，共同由图13B、图13C、图13D所示的存储器单元MC中的一个中的存储器柱126的电极E1、电极E2以及夹在电极E1和电极E2之间的切换层SL形成的存储元件示出为图14中的可变电阻器R。如图14所示，晶体管T的漏极端子D耦接至可变电阻器R的端部。如图14所示，一个晶体管T和连接至一个晶体管T的一个可变电阻器R共同形成存储器单元MC。如图14所示，存储器单元MC的每个堆叠件中的晶体管T的栅极端子G分别连接至字线WL中的一个。此外，如图14所示，沿方向X的存储器单元MC的相邻的堆叠件的栅极端子G分别连接至不同的字线WL。在一些实施例中，存储器单元MC的每个堆叠件中的晶体管T的源极端子S通过相应的导电柱128连接在一起，并且存储器单元MC的每个堆叠件中的晶体管T的漏极端子D和可变电阻器R通过存储器柱126连接在一起。因此，存储器单元MC的每个堆叠件可以被认为是通过NOR闪存配置连接，并且三维存储器器件10可以被认为是三维NOR存储器器件。
图15是示出根据本发明的一些实施例的半导体结构20的示意性截面图。
参考图13A至图13D和图15，图15所示的半导体结构20包括如参考图13A至图13D所描述的三维存储器器件10。在三维存储器器件10的衬底100是蚀刻停止层的那些实施例中，CMOS集成电路LC可以位于衬底100下面，并且CMOS集成电路LC也可以称为CMOS下面阵列(CUA)。虽然未示出，但是可以将栅极层118、存储器柱126和导电柱128布线至CMOS集成电路LC，并且三维存储器器件10可以由CMOS集成电路LC控制。
在一些实施例中，在半导体衬底200上构建CMOS集成电路LC。半导体衬底200可以是半导体晶圆或绝缘体上半导体(SOI)晶圆。CMOS集成电路LC可以包括形成在半导体衬底200的表面区域上的有源器件。在一些实施例中，有源器件包括金属氧化物半导体(MOS)晶体管202。MOS晶体管202可以分别包括形成在半导体衬底200上方的栅极结构204。在一些实施例中，栅极结构204包括栅电极206、栅极介电层208和栅极间隔件210。栅极介电层208可以在栅电极206和半导体衬底200之间扩散，并且可以或可以不进一步覆盖栅电极206的侧壁。栅极间隔件210可以横向围绕栅电极206和栅极介电层208。此外，MOS晶体管202可以进一步包括源极/漏极区域212。可以在半导体衬底200中形成位于栅极结构204的相对侧处的源极/漏极区域212。在一些实施例中，源极/漏极区域212可以是外延结构，并且可以从半导体衬底200的表面突出。应该指出，虽然将MOS晶体管202描绘为沿半导体衬底200的表面形成导电沟道(未示出)的平面型MOS晶体管，但是MOS晶体管202可以可选地是鳍型MOS晶体管(或称为finFET)、全环栅(GAA)FET等。
在一些实施例中，CMOS集成电路LC还包括堆叠在半导体衬底200上的介电层214，并且包括形成在介电层214的堆叠件中的接触插塞216和互连件218。最底部介电层214可以横向围绕栅极结构204，并且覆盖源极/漏极区域212。一些接触插塞216可以穿透介电层214的最底部一个，以建立与源极/漏极区域212的电连接，而其它接触插塞216可以位于栅极结构204上并且电连接至栅极结构204的栅电极206。互连件218可以在接触插塞216上扩散，并且电连接至接触插塞216。互连件218可以包括导电迹线和导电通孔。导电迹线分别位于介电层214中的一个上，而导电通孔分别穿透介电层214的一个或多个并且电连接至导电迹线的一个或多个。
在一些实施例中，三维存储器器件10设置在介电层214的堆叠件上。在这些实施例中，可以通过延伸穿过衬底100和介电层214的最顶部一个的导电路径(未示出)将三维存储器器件10的栅极层118、存储器柱126和导电柱128布线至介电层214的堆叠件中的互连件218。例如，可以将栅极层118(其也可以称为字线)布线至由通过互连件218的部分互连的一些有源器件形成的字线驱动器，并且可以将存储器柱126的电极E2和导电柱128布线至由通过互连件218的另一部分互连的其它有源器件形成的感测放大器。
图16是根据本发明的一些可选实施例的三维存储器器件30的示意性平面图。图16所示的三维存储器器件30类似于图13C所示的三维存储器器件10，因此，相同的参考标号用于表示相同或相似的部件，并且在此将省略其详细描述。下面将描述图16所示的三维存储器器件30和图13C所示的三维存储器器件10之间的差异。
参考图16，三维存储器器件30还包括沿方向Z穿透介电壁124、绝缘层112和沟道层122的绝缘体300。详细地，每个绝缘体300垂直延伸穿过相应的介电壁124、相应的绝缘层112和相应的沟道层122。如图16所示，每个绝缘体300沿方向X横向延伸以在相应的介电壁124的相对侧处切断两个相邻的沟道层122。也就是说，绝缘体300在相应的介电壁124的相对侧处的两个相邻的堆叠结构ST之间沿方向X横向延伸。此外，如图16所示，在沿方向Y的存储器单元MC的列中的的横向相邻的存储器单元MC之间形成绝缘体300。鉴于此，存储器单元MC的沿方向Y的每列中的横向相邻的存储器单元MC的沟道层122通过绝缘体300中的一个彼此分隔开。也就是说，存储器单元MC的沿方向Y的每列中的横向相邻的存储器单元MC的沟道层122在物理和电彼此分隔开。换句话说，存储器单元MC的沿方向Y的每列中的横向相邻的存储器单元MC包括两个分隔的、独立的沟道层122。因此，在三维存储器器件30中，可以有效防止存储器单元MC的沿方向Y的每列中的横向相邻的存储器单元之间的干扰。从另一角度看，如图16所示，每个存储器单元MC中的存储器柱126和导电柱128沿方向Y设置在两个相邻的绝缘体300之间。此外，因为绝缘体300在相应的介电壁124的相对侧处的存储器单元MC的两个相邻的列之间沿方向X横向延伸，所以介电壁124中的一个的相对侧处的两个相邻的存储器单元MC中的存储器柱126和导电柱128沿方向Y设置在相同的两个相邻的绝缘体300之间。虽然为了说明的目的在图16中示出了九个绝缘体300，但是本领域技术人员可以理解，绝缘体300的数量可以多于图16所描述的数量，并且可以基于需求和/或设计布局指定。
在所示的实施例中，绝缘体300沿方向X不横向延伸穿过栅极介电层120。但是，本发明不限于此。在一些可选实施例中，每个绝缘体300进一步横向延伸以沿方向X在相应的介电壁124的相对侧处切断栅极介电层120。
在一些实施例中，绝缘体300彼此横向分隔开。如图16所示，绝缘体300分别布置为具有沿方向Y延伸的多个列，并且绝缘体300的相邻的列沿方向X彼此间隔开。在所示的实施例中，绝缘体300与相应的存储器柱126和/或相应的导电柱128横向分隔开。但是，本发明不限于此。在一些可选实施例中，绝缘体300可以接触相应的存储器柱126和/或相应的导电柱128。
在一些实施例中，用于形成绝缘体300的方法包括以下步骤。首先，在如参考图6A至图9A、图6B至图9B、图6C至图9C和图8D至图9D所描述形成存储器柱126和导电柱128之后，通过使用光刻工艺和蚀刻工艺形成沿方向Z穿透介电壁124、绝缘层112和沟道层122的沟槽。可以在多层堆叠件110上方形成诸如图案化的光刻胶的掩模图案。然后可以通过使用掩模图案作为蚀刻掩模实施蚀刻工艺，以去除介电壁124、绝缘层112和沟道层122的部分，以便形成沟槽。在完成蚀刻工艺之后，可以通过诸如灰化或剥离的合适的去除工艺来去除掩模图案(例如，图案化的光刻胶)。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺。下一步，形成介电材料以填满在沟槽中。介电材料可包括氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其它合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯(BCB)、SiLKTM(密歇根州米特兰陶氏化学公司)、聚酰亚胺、其它低k介电材料或它们的组合。在此，在相邻的存储器单元MC之间的绝缘体300中使用的低k介电材料能够减小相邻的存储器单元MC之间的串扰或耦接干扰，从而提高三维存储器器件30的性能和可靠性。介电材料可以通过诸如CVD工艺或ALD工艺的合适的沉积工艺形成。在形成介电材料之后，可以实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除介电材料的在沟槽之外的部分。在一些实施例中，介电材料的通过平坦化工艺去除的部分位于最顶部绝缘层112的顶面、介电壁124的顶面、存储器柱126的顶面以及导电柱128的顶面上方。在一些实施例中，平坦化工艺暴露多层堆叠件110和介电壁124，从而使得在平坦化工艺完成之后，多层堆叠件110的顶面(例如，最顶部绝缘层112的顶面)、介电壁124的顶面和介电材料的剩余部分的顶面彼此基本共面或齐平。介电材料的在沟槽中的剩余部分形成绝缘体300。但是，本发明不限于此。在一些可选实施例中，用于形成绝缘体300的步骤可以先于用于形成存储器柱126和导电柱128的步骤。
图17是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。图17所示的三维存储器器件40类似于图13C所示的三维存储器器件10，因此，相同的参考标号用于表示相同或相似的部件，并且在此将省略其详细描述。下面将描述图17所示的三维存储器器件40和图13C所示的三维存储器器件10之间的差异。
参考图17，在三维存储器器件40中，存储器柱126和导电柱128沿方向Z穿透介电壁124，而不穿透沟道层122。也就是说，在每个存储器单元MC中，存储器柱126和导电柱128通过沟道层122与栅极介电层120横向分隔开。从另一角度看，如图17所示，每个存储器柱126形成为通过一个侧面与相应的沟道层122中的一个横向接触，并且每个导电柱128形成为通过一个侧面与相应的沟道层122中的一个横向接触。此外，如图17所示，布置在相同介电壁124中的存储器柱126和导电柱128通过这种介电壁124彼此横向分隔开。此外，虽然未示出，但是三维存储器器件40可以进一步包括如参考图16所描述的沿方向Y的横向相邻的存储器单元MC之间的绝缘体(例如，300)。
在关于图1A至图17的前述实施例中，阵列的相同行中的存储器柱126都彼此对准，并且阵列的相同行中的导电柱128都彼此对准。但是，本发明不限于此。在一些可选实施例中，存储器柱126可以以交错配置布置，并且导电柱128可以以交错配置布置。在下文中，将结合图18讨论三维存储器器件的其它配置。
图18是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。图18所示的三维存储器器件50类似于图13C所示的三维存储器器件10，因此，相同的参考标号用于表示相同或相似的部件，并且在此将省略其详细描述。下面将描述图18所示的三维存储器器件50和图13C所示的三维存储器器件10之间的差异。
参考图18，在三维存储器器件50中，存储器柱126以交错配置形成，并且导电柱128以交错配置形成。详细地，存储器柱126和导电柱128的列沿一个方向(例如，方向Y)从存储器柱126和导电柱128的相邻的列偏移。例如，存储器柱126和导电柱128的偶数列沿方向Y从存储器柱126和导电柱128的奇数列偏移。在一些实施例中，如图18所示，存储器柱126和导电柱128的列沿方向Y从存储器柱126和导电柱128的相邻的列偏移基本完全相同的偏移量。此外，虽然未示出，但是三维存储器器件50还包括电连接至存储器柱126的电极E2和导电柱128的位线和源极线。在存储器柱126和导电柱128的列彼此交替偏移的一些实施例中，存储器单元MC的相邻的堆叠件中的存储器柱126的电极E2可以连接至不同的位线，并且存储器单元MC的相邻的堆叠件中的导电柱128可以连接至不同的源极线。在一些实施例中，源极线和位线都在堆叠结构ST之上延伸。但是，本发明不限于此。在一些可选实施例中，位线和源极线设置在衬底100的相对侧处。此外，虽然未示出，但是三维存储器器件50可以进一步包括如参考图16所描述的沿方向Y横向相邻的存储器单元MC之间的绝缘体。
在关于图1A至图18的前述实施例中，介电壁130设置为填满三维存储器器件10、30至50中的沟槽TR2。从而使得在介电壁130中的一个的相对侧处的横向相邻的存储器单元MC包括两个分隔的、独立的栅极层118。但是，本发明不限于此。在一些可选实施例中，用导电材料填满沟槽TR2。在下文中，将结合图19和图20讨论三维存储器器件的其它配置。
图19是根据本发明的一些可选实施例的三维存储器器件的示意性截面图。图20是根据本发明的一些可选实施例的三维存储器器件的示意性平面图。图20是沿图19所示的线B-B’的示意性平面图。图19和图20所示的三维存储器器件60类似于图13B和图13C所示的三维存储器器件10，因此，相同的参考标号用于表示相同或相似的部件，并且在此将省略其详细描述。下面将描述图19和图20所示的三维存储器器件60和图13B和图13C所示的三维存储器器件10之间的差异。
参考图19和图20，形成导电壁400以填满沟槽TR2。如图19和图20所示，导电壁400与绝缘层112的由沟槽TR2暴露的侧面和栅极层118的由沟槽TR2暴露的侧面接触。也就是说，导电壁400与相应的绝缘层112的与相应的绝缘层112的另一侧面(与介电壁124接触)相对的侧面接触，并且与相应的栅极层118的与相应的栅极层118的另一侧面(与栅极介电层120接触)相对的侧面接触。从另一角度看，导电壁400中的一个的相对侧处的横向相邻的存储器单元MC的栅极层118通过导电壁400中的一个彼此电连接。也就是说，导电壁400中的一个的相对侧处的横向相邻的存储器单元MC的栅极层118不是独立的。
在一些实施例中，导电壁400和栅极层118在相同的工艺步骤中形成。详细地，在一些实施例中，在形成间隙G之后(如参考图11A、图11B、图11C和图11D所描述的)，导电壁400和栅极层118通过在衬底100上方沉积栅极材料以填满沟槽TR2和绝缘层112之间的间隙G；以及然后实施诸如CMP工艺、蚀刻工艺或它们的组合的平坦化工艺以去除栅极材料的在沟槽TR2之外的部分形成。可以通过CVD工艺或ALD工艺沉积栅极材料。在一些实施例中，栅极材料的通过平坦化工艺去除的部分位于堆叠结构ST中的最顶部绝缘层112的顶面上方。也就是说，平坦化工艺暴露堆叠结构ST，从而使得在平坦化工艺完成之后，堆叠结构ST的顶面(例如，最顶部绝缘层112的顶面)和栅极材料的剩余部分的顶面彼此基本共面或齐平。栅极材料的剩余部分的由绝缘层112覆盖并且在绝缘层112之间的部分形成栅极层118，并且栅极材料的剩余部分的未由绝缘层112覆盖的其它部分形成导电壁400。在这样的实施例中，导电壁400和栅极层118由相同的材料形成。但是，本发明不限于此。在一些可选实施例中，导电壁400和栅极层118可以由不同的材料形成。在这些实施例中，导电壁400和栅极层118可以在不同的工艺步骤中形成。
根据实施例，本发明提供了三维存储器器件，包括：堆叠结构，包括沿垂直方向堆叠的堆叠层，其中，堆叠层的每个包括栅极层、栅极介电层和沟道层，其中，栅极层、栅极介电层和沟道层分别沿垂直于垂直方向的水平方向延伸，并且栅极介电层设置在栅极层和沟道层之间；存储器柱，沿垂直方向延伸、彼此横向分隔开并且与堆叠层的每个的沟道层接触，其中，存储器柱的每个包括第一电极、切换层和第二电极，切换层设置在第一电极和第二电极之间，切换层包裹第一电极，并且第二电极包裹切换层；以及导电柱，沿垂直方向延伸、彼此横向分隔开并且与堆叠层的每个的沟道层接触，其中，存储器柱和导电柱沿水平方向交替布置。在一些实施例中，存储器柱沿垂直方向穿透堆叠层的每个的沟道层，并且导电柱沿垂直方向穿透堆叠层的每个的沟道层。在一些实施例中，存储器柱的第二电极与堆叠层的每个的栅极介电层接触，并且导电柱与堆叠层的每个的栅极介电层接触。在一些实施例中，存储器柱和导电柱通过堆叠层的每个的沟道层彼此横向分隔开。在一些实施例中，存储器柱通过堆叠层的每个的沟道层与堆叠层的每个的栅极介电层横向分隔开，并且导电柱通过堆叠层的每个的沟道层与堆叠层的每个的栅极介电层横向分隔开。在一些实施例中，三维存储器器件，还包括：绝缘体，沿垂直方向穿透堆叠层的每个的沟道层，并且彼此横向分隔开。在一些实施例中，彼此相邻的存储器柱中的一个和导电柱中的一个设置在两个相邻的绝缘体之间。
根据实施例，本发明提供了另一三维存储器器件，包括：第一堆叠结构和第二堆叠结构，设置在衬底上并且横向间隔开，其中，第一堆叠结构包括垂直交替堆叠的第一绝缘层和第一栅极层，并且第二堆叠结构包括垂直交替堆叠的第二绝缘层和第二栅极层；第一介电壁，将第一栅极层与第二栅极层分隔开；第一栅极介电层，位于第一栅极层旁边，并且每个位于两个相邻的第一绝缘层之间；第一沟道层，位于第一栅极介电层旁边，并且每个位于两个相邻的第一绝缘层之间；第二栅极介电层，位于第二栅极层旁边，并且每个位于两个相邻的第二绝缘层之间；第二沟道层，位于第二栅极介电层旁边，并且每个位于两个相邻的第二绝缘层之间；第一存储器柱和第二存储器柱，分别接触第一沟道层和第二沟道层，其中，第一存储器柱和第二存储器柱的每个包括第一电极、第二电极以及第一电极和第二电极之间的第一切换层；以及第一导电柱和第二导电柱，分别并且横向与第一存储器柱和第二存储器柱交替，并且还分别接触第一沟道层和第二沟道层。在一些实施例中，第一介电壁与第一绝缘层的第一侧面、第二绝缘层的第一侧面、第一栅极层的第一侧面以及第二栅极层的第一侧面接触。在一些实施例中，第一栅极层的第二侧面从第一绝缘层的第二侧面横向凹进，第一栅极介电层分别与第一栅极层的第二侧面接触，第一栅极层的第二侧面与第一栅极层的第一侧面相对，并且第一绝缘层的第二侧面与第一绝缘层的第一侧面相对；并且第二栅极层的第二侧面从第二绝缘层的第二侧面横向凹进，第二栅极介电层分别与第二栅极层的第二侧面接触，第二栅极层的第二侧面与第二栅极层的第一侧面相对，并且第二绝缘层的第二侧面与第二绝缘层的第一侧面相对。在一些实施例中，三维存储器器件还包括：第二介电壁，位于衬底上并且与第一绝缘层的第二侧面和第一沟道层的侧面接触；以及第三介电壁，位于衬底上并且与第二绝缘层的第二侧面和第二沟道层的侧面接触。在一些实施例中，第一存储器柱和第一导电柱垂直穿透第二介电壁和第一沟道层，并且第二存储器柱和第二导电柱垂直穿透第三介电壁和第二沟道层。在一些实施例中，第一导电柱垂直穿透第二介电壁而不穿透第一沟道层，并且第二导电柱垂直穿透第三介电壁而不穿透第二沟道层。在一些实施例中，三维存储器器件还包括：第一绝缘体，位于衬底上、垂直穿透第二介电壁和第一沟道层，并且彼此横向分隔开；以及第二绝缘体，位于衬底上、垂直穿透第三介电壁和第二沟道层，并且彼此横向分隔开。在一些实施例中，彼此相邻的第一存储器柱中的一个和第一导电柱中的一个设置在两个相邻的第一绝缘体之间；并且彼此相邻的第二存储器柱中的一个和第二导电柱中的一个设置在两个相邻的第二绝缘体之间。在一些实施例中，第一栅极层的每个、第二栅极层的每个、第一栅极介电层的每个、第一沟道层的每个、第二栅极介电层的每个和第二沟道层的每个沿第一方向在衬底上方横向延伸；第一栅极层的每个沿垂直于第一方向的第二方向横向设置在第一介电壁和第一栅极介电层中的一个之间；第一栅极介电层的每个沿第二方向横向设置在第一栅极层中的一个和第一沟道层中的一个之间；第二栅极层的每个沿第二方向横向设置在第一介电壁和第二栅极介电层中的一个之间；并且第二栅极介电层的每个沿第二方向横向设置在第二栅极层中的一个和第二沟道层中的一个之间。
根据实施例，本发明提供了三维存储器器件的制造方法，包括：在衬底上形成多层堆叠件，其中，多层堆叠件包括垂直交替堆叠在衬底上的绝缘层和牺牲层；形成垂直穿透多层堆叠件的第一沟槽；去除牺牲层的由第一沟槽暴露的部分以形成凹槽，其中，在两个相邻的绝缘层之间形成凹槽的每个；在凹槽中形成栅极介电层以覆盖牺牲层的由凹槽暴露的剩余部分的侧面；在凹槽中形成沟道层以与栅极介电层接触；用介电材料填满第一沟槽以形成介电壁；形成垂直穿透介电壁的存储器柱，其中，存储器柱的每个包括第一电极、切换层和第二电极，切换层包裹第一电极，并且第二电极包裹切换层；形成垂直穿透介电壁的导电柱；以及用栅极层替换牺牲层的剩余部分。在一些实施例中，绝缘层和牺牲层包括具有不同蚀刻选择性的材料。在一些实施例中，制造方法还包括：形成垂直穿透介电壁和沟道层的绝缘体。在一些实施例中，用栅极层替换牺牲层的剩余部分包括：形成垂直穿透多层堆叠件的第二沟槽；经由第二沟槽去除牺牲层的剩余部分以形成间隙，其中，在两个相邻的绝缘层之间形成间隙的每个；以及在间隙中形成栅极层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种三维存储器器件，包括：
堆叠结构，包括沿垂直方向堆叠的堆叠层，其中，所述堆叠层的每个包括栅极层、栅极介电层和沟道层，其中，所述栅极层、所述栅极介电层和所述沟道层分别沿垂直于所述垂直方向的水平方向延伸，并且所述栅极介电层设置在所述栅极层和所述沟道层之间；
存储器柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述堆叠层的每个的所述沟道层接触，其中，所述存储器柱的每个包括第一电极、切换层和第二电极，所述切换层设置在所述第一电极和所述第二电极之间，所述切换层包裹所述第一电极，并且所述第二电极包裹所述切换层；以及
导电柱，沿所述垂直方向延伸、彼此横向分隔开并且与所述堆叠层的每个的所述沟道层接触，其中，所述存储器柱和所述导电柱沿所述水平方向交替布置。
2.根据权利要求1所述的三维存储器器件，其中，所述存储器柱沿所述垂直方向穿透所述堆叠层的每个的所述沟道层，并且所述导电柱沿所述垂直方向穿透所述堆叠层的每个的所述沟道层。
3.根据权利要求2所述的三维存储器器件，其中，所述存储器柱的所述第二电极与所述堆叠层的每个的所述栅极介电层接触，并且所述导电柱与所述堆叠层的每个的所述栅极介电层接触。
4.根据权利要求2所述的三维存储器器件，其中，所述存储器柱和所述导电柱通过所述堆叠层的每个的所述沟道层彼此横向分隔开。
5.根据权利要求1所述的三维存储器器件，其中，所述存储器柱通过所述堆叠层的每个的所述沟道层与所述堆叠层的每个的所述栅极介电层横向分隔开，并且所述导电柱通过所述堆叠层的每个的所述沟道层与所述堆叠层的每个的所述栅极介电层横向分隔开。
6.根据权利要求1所述的三维存储器器件，还包括：
绝缘体，沿所述垂直方向穿透所述堆叠层的每个的所述沟道层，并且彼此横向分隔开。
7.根据权利要求6所述的三维存储器器件，其中，彼此相邻的所述存储器柱中的一个和所述导电柱中的一个设置在两个相邻的绝缘体之间。
8.一种三维存储器器件，包括：
第一堆叠结构和第二堆叠结构，设置在衬底上并且横向间隔开，其中，所述第一堆叠结构包括垂直交替堆叠的第一绝缘层和第一栅极层，并且所述第二堆叠结构包括垂直交替堆叠的第二绝缘层和第二栅极层；
第一介电壁，将所述第一栅极层与所述第二栅极层分隔开；
第一栅极介电层，位于所述第一栅极层旁边，并且每个第一栅极介电层位于两个相邻的第一绝缘层之间；
第一沟道层，位于所述第一栅极介电层旁边，并且每个第一沟道层位于两个相邻的第一绝缘层之间；
第二栅极介电层，位于所述第二栅极层旁边，并且每个第二栅极介电层位于两个相邻的第二绝缘层之间；
第二沟道层，位于所述第二栅极介电层旁边，并且每个第二沟道层位于两个相邻的第二绝缘层之间；
第一存储器柱和第二存储器柱，分别接触所述第一沟道层和所述第二沟道层，其中，所述第一存储器柱和所述第二存储器柱的每个包括第一电极、第二电极以及所述第一电极和所述第二电极之间的第一切换层；以及
第一导电柱和第二导电柱，分别并且横向地与所述第一存储器柱和所述第二存储器柱交替，并且还分别接触所述第一沟道层和所述第二沟道层。
9.根据权利要求8所述的三维存储器器件，其中，所述第一介电壁与所述第一绝缘层的第一侧面、所述第二绝缘层的第一侧面、所述第一栅极层的第一侧面以及所述第二栅极层的第一侧面接触。
10.根据权利要求9所述的三维存储器器件，其中，
所述第一栅极层的第二侧面从所述第一绝缘层的第二侧面横向凹进，所述第一栅极介电层分别与所述第一栅极层的第二侧面接触，所述第一栅极层的所述第二侧面与所述第一栅极层的所述第一侧面相对，并且所述第一绝缘层的所述第二侧面与所述第一绝缘层的所述第一侧面相对；并且
所述第二栅极层的第二侧面从所述第二绝缘层的第二侧面横向凹进，所述第二栅极介电层分别与所述第二栅极层的所述第二侧面接触，所述第二栅极层的所述第二侧面与所述第二栅极层的所述第一侧面相对，并且所述第二绝缘层的所述第二侧面与所述第二绝缘层的所述第一侧面相对。
11.根据权利要求10所述的三维存储器器件，还包括：
第二介电壁，位于所述衬底上并且与所述第一绝缘层的所述第二侧面和所述第一沟道层的侧面接触；以及
第三介电壁，位于所述衬底上并且与所述第二绝缘层的所述第二侧面和所述第二沟道层的侧面接触。
12.根据权利要求11所述的三维存储器器件，其中，所述第一存储器柱和所述第一导电柱垂直穿透所述第二介电壁和所述第一沟道层，并且所述第二存储器柱和所述第二导电柱垂直穿透所述第三介电壁和所述第二沟道层。
13.根据权利要求11所述的三维存储器器件，其中，所述第一导电柱垂直穿透所述第二介电壁而不穿透所述第一沟道层，并且所述第二导电柱垂直穿透所述第三介电壁而不穿透所述第二沟道层。
14.根据权利要求11所述的三维存储器器件，还包括：
第一绝缘体，位于所述衬底上、垂直穿透所述第二介电壁和所述第一沟道层，并且彼此横向分隔开；以及
第二绝缘体，位于所述衬底上、垂直穿透所述第三介电壁和所述第二沟道层，并且彼此横向分隔开。
15.根据权利要求14所述的三维存储器器件，其中
彼此相邻的所述第一存储器柱中的一个和所述第一导电柱中的一个设置在两个相邻的第一绝缘体之间；并且
彼此相邻的所述第二存储器柱中的一个和所述第二导电柱中的一个设置在两个相邻的第二绝缘体之间。
16.根据权利要求8所述的三维存储器器件，其中
所述第一栅极层的每个、所述第二栅极层的每个、所述第一栅极介电层的每个、所述第一沟道层的每个、所述第二栅极介电层的每个和所述第二沟道层的每个沿第一方向在所述衬底上方横向延伸；
所述第一栅极层的每个沿垂直于所述第一方向的第二方向横向设置在所述第一介电壁和所述第一栅极介电层中的一个之间；
所述第一栅极介电层的每个沿所述第二方向横向设置在所述第一栅极层中的一个和所述第一沟道层中的一个之间；
所述第二栅极层的每个沿所述第二方向横向设置在所述第一介电壁和所述第二栅极介电层中的一个之间；并且
所述第二栅极介电层的每个沿所述第二方向横向设置在所述第二栅极层中的一个和所述第二沟道层中的一个之间。
17.一种制造三维存储器器件的方法，包括：
在衬底上形成多层堆叠件，其中，所述多层堆叠件包括垂直交替堆叠在所述衬底上的绝缘层和牺牲层；
形成垂直穿透所述多层堆叠件的第一沟槽；
去除所述牺牲层的由所述第一沟槽暴露的部分以形成凹槽，其中，在两个相邻的绝缘层之间形成所述凹槽的每个；
在所述凹槽中形成栅极介电层以覆盖所述牺牲层的由所述凹槽暴露的剩余部分的侧面；
在所述凹槽中形成沟道层以与所述栅极介电层接触；
用介电材料填满所述第一沟槽以形成介电壁；
形成垂直穿透所述介电壁的存储器柱，其中，所述存储器柱的每个包括第一电极、切换层和第二电极，所述切换层包裹所述第一电极，并且所述第二电极包裹所述切换层；
形成垂直穿透所述介电壁的导电柱；以及
用栅极层替换所述牺牲层的所述剩余部分。
18.根据权利要求17所述的制造方法，其中，所述绝缘层和所述牺牲层包括具有不同蚀刻选择性的材料。
19.根据权利要求17所述的制造方法，还包括：形成垂直穿透所述介电壁和所述沟道层的绝缘体。
20.根据权利要求17所述的制造方法，其中，用所述栅极层替换所述牺牲层的所述剩余部分包括：
形成垂直穿透所述多层堆叠件的第二沟槽；
经由所述第二沟槽去除所述牺牲层的剩余部分以形成间隙，其中，在两个相邻的绝缘层之间形成所述间隙的每个；以及
在所述间隙中形成所述栅极层。
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