JP6548003B2 - 不揮発性記憶装置 - Google Patents
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Description
本発明者らは、ビット線BLとソース線SLとを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小すべく、鋭意検討を行った。その結果、以下の知見を得た。
第1実施形態にかかる不揮発性記憶装置は、基板の主面と平行な第1平面上に第1方向に延びる1対の第1配線と、前記基板の主面と平行かつ前記第1平面よりも前記基板から遠い第2平面上に前記第1方向と交差する第2方向に延びる1対の第2配線と、前記基板の主面と平行かつ前記第2平面よりも前記基板から遠い第4平面上に前記第2方向に延びかつ前記基板の厚み方向から見た平面視において、前記1対の第2配線と交互に配置された1対の第3配線と、前記基板の主面と平行かつ前記第4平面上に前記第2方向に延びる1対の第4配線と、前記第1配線と前記第3配線とがなす4個の立体交差点の各々に対応して設けられた4個の抵抗変化素子と、前記4個の抵抗変化素子の各々に接続された4個のトランジスタとを備え、前記4個のトランジスタの各々は、前記基板に形成され、第1主端子と第2主端子と制御端子とを備え、前記制御端子は、前記第1配線と接続または前記第1配線と一体に構成され、前記第1主端子と前記第2主端子とは前記制御端子の両側に配列され、前記4個のトランジスタのうち前記第2方向に2個ずつ並ぶように前記第1方向に2組を配置し、前記2組の各2個のトランジスタの第1主端子は、前記各2個のトランジスタで共有され、かつ平面視において前記1対の第1配線の間に設けられ、前記4個の抵抗変化素子の各々は、前記基板の主面と平行かつ前記第2平面よりも前記基板から遠くかつ前記第4平面よりも前記基板から近い第3平面上に配置されて前記1対の第3配線と接続され、かつ前記4個の抵抗変化素子の各々に対応して配置された前記4個のトランジスタの各々の第2主端子と電気的に接続され、前記1対の第2配線の各々は、前記第1方向に隣り合って配置された2個の前記第1主端子の一方と電気的に接続され、平面視したときに前記4個の抵抗変化素子を頂点とする仮想四角形の2本の対角線の交点位置に第1コンタクトプラグを配置し、前記1対の第2配線の一方と、前記1対の第4配線のうち前記平面視したときに前記1対の第2配線の一方と重なるように配置された前記1対の第4配線の一方とが前記第1コンタクトプラグにより接続され、前記平面視したときに、前記1対の第2配線の間に配置される一方の前記第3配線に対して、前記第1コンタクトプラグの位置と線対称となる位置に第2コンタクトプラグを配置し、前記1対の第2配線の他方と前記1対の第4配線の他方とが前記第2コンタクトプラグにより接続されている。抵抗変化素子は、下部電極と、上部電極と、下部電極と上部電極との間に介在する抵抗変化層とを備えて構成してもよい。
図1Aは、第1実施形態にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。図1B乃至図1Fは、第1実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図1Bは、図1AにおけるIB−IB線の断面を矢印方向に見た断面図である。図1Cは、図1AにおけるIC−IC線の断面を矢印方向に見た断面図である。図1Dは、図1AにおけるID−ID線の断面を矢印方向に見た断面図である。図Eは、図1AにおけるIE−IE線の断面を矢印方向に見た断面図である。図1Fは、図1AにおけるIF−IF線の断面を矢印方向に見た断面図である。以下、図1A乃至図1F(以下、「図1」)を参照しつつ、第1実施形態の不揮発性記憶装置1について説明する。
上部電極22の厚さは、例えば、5〜100[nm]である。
変形例の不揮発性記憶装置は、図1において接続配線層32を省略し、第2コンタクトプラグ31と第3コンタクトプラグ33とで、第2主端子20と下部電極21とを接続するものである。
図1に例示した不揮発性記憶装置1を動作させるためには、接続配線層32と第2配線12とを分離して形成(絶縁)する必要がある。しかしながら、接続配線層32と第2配線12とは、リソグラフィー法により同一マスクでパターニングされるため、接続配線層32と第2配線12との分離幅を、リソグラフィー法で使用する光源の波長で決定される最小幅よりも大きく設定する必要がある。かかる最小幅よりも分離幅を小さくすると、接続配線層32と第2配線12とが接触し、動作不良が発生する可能性が高まるからである。
11[nm](異なるマスク間の合わせずれの最大値)+2.25[nm](配線幅の寸法ばらつきの半値)+2.55[nm](コンタクトプラグ直径の寸法ばらつきの半値)=15.8[nm]
となる。また、図1のメモリセル15における第1方向(図1Aの第1配線11の長手方向)の幅は、
45[nm](第2配線12の最小配線幅)+51[nm](第2コンタクトプラグ31A及び第3コンタクトプラグ33Aの最小径)+15.8[nm](第2配線12と第2コンタクトプラグ31A及び第3コンタクトプラグ33Aとの最小分離幅)=111.8[nm]
となる。これらの値は、図1における第2配線12と接続配線層32との間の分離幅45[nm]及びメモリセルサイズ135[nm]よりも小さい。したがって、図2に示す構成例では、上記第1方向にメモリセルサイズを縮小することができる。
変形例のように接続配線層を省略した場合のコンタクト抵抗を測定するために、第2主端子20と、第2コンタクトプラグ31Aと、第3コンタクトプラグ33Aと、下部電極21とからなる組を複数直列に接続したテストパターンを作製した。第2主端子20については、奥行200nm、幅100nm、厚さ10nmとし、ニッケルとシリコンの化合物で構成した。第2主端子20の奥行き方向の両端(手前と奥)の上面に、第2コンタクトプラグ31Aと第3コンタクトプラグ33Aとからなる積層体を接続した。具体的には、第2主端子20の奥行き方向の両端(手前と奥)の上面には、第2コンタクトプラグ31Aの下面が接続される。第2コンタクトプラグ31Aは、直径40nm、長さ120nmとし、タングステンと窒化チタンとチタンとの積層膜で構成した。第3コンタクトプラグ33Aは、直径40nm、長さ120nmとし、タングステンと窒化チタンとチタンとの積層膜で構成した。下部電極21は、奥行き200nm、幅100nm、厚さ50nmとし、窒化チタンで構成した。下部電極21の奥行き方向の両端(手前と奥)の下面には、上記積層体が接続されている。具体的には、下部電極21の奥行き方向の両端(手前と奥)の下面には、第3コンタクトプラグ33Aの上面が接続される。上述した構成にて、第2コンタクトプラグ31Aと第3コンタクトプラグ33Aとからなる上記積層体を、第2主端子20と下部電極21とを介して100個直列に接続したテストパターンを作成した。すなわち、第2主端子(始点)、積層体、下部電極、積層体、第2主端子、積層体、・・・、積層体、第2主端子(終点)、と接続したテストパターンを作成した。このとき、始点となる第2主端子から終点となる第2主端子までの抵抗を測定し、これにより得られた抵抗をコンタクト抵抗とした。実施例のサンプル数は48個(上記したテストパターンを48個作成)である。
第3コンタクトプラグ33Aの側面に絶縁層をさらに形成してもよい。絶縁層は、シリコン酸化物、シリコン窒化物、及び酸化炭化シリコン等を用いて構成することができる。絶縁層の厚さは、例えば、5[nm]程度である。
第2実施形態の不揮発性記憶装置は、第1実施形態の不揮発性記憶装置において、第2配線は、基板の厚み方向から見た平面視において第1方向に隣接する2個の第1主端子のいずれか一方と接続され、平面視において第3配線と第4配線とが交互に繰り返し配列され、平面視において、第1主端子と接続された第2配線の上方に配置される第4配線が第2方向に2本配置され、2本の第4配線と、2本の第4配線に隣接しかつ平面視において第1主端子上に配置された2本の第3配線とからなる組が繰り返し配列され、それぞれの組に対応して、第1実施形態の不揮発性記憶装置が第2方向に複数個配列されている。
第3実施形態の不揮発性記憶装置は、第2配線は、基板の厚み方向から見た平面視において、第1方向に隣接する2個の第1主端子の両方と接続され、平面視において1対の第3配線と1対の第3配線の間に配置される1本の第4配線とからなる組が繰り返し配列されている。
図5Aは、第1実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。図5B、図5C、図5Dは、第1実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図5Bは、図5AにおけるVB−VB線の断面を矢印方向に見た断面図である。図5Cは、図5AにおけるVC−VC線の断面を矢印方向に見た断面図である。図5Dは、図5AにおけるVD−VD線の断面を矢印方向に見た断面図である。図5Eは、第1実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。以下、図5A乃至図5Eを参照しつつ、第1実施例の不揮発性記憶装置100について説明する。
第2電極118cは、本実施例では、膜厚が5〜100[nm]である。
次に、第1実施例に係る不揮発性記憶装置の製造方法について説明する。
図7は、第2実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図7は、第1実施例の図5Bに対応する断面図を示す。以下、図7を参照しつつ、第2実施例の不揮発性記憶装置200について説明する。
次に、第2実施例の不揮発性記憶装置200の製造方法について説明する。
10,101 基板
11 第1配線
12 第2配線
13 第3配線
14 第4配線
15 メモリセル
16 トランジスタ
17,118 抵抗変化素子
18 制御端子
19 第1主端子
20 第2主端子
21 下部電極
22 上部電極
23,118b 抵抗変化層
24,121 第1コンタクトプラグ
31,31A,110 第2コンタクトプラグ
33,33A,117 第3コンタクトプラグ
35,109 第4コンタクトプラグ
103 ゲート電極
104 ゲートサイドウォール
105 ドレイン領域
106 ソース領域
112 第2層間絶縁層
113 第1トランジスタ配線
114 第1素子配線
117a 第3コンタクトホール
118a 第1電極
118c 第2電極
120 第2素子配線
121a 第1コンタクトホール
122 第2トランジスタ配線
124 サイドウォール
PL1 第1平面
PL2 第2平面
PL3 第3平面
PL4 第4平面
Claims (7)
- 基板の主面と平行な第1平面上に第1方向に延びる1対の第1配線と、
前記基板の主面と平行かつ前記第1平面よりも前記基板から遠い第2平面上に前記第1方向と交差する第2方向に延びる1対の第2配線と、
前記基板の主面と平行かつ前記第2平面よりも前記基板から遠い第4平面上に前記第2方向に延びかつ前記基板の厚み方向から見た平面視において、前記1対の第2配線と交互に配置された1対の第3配線と、
前記基板の主面と平行かつ前記第4平面上に前記第2方向に延びる1対の第4配線と、
前記第1配線と前記第3配線とがなす4個の立体交差点の各々に対応して設けられた4個の抵抗変化素子と、
前記4個の抵抗変化素子の各々に接続された4個のトランジスタとを備え、
前記4個のトランジスタの各々は、
前記基板に形成され、
第1主端子と第2主端子と制御端子とを備え、
前記制御端子は、前記第1配線と接続または前記第1配線と一体に構成され、
前記第1主端子と前記第2主端子とは前記制御端子の両側に配列され、
前記4個のトランジスタのうち前記第2方向に2個ずつ並ぶように前記第1方向に2組を配置し、前記2組の各2個のトランジスタの第1主端子は、前記各2個のトランジスタで共有され、かつ平面視において前記1対の第1配線の間に設けられ、
前記4個の抵抗変化素子の各々は、
前記基板の主面と平行かつ前記第2平面よりも前記基板から遠くかつ前記第4平面よりも前記基板から近い第3平面上に配置されて前記1対の第3配線と接続され、かつ前記4個の抵抗変化素子の各々に対応して配置された前記4個のトランジスタの各々の第2主端子と電気的に接続され、
前記1対の第2配線の各々は、前記第1方向に隣り合って配置された2個の前記第1主端子の一方と電気的に接続され、
平面視したときに前記4個の抵抗変化素子を頂点とする仮想四角形の2本の対角線の交点位置に第1コンタクトプラグを配置し、前記1対の第2配線の一方と、前記平面視したときに前記1対の第2配線の一方と重なるように配置された前記1対の第4配線の一方とが前記第1コンタクトプラグにより接続され、
前記平面視したときに、前記1対の第2配線の間に配置される一方の前記第3配線に対して、前記第1コンタクトプラグの位置と線対称となる位置に第2コンタクトプラグを配置し、前記1対の第2配線の他方と前記1対の第4配線の他方とが前記第2コンタクトプラグにより接続されており、
前記4個のトランジスタの各々において、一のトランジスタに含まれる前記第1主端子と前記第2主端子とが形成される活性領域が、直線状かつ前記第2方向に平行または直角に配列される、
不揮発性記憶装置。 - 基板の主面と平行な第1平面上に第1方向に延びる1対の第1配線と、
前記基板の主面と平行かつ前記第1平面よりも前記基板から遠い第2平面上に前記第1方向と交差する第2方向に延びる第2配線と、
前記基板の主面と平行かつ前記第2平面よりも前記基板から遠い第4平面上に前記第2方向に延びかつ前記基板の厚み方向から見た平面視において、間に前記第2配線が配置された1対の第3配線と、
前記基板の主面と平行かつ前記第4平面上に前記第2方向に延びる第4配線と、
前記第1配線と前記第3配線とがなす4個の立体交差点の各々に対応して設けられた4個の抵抗変化素子と、
前記4個の抵抗変化素子の各々に接続された4個のトランジスタとを備え、
前記4個のトランジスタの各々は、
前記基板に形成され、
第1主端子と第2主端子と制御端子とを備え、
前記制御端子は、前記第1配線と接続または前記第1配線と一体に構成され、
前記第1主端子と前記第2主端子とは前記制御端子の両側に配列され、
前記4個のトランジスタのうち前記第2方向に2個ずつ並ぶように前記第1方向に2組を配置し、前記2組の各2個のトランジスタの第1主端子は、前記各2個のトランジスタで共有され、かつ、前記平面視において前記1対の第1配線の間に設けられ、
前記4個の抵抗変化素子の各々は、
前記基板の主面と平行かつ前記第2平面よりも前記基板から遠くかつ前記第4平面よりも前記基板から近い第3平面上に配置されて前記1対の第3配線と接続され、かつ前記4個の抵抗変化素子の各々に対応して配置された前記4個のトランジスタの各々の第2主端子と電気的に接続され、
前記第2配線は、前記第1方向に隣り合って配置された2個の前記第1主端子の各々と電気的に接続され、
前記平面視したときに前記4個の抵抗変化素子を頂点とする仮想四角形の2本の対角線の交点位置に第1コンタクトプラグを配置し、前記第2配線と前記第4配線とが前記第1コンタクトプラグにより接続されており、
前記4個のトランジスタの各々において、一のトランジスタに含まれる前記第1主端子と前記第2主端子とが形成される活性領域が、直線状かつ前記第2方向に平行または直角に配列される、
不揮発性記憶装置。 - 前記抵抗変化素子は、
下部電極と、上部電極と、前記下部電極と前記上部電極との間に介在する抵抗変化層とを備える、請求項1または2に記載の不揮発性記憶装置。 - 前記抵抗変化素子の各々は、少なくとも前記抵抗変化層の側面を覆う側壁絶縁層を備える、請求項3に記載の不揮発性記憶装置。
- 前記基板の厚み方向から見た平面視において、前記第2配線の幅と前記第4配線の幅とは、いずれも、前記第1方向における前記抵抗変化素子の幅よりも小さい、請求項1から4のいずれかに記載の不揮発性記憶装置。
- 前記第2主端子の上端面から前記基板の厚み方向に前記第2平面まで延びて形成された第3コンタクトプラグと、
前記第3コンタクトプラグの上端面から前記基板の厚み方向に延び、前記下部電極と接続された第4コンタクトプラグと、を備え、
前記第3コンタクトプラグと前記第4コンタクトプラグとにより、前記第2主端子が前記下部電極と電気的に接続されている、
請求項3に記載の不揮発性記憶装置。 - 前記第2主端子の上端面から前記基板の厚み方向に前記第2平面まで延びて形成された第3コンタクトプラグと、
前記第3コンタクトプラグの上端面から、前記基板の厚み方向に延びて形成された接続電極層と、
前記接続電極層の上端面から前記基板の厚み方向に延びて前記下部電極と接続された第4コンタクトプラグと、を備え、
前記第3コンタクトプラグと前記接続電極層と前記第4コンタクトプラグとにより、前記第2主端子が前記下部電極と電気的に接続されている、
請求項3に記載の不揮発性記憶装置。
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