JP2019160920A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】メモリセル特性の劣化を抑制する。【解決手段】半導体記憶装置は、基板２１と、前記基板の上方に順に設けられた抵抗変化素子ＲＣおよび金属層３８を含む積層体と、前記積層体の側面に設けられた第１絶縁層４１と、前記第１絶縁層上に設けられた第２絶縁層４２と、前記第２絶縁層内を積層方向に延び、前記金属層上および前記第２絶縁層上に設けられ、前記積層体の径よりも大きい径を有する電極４３と、を具備する。【選択図】 図３

Description

実施形態は、半導体記憶装置およびその製造方法に関する。

Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。

米国特許公開第２０１６／０３８００２８号明細書

メモリセル特性の劣化を抑制する半導体記憶装置およびその製造方法を提供する。

実施形態による半導体記憶装置は、基板と、前記基板の上方に順に設けられた抵抗変化素子および金属層を含む積層体と、前記積層体の側面に設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層と、前記第２絶縁層内を積層方向に延び、前記金属層上および前記第２絶縁層上に設けられ、前記積層体の径よりも大きい径を有する電極と、を具備する。

実施形態に係る半導体記憶装置の全体構成を示すブロック図。 実施形態に係る半導体記憶装置のメモリセルアレイを示す図。 実施形態に係る半導体記憶装置のメモリセルを示す断面図。 実施形態に係る半導体記憶装置のメモリセルの変形例を示す断面図。 実施形態に係る半導体記憶装置における抵抗変化素子を示す断面図。 実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子の断面図を示す図。 実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子の断面図を示す図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。 ＩＢＥ法におけるイオンビーム角度とエッチングレートとの関係を示す図。 実施形態に係る半導体記憶装置のメモリセルの製造工程の第１比較例を示す断面図。 実施形態に係る半導体記憶装置のメモリセルの製造工程の第２比較例を示す断面図。 図３に示すメモリセルの変形例を示す断面図。 図４に示すメモリセルの変形例を示す断面図。

実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜実施形態＞
以下に図１乃至図１６を用いて、実施形態に係る半導体記憶装置について説明する。以下では、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、揮発性メモリ、不揮発性メモリを問わず、抵抗変化素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。

なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。

［実施形態の構成例］
図１は、実施形態に係る半導体記憶装置の全体構成を示すブロック図である。

図１に示すように、半導体記憶装置は、コントローラ１１、コマンド／アドレス回路１２、データ回路１３、メモリセルアレイ１４、ロウデコーダ１５、リード／ライト回路１６、およびカラムデコーダ１７を備える。

コントローラ１１は、外部（ホストデバイス）からクロック信号ＣＬＫ，ＣＬＫｂおよび外部制御信号を受け取る。コントローラ１１は、電圧生成回路等の要素を含んでおり、外部からの制御信号に基づいてコマンド／アドレス回路１２およびデータ回路１３を制御する。

コマンド／アドレス回路１２は、外部からコマンド／アドレス信号ＣＡを受け取り、これらに基づく信号をロウデコーダ１５、リード／ライト回路１６、およびカラムデコーダ１７に供給する。

データ回路１３は、外部とリード／ライト回路１６との間でデータＤＱの送受信を行う。より具体的には、データ回路１３は、外部からの書き込みデータをリード／ライト回路１６に転送する。また、データ回路１３は、リード／ライト回路１６からの読み出しデータを外部に転送する。

ロウデコーダ１５は、コマンド／アドレス回路１２からのロウアドレスに応じてワード線ＷＬを選択する。

カラムデコーダ１７は、コマンド／アドレス回路１２からのカラムアドレスに応じてビット線ＢＬおよびソース線ＳＬを選択する。

リード／ライト回路１６は、センスアンプ等を含み、メモリセルアレイ１４への書き込みおよびメモリセルアレイ１４からの読み出しを制御する。

図２は、実施形態に係る半導体記憶装置のメモリセルアレイ１４を示す図である。

図２に示すように、メモリセルアレイ１４には、ビット線ＢＬ（ＢＬ０−ＢＬ７）、ソース線ＳＬ（ＳＬ０−ＳＬ７）、およびワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられる。ビット線ＢＬおよびソース線ＳＬは、第１方向に延在し、第１方向に直交する第２方向において交互に設けられる。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ１４は、複数のメモリセルＭＣ（ＭＣ００−ＭＣ０７，ＭＣ１０−ＭＣ１７，ＭＣ２０−ＭＣ２７，ＭＣ３０−ＭＣ３７）を有する。各メモリセルＭＣは、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬとの交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向において行列状に配列される。

より具体的には、メモリセルＭＣ００−ＭＣ０７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ０との交差位置に設けられる。また、メモリセルＭＣ１０−ＭＣ１７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ１との交差位置に設けられる。メモリセルＭＣ２０−ＭＣ２７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ２との交差位置に設けられる。メモリセルＭＣ３０−ＭＣ３７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ３との交差位置に設けられる。メモリセルＭＣは、交差位置において、ビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬに電気的に接続される。

なお、メモリセルアレイ１４のビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬの数は一例であって、限定されるものではない。

メモリセルＭＣは、例えば、抵抗変化素子ＲＣおよび選択トランジスタＳＴを含む。抵抗変化素子ＲＣの第１端子はビット線ＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はソース線ＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。

抵抗変化素子ＲＣは、電流（あるいは電圧）を加えることにより、抵抗が変化する。抵抗変化素子ＲＣは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗変化素子ＲＣがＭＴＪ素子である場合について説明する。

図３は、実施形態に係る半導体記憶装置のメモリセルＭＣを示す断面図である。

以下、本明細書においては、説明の便宜上、積層方向（図３の上下方向）のうち、半導体基板２１から抵抗変化素子ＲＣに向かう方向を「上」とし、抵抗変化素子ＲＣから半導体基板２１に向かう方向を「下」とするが、この表記は便宜的なものであり、重力の方向とは無関係である。

図３に示すように、半導体記憶装置のメモリセルＭＣは、選択トランジスタＳＴ、下部電極３２、抵抗変化素子ＲＣ、および上部電極４３等を含む。

選択トランジスタＳＴは、半導体基板（シリコン基板）２１の表面に設けられる。選択トランジスタＳＴは、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。選択トランジスタＳＴは、半導体基板２１の表面部に埋め込みゲート構造を有する。

より具体的には、選択トランジスタＳＴは、ゲート絶縁層２２、ゲート電極２３、および２つの拡散層２５（ドレイン側拡散層およびソース側拡散層）を含む。

ゲート絶縁層２２は、半導体基板２１の表面に設けられたリセスの下部側の内面上に設けられる。ゲート電極２３は、ゲート絶縁層２２の内面上にリセスの下部側を埋め込むように設けられる。このゲート電極２３は、ワード線ＷＬに対応する。これらゲート絶縁層２２上およびゲート電極２３上には、リセスの上部側を埋めるように絶縁層２４が設けられる。絶縁層２４は、例えば、シリコン窒化物（ＳｉＮ）を含むシリコン窒化物層である。絶縁層２４の上面は、半導体基板２１の上面と同程度の高さである。２つの拡散層２５は、半導体基板２１の表面に、ゲート絶縁層２２、ゲート電極２３、および絶縁層２４を挟むように設けられる。

なお、選択トランジスタＳＴの構成は、埋め込みゲート構造を有するものに限らない。例えば、半導体基板２１の表面上にゲート絶縁膜を介してゲート電極を形成した構造であってもよい。選択トランジスタＳＴの構成は、スイッチング素子として機能するものであればよい。

半導体基板２１（絶縁層２４および拡散層２５）上には、絶縁層３１が設けられる。絶縁層３１は、例えば、シリコン窒化物を含むシリコン窒化物層または酸化シリコン（ＳｉＯ_２）を含むシリコン酸化物層である。

下部電極３２は、絶縁層３１のコンタクトホール内に設けられる。下部電極３２は、絶縁層３１内を積層方向（図３の上下方向）に延びる。下部電極３２の下面は、拡散層２５（ドレイン）に接続される。下部電極３２は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。下部電極３２は、例えば円柱状に設けられる。

下部電極３２上の一部に、バッファ層３３が設けられる。バッファ層３３は、金属層であり、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、およびＺｒ等の少なくとも１つを含む。また、バッファ層３３は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、およびＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。

抵抗変化素子ＲＣは、バッファ層３３上に設けられる。抵抗変化素子ＲＣは、バッファ層３３上から順に記憶層３４、トンネルバリア層３５、および参照層３６を含む。記憶層３４は、強磁性の磁化自由層であり、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。トンネルバリア層３５は、非磁性層であり、例えばＭｇＯまたはＡｌＯを含む。また、トンネルバリア層３５は、Ａｌ、Ｓｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、またはＨｆ等の元素の窒化物を含んでもよい。参照層３６は、強磁性の磁化固定層であり、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。すなわち、抵抗変化素子ＲＣは、非磁性層（トンネルバリア層３５）を２つの強磁性層（記憶層３４および参照層３６）で挟んだ構成を有する。

抵抗変化素子ＲＣ上に、シフトキャンセル層３７が設けられる。シフトキャンセル層３７は、例えばＣｏと、Ｐｔ、Ｎｉ、およびＰｄから選択された少なくとも１つの元素と、を含む。シフトキャンセル層３７上に、キャップ層３８が設けられる。キャップ層３８は、金属層であり、例えばＴａ、Ｒｕ、Ｐｔ、およびＷ等の少なくとも１つを含む。なお、キャップ層３８上に、キャップ層３８と同材料を含む後述するハードマスク３９が設けられてもよい。

バッファ層３３、抵抗変化素子ＲＣ、シフトキャンセル層３７、およびキャップ層３８の積層体でＭＴＪ素子部が構成される。ＭＴＪ素子部は、円柱状に設けられる。このＭＴＪ素子部（積層体）の側壁（側面）に絶縁層４０が設けられる。絶縁層４０は、ＭＴＪ素子部および下部電極３２の構成材料を含む被エッチング材料による再付着層である。

なお、バッファ層３３は、その上に形成する層の結晶化を促進するためのものである。バッファ層３３なしでも十分に良好な結晶が得られる場合は、バッファ層３３を省略することも可能である。

ＭＴＪ素子部および絶縁層４０の周囲を覆うように、保護絶縁層４１が設けられる。保護絶縁層４１は、ＭＴＪ素子部および絶縁層４０の側面から絶縁層３１の上面に沿って一定の膜厚で設けられる。保護絶縁層４１は、例えばシリコン窒化物層である。

保護絶縁層４１を覆うように、絶縁層４２が設けられる。絶縁層４２は、例えばシリコン窒化物層またはシリコン酸化物層である。

上部電極４３は、絶縁層４２および保護絶縁層４１のコンタクトホール内に設けられる。上部電極４３は、絶縁層４２および保護絶縁層４１内を積層方向に延びる。上部電極４３の下面は、キャップ層３８および絶縁層４１の上面に接続される。上部電極４３は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。上部電極４３は、例えば円柱状に設けられる。

ここで、上部電極４３の径Ｄ１は、ＭＴＪ素子部の径Ｄ２よりも大きい。このため、上部電極４３の下面の一部に、ＭＴＪ素子部（キャップ層３８）が接続される。例えば、上部電極４３の下面中央部はキャップ層３８に接続され、下面端部（下面中央部の周囲）は保護絶縁層４１に接続される。

また、上部電極４３の下面は平坦である。このため、上部電極４３の最下部（下面）は、キャップ層３８の最上部（上面）と積層方向において同じ位置にある。また、保護絶縁層４１と上部電極４３との接触面における最下部は、キャップ層３８と上部電極４３との接触面における最上部と積層方向において同じ位置にある。

なお、上部電極４３は上側から下側に向かって径が小さくなるテーパ形状であり、ＭＴＪ素子部は下側から上側に向かって径が小さくなるテーパ形状である場合がある。この場合、上部電極４３の径Ｄ１とは上部電極４３の最も小さい径（下面の径）を示し、ＭＴＪ素子部の径Ｄ２とはＭＴＪ素子部の最も小さい径（キャップ層３８の上面の径）を示す。

本例では、上部電極４３の径Ｄ１が保護絶縁層４１の外周よりも小さいが、これに限らず、上部電極４３の径Ｄ１が保護絶縁層４１の外周よりも大きくてもよい。

上部電極４３および絶縁層４２上に、金属層４４が設けられる。金属層４４は、ビット線ＢＬに対応し、上部電極４３の上面に接続される。

また、絶縁層３１，４２のコンタクトホール内に、コンタクトプラグ４５が設けられる。コンタクトプラグ４５は、絶縁層３１，４２内を積層方向に延びる。コンタクトプラグ４５の下面は、拡散層２５（ソース）に接続される。コンタクトプラグの上面は、図示せぬ金属層（ソース線ＳＬ）に接続される。

図４は、実施形態に係る半導体記憶装置のメモリセルＭＣの変形例を示す断面図である。

図４に示すように、変形例では、上部電極４３は、第１部分４３ａおよび第２部分４３ｂを含む。第２部分４３ｂは、第１部分４３ａの下面中央部に接続され、下方に突出する。第２部分４３ｂの下面はＭＴＪ素子部（キャップ層３８）に接続され、第２部分４３ｂはＭＴＪ素子部に対応するように円柱状に設けられる。第１部分４３ａの下面端部は、保護絶縁層４１に接続される。

すなわち、上部電極４３の下面は、中央部が下方に突出した形状である。このため、上部電極４３の最下部（第２部分４３ｂの下面）はキャップ層３８の最上部（上面）と積層方向において同じ位置にある。また、保護絶縁層４１と上部電極４３との接触面における最下部（第１部分４３ａの下面）は、キャップ層３８と上部電極４３との接触面（第２部分４３ｂの下面）における最上部よりも積層方向において上にある。

ここで、変形例における上部電極４３の径Ｄ１とは、第１部分４３ａの最も小さい径（第１部分４３ａの下面の径）を示す。なお、第２部分４３ｂの径は、ＭＴＪ素子部の径と同じである。

図５Ａは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣを示す断面図である。

上述したように、抵抗変化素子ＲＣは、強磁性層である記憶層３４と、強磁性層である参照層３６と、これらの間に形成される非磁性層であるトンネルバリア層３５とで構成される積層構造を含む。

図５Ａに示すように、記憶層３４は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。

参照層３６は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３６は、記憶層３４よりも磁化方向の反転エネルギーバリアが大きい。

図５Ｂは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子ＲＣの断面図を示す図である。図５Ｃは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子ＲＣの断面図を示す図である。

本例において、抵抗変化素子ＲＣは、例えばスピン注入型の抵抗変化素子である。したがって、抵抗変化素子ＲＣにデータを書き込む場合、または抵抗変化素子ＲＣからデータを読み出す場合、抵抗変化素子ＲＣは、膜面に垂直な方向において、双方向に電流が流れる。

より具体的には、抵抗変化素子ＲＣへのデータの書き込みは、以下のように行われる。

図５Ｂに示すように、記憶層３４から参照層３６へ電流が流れる場合、すなわち、参照層３６から記憶層３４へ向かう電子が供給される場合、参照層３６の磁化方向と同じ方向にスピン偏極された電子が記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と同じ方向に揃えられる。これにより、参照層３６の磁化方向と記憶層３４の磁化方向とが、平行配列となる。この平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も低くなる。この場合を例えば「０」データと規定する。

一方、図５Ｃに示すように、参照層３６から記憶層３４へ電流が流れる場合、すなわち、記憶層３４から参照層３６へ向かう電子が供給される場合、参照層３６により反射されることで参照層３６の磁化方向と反対方向にスピン偏極された電子とが記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と反対方向に揃えられる。これにより、参照層３６の磁化方向と記憶層３４磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も高くなる。この場合を例えば「１」データと規定する。

また、抵抗変化素子ＲＣからのデータの読み出しは、以下のように行われる。

抵抗変化素子ＲＣに、読み出し電流が供給される。この読み出し電流は、記憶層３４の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗変化素子ＲＣの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。

［実施形態の製造方法］
図６乃至図１３は、実施形態に係る半導体記憶装置のメモリセルＭＣの製造工程を示す断面図である。

まず、図６に示すように、半導体基板２１の表面部に埋め込みゲート構造を有する選択トランジスタＳＴが形成される。選択トランジスタＳＴは、以下のように形成される。

例えば、半導体基板２１にリセスが形成された後、このリセスの側面およびボトムにゲート絶縁層２２が形成される。ゲート絶縁層２２は、例えば熱酸化によって形成されるシリコン酸化物層である。次に、リセスの下部側を埋め込むように、ポリシリコンを含むゲート電極２３が形成される。その後、リセスの上部側を埋め込むようにシリコン窒化物層である絶縁層２４が形成され、表面が平坦化される。さらに、半導体基板２１の表面部に不純物をイオン注入することにより、拡散層２５が形成される。このようにして、選択トランジスタＳＴが形成される。

次に、半導体基板２１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁層３１が形成される。絶縁層３１は、例えば、シリコン窒化物層またはシリコン酸化物層である。この絶縁層３１に、積層方向に延びる図示せぬコンタクトホールが形成される。コンタクトホールは、絶縁層３１を貫通し、半導体基板２１（拡散層２５）に達する。これにより、コンタクトホールのボトムに、半導体基板２１（拡散層２５）が露出する。

次に、コンタクトホール内に、例えばＣＶＤ法により、下部電極３２が形成される。これにより、コンタクトホール内が埋め込まれる。下部電極３２の下面は、拡散層２５に接続される。下部電極３２は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。

次に、図７に示すように、下部電極３２および絶縁層３１上に、例えばスパッタ法により、バッファ層３３が形成される。バッファ層３３は、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、およびＺｒ等の少なくとも１つを含む。また、バッファ層３３は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、およびＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。

次に、バッファ層３３上に、例えばスパッタ法により、記憶層３４、トンネルバリア層３５、および参照層３６が順に形成される。記憶層３４および参照層３６は、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。トンネルバリア層３５は、例えばＭｇＯまたはＡｌＯを含む。また、トンネルバリア層３５は、Ａｌ、Ｓｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、またはＨｆ等の元素の窒化物を含んでもよい。

次に、参照層３６上に、例えばスパッタ法により、シフトキャンセル層３７が形成される。シフトキャンセル層３７は、例えばＣｏと、Ｐｔ、Ｎｉ、およびＰｄから選択された少なくとも１つの元素と、を含む。このシフトキャンセル層３７上に、例えばスパッタ法により、キャップ層３８が形成される。キャップ層３８は、例えばＴａ、Ｒｕ、Ｐｔ、およびＷ等の少なくとも１つを含む。これにより、ＭＴＪ素子部のための積層体が形成される。

次に、図８に示すように、キャップ層３８上に、ハードマスク３９が形成される。ハードマスク３９は、ＭＴＪ素子部パターンに対応するようにパターニングされる。すなわち、ハードマスク３９は、下部電極３２の上方に対応するように形成される。ハードマスク３９は、キャップ層３８と同じ材料、例えばＴａ、Ｒｕ、Ｐｔ、およびＷ等の少なくとも１つを含む。

次に、図９に示すように、例えばハードマスク３９を用いたＩＢＥ法により、キャップ層３８からバッファ層３３までがエッチング（パターニング）される。このエッチングは、下部電極３２および絶縁層３１に達する。これにより、キャップ層３８、シフトキャンセル層３７、参照層３６、トンネルバリア層３５、記憶層３４、およびバッファ層３３の積層体からなるＭＴＪ素子部が形成される。ここで、ハードマスク３９が完全に除去されているが、残存してもよい。

ＭＴＪ素子部のエッチングと同時に、ＭＴＪ素子部の側壁に、ＭＴＪ素子部の各層からの再付着層となる側壁層５１が形成される。このとき、ＭＴＪ素子部を完全に形成するために、バッファ層３３よりも深くまでオーバーエッチングされる。すなわち、下部電極３２の一部もエッチングされる。このため、側壁層５１は、ＭＴＪ素子部および下部電極３２の構成材料を含む被エッチング材料による再付着層である。

次に、図１０に示すように、側壁層５１が、酸化処理されて、絶縁層４０になる。絶縁層４０は、酸化物である。これにより、側壁層５１による記憶層３４と参照層３６との電気的ショートを防ぐことができる。

次に、図１１に示すように、ＭＴＪ素子部を覆うように、保護絶縁層４１が形成される。保護絶縁層４１は、ＭＴＪ素子部の側面および上面、並びに絶縁層３１の上面に沿ってに形成される。保護絶縁層４１は、例えばシリコン窒化物層、アルミニウム窒化物層、またはハフニウム窒化物層等の窒化物層である。

次に、図１２に示すように、保護絶縁層４１上の全面に、例えばＣＶＤ法により、絶縁層４２が形成される。絶縁層４２は、例えばシリコン窒化物層またはシリコン酸化物層である。この絶縁層４２に、例えば図示せぬマスクを用いたＲＩＥ（Reactive Ion Etching）法により、保護絶縁層４１に達するコンタクトホールＣＨが形成される。コンタクトホールＣＨは、絶縁層４２を貫通し、保護絶縁層４１に達する。このとき、ＲＩＥは、絶縁層４２と保護絶縁層４１とで選択性を有する。すなわち、絶縁層４２のエッチングレートに対して保護絶縁層４１のエッチングレートは小さいため、保護絶縁層４１の上面でエッチングが止まる。これにより、コンタクトホールＣＨのボトムに、絶縁層４１が露出する。

次に、図１３に示すように、ＩＢＥ（Ion Beam Etching）法により、コンタクトホールＣＨのボトムの露出した絶縁層４１がエッチングされる。これにより、コンタクトホールＣＨのボトムの絶縁層４１が除去され、コンタクトホールＣＨのボトムにキャップ層３８が露出する。ＩＢＥ法に用いる不活性ガスとしては、Ａｒ、Ｘｅ、Ｋｒ、またはＮｅ等が用いられる。ＩＢＥ法におけるイオンビーム角度は、例えば０度であるが、これに限らず、コンタクトホールＣＨのボトムに入射する角度以下であればよい。イオンビーム角度は、基板（半導体基板２１）の表面に対して垂直方向（積層方向）を基準（０度）とした場合の角度である。

ここで、コンタクトホールＣＨの径は、ＭＴＪ素子部の径よりも大きい。このため、コンタクトホールＣＨのボトム中央部にキャップ層３８が露出し、ボトム端部（ボトム中央部の周囲）に保護絶縁層４１が露出する。

また、ＩＢＥ法によってエッチングが制御されることで、コンタクトホールＣＨのボトムは平坦に形成される。すなわち、コンタクトホールＣＨのボトムにおける保護絶縁層４１の上面とキャップ層３８の上面とは、積層方向において同じ位置にある。その後、再付着層等を除去するために、ウェットエッチングが行われてもよい。

次に、図３に示すように、コンタクトホールＣＨに金属層が埋め込まれ、上部電極４３が形成される。これにより、ＭＴＪ素子部よりも径が大きく、下面が平坦な上部電極４３が形成される。

その後、絶縁層４２，３１に、拡散層２５（ソース）に達するコンタクトホールが形成される。このコンタクトホールに金属層が埋め込まれ、コンタクトプラグ４５が形成される。

さらに、上部電極４３上に、ビット線ＢＬとなる金属層４４が形成される。また、コンタクトプラグ４４上に、ソース線ＳＬが形成される。

このようにして、実施形態における半導体装置が形成される。

なお、上記図１３の工程において、ＩＢＥ法により、キャップ層３８および保護絶縁層４１がオーバーエッチングされてもよい。

このとき、ＩＢＥ法は、イオンビーム角度をθ以下に調整されて行われる。イオンビーム角度をθ以下にすることで、ＩＢＥ法においてキャップ層３８のエッチングレートを保護絶縁層４１のエッチングレートよりも大きくすることができる。このＩＢＥ法におけるエッチングレートの詳細については、図１４を用いて後述する。

これにより、コンタクトホールＣＨのボトムにおいて、キャップ層３８のほうが保護絶縁層４１よりもエッチングされる。したがって、コンタクトホールＣＨのボトムにおける保護絶縁層４１の上面がキャップ層３８の上面よりも積層方向において上になる。

その後、コンタクトホールＣＨに金属層が埋め込まれることで、図４に示す変形例の第１部分４３ａおよび第２部分４３ｂからなる上部電極４３が形成される。

図１４は、ＩＢＥ法におけるイオンビーム角度とエッチングレートとの関係を示す図である。ここで、実線Ａはシリコン窒化物等の絶縁体を示し、実線ＢはＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の金属を示す。すなわち、実線Ａは保護絶縁層４１を示し、実線Ｂはキャップ層３８を示す。

図１４に示すように、ＩＢＥ法では、イオンビーム角度を調整することで、被エッチング材料のエッチングレートが制御され得る。イオンビーム角度が小さい場合（＜θ）、キャップ層３８のエッチングレートは保護絶縁層４１のエッチングレートよりも大きい。イオンビーム角度が大きくなり、θになると、保護絶縁層４１のエッチングレートはキャップ層３８のエッチングレートと同じになる。さらに、イオンビーム角度が大きくなると（＞θ）、キャップ層３８のエッチングレートは保護絶縁層４１のエッチングレートよりも小さくなる。

上記変形例では、キャップ層３８のエッチングレートが保護絶縁層４１のエッチングレートよりも大きくなるように、イオンビーム角度がθ以下に設定される。これにより、ＩＢＥ法によりオーバーエッチングしたとしても、コンタクトホールＣＨのボトムにおける保護絶縁層４１の上面がキャップ層３８の上面よりも積層方向において上になる。

なお、ＩＢＥ法におけるイオンビーム角度は、θ以下であって、さらにコンタクトホールＣＨのボトムに入射する角度以下であることが必要である。本実施形態では、ＩＢＥ法におけるイオンビーム角度は、例えば０度である。

［実施形態の効果］
図１５は、実施形態に係る半導体記憶装置のメモリセルＭＣの製造工程の第１比較例を示す断面図である。

図１５に示すように、第１比較例では、コンタクトホールＣＨのボトムの保護絶縁層４１を除去する際に、ＲＩＥ法が行われる。これにより、コンタクトホールＣＨのボトムに、キャップ層３８が露出する。しかし、ＲＩＥ法では、キャップ層３８のエッチングレートよりも保護絶縁層４１のエッチングレートのほうが大きい。このため、キャップ層３８が露出した後のオーバーエッチングにおいて、保護絶縁層４１のみが選択的にエッチングされる。このため、ＭＴＪ素子部（特にシフトキャンセル層３７）の側面が露出されてしまう。その結果、その後に残留ガス等の除去のためにウェットエッチングが行われると、ＭＴＪ素子部にダメージが与えられ、メモリセル特性（ＭＴＪ磁気特性）が劣化してしまう。

図１６は、実施形態に係る半導体記憶装置のメモリセルＭＣの製造工程の第２比較例を示す断面図である。

図１６に示すように、第２比較例では、第１比較例と同様に、コンタクトホールＣＨのボトムの保護絶縁層４１を除去する際に、ＲＩＥ法が行われる。ここで、第２比較例では、コンタクトホールＣＨの径がＭＴＪ素子部の径よりも小さく設定される。これにより、コンタクトホールＣＨのボトムには、キャップ層３８のみが露出する。したがって、第１比較例のような保護絶縁層４１がオーバーエッチングされることを防ぐことができる。しかし、コンタクトホールＣＨの径が小さくなると、ＲＩＥ法によってコンタクトホールＣＨのボトムの保護絶縁層４１を完全に除去することが困難になる。その結果、コンタクトホールＣＨのボトムにキャップ層３８を露出することができず、上部電極４３とキャップ層３８との接続が困難になる。このため、上部電極４３とキャップ層３８との電気的接触が消失する（オープン不良が生じる）可能性が高くなる。

これに対し、上記実施形態によれば、コンタクトホールＣＨの径がＭＴＪ素子部の径よりも大きく形成されるとともに、コンタクトホールＣＨのボトムの保護絶縁層４１を除去する際にＩＢＥ法が行われる。コンタクトホールＣＨの径を大きくすることで、ボトムの保護絶縁層４１を完全に除去することができる。これにより、コンタクトホールＣＨのボトムに、キャップ層３８を容易に露出させることができる。したがって、第２比較例の問題を防ぐことができる。

また、上記実施形態のＩＢＥ法では、キャップ層３８のエッチングレートが保護絶縁層４１のエッチングレートと同じまたはこれよりも大きくなるように設定される。このため、キャップ層３８が露出した後のオーバーエッチングにおいて、キャップ層３８と保護絶縁層４１とが同じだけエッチングされる。または、キャップ層３８のほうが保護絶縁層４１よりもエッチングされる。これにより、ＭＴＪ素子部（特にシフトキャンセル層３７）の側面の露出を抑制することができる。したがって、第１比較例の問題を防ぐことができ、ＭＴＪ磁気特性の劣化を抑制することができる。

なお、上記実施形態では図３および図４に示すメモリセルＭＣについて説明したが、以下の変形例においても適用可能である。

図１７は図３に示すメモリセルＭＣの変形例を示す断面図であり、図１８は図４に示すメモリセルＭＣの変形例を示す断面図である。

図３および図４では、ＭＴＪ素子部において、下部側から順に記憶層３４、トンネルバリア層３５、および参照層３６が設けられた。これに対し、図１７および図１８に示すように、記憶層３４と参照層３６とが反対に置き換えられてもよい。また、この場合、シフトキャンセル層３７も置き換えられてもよい。すなわち、ＭＴＪ素子部において、下部側から順にシフトキャンセル層３７、参照層３６、トンネルバリア層３５、および記憶層３４が順に設けられる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２１…半導体基板、３１…絶縁層、３２…下部電極（金属層）、３４…記憶層（第１磁性層）、３５…トンネルバリア層（非磁性層）、３６…参照層（第２磁性層）、５１…酸化層、ＣＨ…コンタクトホール、ＲＣ…抵抗変化素子。

Claims (8)

1. 基板と、
   前記基板の上方に順に設けられた抵抗変化素子および金属層を含む積層体と、
   前記積層体の側面に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた第２絶縁層と、
   前記第２絶縁層内を積層方向に延び、前記金属層上および前記第２絶縁層上に設けられ、前記積層体の径よりも大きい径を有する電極と、
   を具備する半導体記憶装置。
2. 前記電極の最下部は、前記金属層の最上部と積層方向において同じ位置にある請求項１の半導体記憶装置。
3. 前記第１絶縁層と前記電極との接触面における最下部は、前記金属層と前記電極との接触面における最上部と積層方向において同じ位置にある請求項１の半導体記憶装置。
4. 前記第１絶縁層と前記電極との接触面における最下部は、前記金属層と前記電極との接触面における最上部よりも積層方向において上にある請求項１の半導体記憶装置。
5. 前記金属層は、Ｗ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮの少なくとも１つを含む請求項１の半導体記憶装置。
6. 前記第１絶縁層は、ＳｉＮを含む請求項１の半導体記憶装置。
7. 基板の上方に、抵抗変化素子および金属層が順に積層された積層体を形成し、
   前記積層体をパターニングし、
   前記パターニングされた前記積層体の側面および上面に第１絶縁層を形成し、
   前記第１絶縁層上に、第２絶縁層を形成し、
   前記積層体の上方の前記第２絶縁層を貫通して前記第１絶縁層に達するホールを形成し、
   前記ホールのボトムの前記第１絶縁層をＩＢＥ法により除去して前記金属層を露出し、
   前記ホール内に電極を形成する
   半導体記憶装置の製造方法。
8. 前記ホールの径は、前記パターニングされた前記積層体の径よりも大きい請求項７の半導体記憶装置の製造方法。