JP2021145075A - 磁気記憶装置 - Google Patents

Abstract

【課題】 高密度に配置されたメモリセルを有する磁気記憶装置を提供する。【解決手段】 一実施形態による磁気記憶装置は、第１導電体、積層体と、絶縁体と、第２導電体と、第３導電体と、第４導電体と、を備える。積層体は、第１強磁性層、第２強磁性層、及び第１強磁性層と第２強磁性層との間の絶縁層を含み、第１導電体と接する第１面を有する。絶縁体は、積層体の側面上に位置する。第２導電体は、積層体の第１面と対向する第２面上に位置する。第３導電体は、第２導電体上の部分と絶縁体の側面上の部分とを有する。第４導電体は、第３導電体上に位置する。【選択図】 図４

Description

実施形態は、概して磁気記憶装置に関する。

磁気抵抗効果素子を用いた記憶装置が知られている。

特開２０１３−１４３５４８号公報

高密度に配置されたメモリセルを有する磁気記憶装置を提供しようとするものである。

一実施形態による磁気記憶装置は、第１導電体、積層体と、絶縁体と、第２導電体と、第３導電体と、第４導電体と、を備える。上記積層体は、第１強磁性層、第２強磁性層、及び上記第１強磁性層と上記第２強磁性層との間の絶縁層を含み、上記第１導電体と接する第１面を有する。上記絶縁体は、上記積層体の側面上に位置する。上記第２導電体は、上記積層体の上記第１面と対向する第２面上に位置する。上記第３導電体は、上記第２導電体上の部分と上記絶縁体の側面上の部分とを有する。上記第４導電体は、上記第３導電体上に位置する。

図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルの構造の例の断面を示す。 図５は、第１実施形態の磁気記憶装置の一部の製造工程の間の或る時点での構造を示す。 図６は、図５続く時点の構造を示す。 図７は、図６に続く時点の構造を示す。 図８は、図７に続く時点の構造を示す。 図９は、図８に続く時点の構造を示す。 図１０は、図９に続く時点の構造を示す。 図１１は、図１０に続く時点の構造を示す。 図１２は、図１１に続く時点の構造を示す。 図１３は、図１２に続く時点の構造を示す。 図１４は、参考用の磁気記憶装置の製造工程の間の或る時点での構造を示す。 図１５は、図１４に続く時点の構造を示す。 図１６は、第２実施形態のメモリセルの構造の例の断面を示す。 図１７は、図１６に続く時点の構造を示す。 図１８は、図１７に続く時点の構造を示す。 図１９は、図１８に続く時点の構造を示す。 図２０は、図１９に続く時点の構造を示す。 図２１は、図２０に続く時点の構造を示す。 図２２は、参考用の磁気記憶装置の構造を示す。 図２３は、第２実施形態の磁気記憶装置の別の構造を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰り返しの説明は省略される場合がある。略一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下、ｘｙｚ直行座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置１の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。

メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。

入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読出しデータ）ＤＡＴを送信する。

ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。

カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。

制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。

書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。

読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。

１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。

各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。

各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチング素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、磁気抵抗効果素子ＶＲａ＜α、β＞及びスイッチング素子ＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、磁気抵抗効果素子ＶＲｂ＜α、β＞及びスイッチング素子ＳＥｂ＜α、β＞を含む。

各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとスイッチング素子ＳＥは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。

磁気抵抗効果素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。

スイッチング素子ＳＥは、例えばスイッチング素子であってもよい。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。

１．１．３．メモリセルアレイの構造
図３は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。

図３に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。

各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂは行列状に配置されている。各メモリセルＭＣは、スイッチング素子ＳＥとして機能する構造と、磁気抵抗効果素子ＶＲとして機能する構造を含む。スイッチング素子ＳＥとして機能する構造及び磁気抵抗効果素子ＶＲとして機能する構造は、各々、後述のように１又は複数の層を含む。

メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。

各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａは行列状に配置されている。ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。図２に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰り返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。

メモリセルアレイ１１は、さらに、導電体２１及び導電体２２、並びにメモリセルＭＣを設けられていない領域において層間絶縁体を含む。

１．１．４．メモリセルの構造
図４は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。図４に示されるように、層間絶縁体２３中に導電体２１（ワード線ＷＬ）が設けられている。導電体２１の上面上に、メモリセルＭＣが設けられている。メモリセルＭＣは、スイッチング素子ＳＥ、スイッチング素子ＳＥ上の磁気抵抗効果素子ＶＲ、第１ハードマスク３５、及び第２ハードマスク４１を含む。

スイッチング素子ＳＥは、可変抵抗材料２５を含む。スイッチング素子ＳＥは、さらに、下部電極２４及び上部電極２６を含み得る。以下の記述は、この例に基づく。

可変抵抗材料２５は、例えば２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料２５の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料２５の上面及び底面の他方である。２端子間に印加する電圧が閾値以下の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。可変抵抗材料２５は、テルル（Ｔｅ）、セレン（Ｓｅ）、及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。又は、可変抵抗材料２５は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。

磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示し、ＭＴＪ（magnetic tunnel junction）を含む。具体的には、磁気抵抗効果素子ＶＲは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図４に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。

強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、複数の層を含んでいてもよい。

絶縁層３２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなり、いわゆるトンネルバリアとして機能する。

強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、或いはＣｏＦｅＢ又はＦｅＢからなる。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。

強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、より低い抵抗を有する状態にある。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、より高い抵抗を有する状態にある。

強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。一方、強磁性層３１から強磁性層３３に向かって別の大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。

第１ハードマスク３５は、磁気抵抗効果素子ＶＲの上面上、例えば、強磁性層３３の上面上に位置する。第１ハードマスク３５は、導電体からなる。

絶縁層３２の側面は側壁絶縁体３６により覆われている。加えて、磁気抵抗効果素子ＶＲのうちの絶縁層３２以外の層の側面が側壁絶縁体３６により覆われていてもよい。例として、磁気抵抗効果素子ＶＲの側面及び第１ハードマスク３５の側面は、側壁絶縁体３６により覆われている。側壁絶縁体３６の側面は、テーパーになっており、上端でのｘｙ面に沿う径は、下端でのｘｙ面に沿う径より小さい。側壁絶縁体３６の側面の下端は、スイッチング素子ＳＥの側面の上端、例えば上部電極２６の側面の上端と、ほぼ並ぶか、スイッチング素子ＳＥの側面の上端、例えば上部電極２６の側面の上端よりも外側に位置する。側壁絶縁体３６は、例えばシリコン窒化物を含むか、シリコン窒化物からなる。

側壁絶縁体３６の側面、及び第１ハードマスク３５の上面は、第２ハードマスク４１により覆われている。第２ハードマスク４１は、上部電極２６、可変抵抗材料２５、及び下部電極２４と接していない必要がある。接していない限り、第２ハードマスク４１の側面の下端は、側壁絶縁体３６の側面のいずれの部分に位置していてもよい。ただし、第２ハードマスク４１のｘｙ面に沿った幅又は径が側壁絶縁体３６の側面の下端（上部電極２６Ａと接する部分）よりも内側に位置していると、メモリセルＭＣの間隔はより狭くされることが可能である。図４は、第２ハードマスク４１の側面の下端は、側壁絶縁体３６の側面の下端の位置とほぼ一致する例を示す。

第２ハードマスク４１は、導電性を有する。第２ハードマスク４１は、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）の１つ以上を含むか、これらの材料からなる。具体的には、第２ハードマスク４１は、Ｓｃ、Ｔｉ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、及びＷを含む合金であることが可能である。又は、第２ハードマスク４１は、Ｓｃ、Ｔｉ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、及びＷのそれぞれの窒化物の１つ以上からなる。又は、第２ハードマスク４１は、Ｓｃ、Ｔｉ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、及びＷのそれぞれのホウ化物の１つ以上からなる。

導電体２２（ビット線ＢＬ）は、第２ハードマスク４１の上面上に位置する。

スイッチング素子ＳＥの側面、第２ハードマスク４１の側面及び上面、並びに導電体２２の側面は、絶縁体４４により覆われている。絶縁体４４は、例えば、シリコン窒化物を含むか、シリコン窒化物からなる。または、絶縁体４４は、シリコン酸化物を含むか、シリコン酸化物からなっていてもよい。

１．２．製造方法
図５〜図１３は、第１実施形態の磁気記憶装置１の一部の製造工程の間の状態の構造を順に示す。

図５に示されるように、層間絶縁体２３中に複数の導電体２１（ワード線ＷＬ）が形成される。次いで、層間絶縁体２３の上面及び導電体２１の上面上に、下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａが、この順に堆積される。下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａは、それぞれ、後の工程によって、下部電極２４、可変抵抗材料２５、上部電極２６、強磁性層３１、絶縁層３２、及び強磁性層３３へと成形される要素である。

図６に示されるように、強磁性層３３Ａの上面上に、第１ハードマスク３５Ａが形成される。第１ハードマスク３５Ａは、後の工程によって、第１ハードマスク３５になる要素である。第１ハードマスク３５Ａは、メモリセルＭＣが形成される予定の領域の上方で残存し、その他の領域において、第１ハードマスク３５Ａを上面から底面に貫く開口３５Ｈを有する。

図７に示されるように、ここまでの工程によって得られる構造が、イオンビームエッチング（ＩＢＥ）によりエッチングされる。イオンビームは、ｚ軸に対して角度を有する。このようなイオンビームは、第１ハードマスク３５Ａの開口３５Ｈの中へと侵入し、開口３５Ｈ内で露出している要素を部分的に除去する。一部のイオンビームは、第１ハードマスク３５Ａにより阻まれて、開口３５Ｈ内の深い領域に到達しない。しかし、第１ハードマスク３５ＡもＩＢＥによって部分的に除去され、ＩＢＥの進行に伴って第１ハードマスク３５Ａの上面は低下する。この結果、ＩＢＥの進行とともに、イオンビームは、開口３５Ｈ内のより深い領域に到達するようになる。このため、ＩＢＥの進行により、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａは、開口３５Ｈ中の部分をエッチングされる。

図８に示されるように、図７のＩＢＥが継続されることにより、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａは、それぞれ、強磁性層３１、絶縁層３２、及び強磁性層３３へと成形される。第１ハードマスク３５Ａの開口３５Ｈ中で、上部電極２６Ａが部分的に露出する。第１ハードマスク３５Ａは、その上面の低下により、第１ハードマスク３５になる。

図９に示されるように、ここまでの工程によって得られる構造の上面の全面に、側壁絶縁体３６Ａが堆積される。側壁絶縁体３６Ａは、後の工程によって、側壁絶縁体３６へと成形される要素である。側壁絶縁体３６Ａは、上部電極２６Ａの上面のうちの露出している部分、強磁性層３１、絶縁層３２、強磁性層３３、及び第１ハードマスク３５のそれぞれの側面、並びに第１ハードマスク３５の上面を覆う。

図１０に示されるように、側壁絶縁体３６Ａが、エッチバックされることにより、側壁絶縁体３６へと成形される。すなわち、エッチバックにより、側壁絶縁体３６Ａのうちの第１ハードマスク３５の上面上の部分は除去される。また、エッチバックにより、側壁絶縁体３６Ａのうちの強磁性層３１、絶縁層３２、強磁性層３３、及び第１ハードマスク３５のそれぞれの側面上の部分が薄くなる。さらに、側壁絶縁体３６Ａのうちの上部電極２６Ａの上面上の部分が部分的に除去される。この結果、上部電極２６Ａの上面が部分的に露出する。

図１１に示されるように、側壁絶縁体３６の側面上及び第１ハードマスク３５の上面上に、第２ハードマスク４１Ａが形成される。第２ハードマスク４１Ａは、後の工程によって、第２ハードマスク４１になる要素である。第２ハードマスク４１Ａは、第１ハードマスク３５の上面の部分４１Ａ１において、側壁絶縁体３６の側面上の部分４１Ａ２よりも厚い。特に、第２ハードマスク４１Ａのｘｙ面に沿った幅又は径はより小さい方が好ましく、少なくとも、側壁絶縁体３６の側面の下端（上部電極２６Ａと接する部分）と同じか、それよりも内側に位置していることが好ましい。第２ハードマスク４１Ａのｘｙ面に沿った幅又は径が小さい理由は、第２ハードマスク４１Ａは、下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａの成形に使用され、下部電極２４、可変抵抗材料２５、及び部分４１Ａ２のｘｙ面に沿った幅又は径は、メモリセルＭＣの高密度の配置のために、より小さいことが望まれるからである。一方、部分４１Ａ１が厚い理由は、後の工程での下部電極２４Ａ、可変抵抗材料２５Ａ、及び上部電極２６Ａのエッチングにより部分４１Ａ１の上面が低下しても、部分４１Ａ１が残存することが望まれるからである。

このような第２ハードマスク４１Ａは、例えば、対象の層をコンフォーマルに形成しない方法により形成される。このような非コンフォーマルに層を形成する方法は、例えば、スパッタを含む。非コンフォーマルに形成する方法の使用によって、第２ハードマスク４１Ａは、第１ハードマスク３５の上面の部分において、側壁絶縁体３６の側面上の部分よりも厚い。

図１２に示されるように、ここまでの工程によって得られる構造が、第２ハードマスク４１Ａをマスクとして用いて、エッチングされる。第２ハードマスク４１Ａのｘｙ面に沿った幅又は径が側壁絶縁体３６の側面の下端よりも内側に位置している場合は、側壁絶縁体３６もマスクとして機能することが可能である。エッチングは、例えば、ＲＩＥ（reactive ion etching）等の異方性エッチングにより行われることが可能である。エッチングにより、下部電極２４Ａ、可変抵抗材料２５Ａ、及び上部電極２６Ａが、部分的に除去されて、それぞれ、下部電極２４、可変抵抗材料２５、及び上部電極２６へと成形される。また、エッチングにより、第２ハードマスク４１Ａは、上面をエッチバックされ、第２ハードマスク４１になる。

図１３に示されるように、ここまでの工程によって得られる構造の上面の全面に、絶縁体４４が形成される。絶縁体４４は、下部電極２４、可変抵抗材料２５、上部電極２６、第２ハードマスク４１のそれぞれの側面、及び第２ハードマスク４１の上面を覆う。

図４に示されるように、絶縁体４４のうちの導電体２２が形成される予定の領域が部分的に除去され、除去された領域に導電体２２が形成される。

１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、高密度に配置されることが可能なメモリセルＭＣを有する磁気記憶装置１が提供されることが可能である。

図１４及び図１５は、参考用の磁気記憶装置の製造工程の間の状態の構造を順に示す。図１４は、第１実施形態の図７の工程に相当する。ハードマスク１３５Ａは、第１実施形態の第１ハードマスク３５Ａと同じく、メモリセルＭＣが形成される予定の領域において残存する。一方、ハードマスク１３５Ａは、第１ハードマスク３５Ａのアスペクト比よりも高いアスペクト比を有する。理由は、ハードマスク１３５Ａが、第１実施形態と異なり、下部電極２４Ａ、可変抵抗材料２５Ａ、及び上部電極２６Ａの成形にも使用され、ハードマスク１３５Ａが成形の完了前にＩＢＥによって削られ切るのを避けるためである。高アスペクト比のハードマスク１３５Ａの形成の目的でハードマスク１３５Ａが厚いと、開口１３５Ｈのアスペクト比も高い。開口１３５Ｈのアスペクト比が高いと、第１実施形態の図７及び図８の工程と異なり、イオンビームが強磁性層３３Ａ、絶縁層３２Ａ、強磁性層３１Ａ、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａに到達し辛い。

イオンビームが強磁性層３３Ａ、絶縁層３２Ａ、強磁性層３１Ａ、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａに到達し辛いため、図１５に示される構造が形成され得る。図１５は、図１４に続く時点の構造を示し、第１実施形態の図４の工程に相当する。ただし、図１５は、図４の側壁絶縁体３６及び絶縁体４４に相当する要素を示すことを省略している。強磁性層３３Ｒ、絶縁層３２Ｒ、強磁性層３１Ｒ、上部電極２６Ｒ、及び可変抵抗材料２５Ｒは、それぞれ、強磁性層３３Ａ、絶縁層３２Ａ、強磁性層３１Ａ、上部電極２６Ａ、及び可変抵抗材料２５Ａが成形された要素である。

イオンビームがよりハードマスク１３５Ａの開口１３５Ｈの深い位置に到達し辛いため、強磁性層３３Ａ、絶縁層３２Ａ、強磁性層３１Ａ、上部電極２６Ａ、及び可変抵抗材料２５Ａが、適切にエッチングされない。例えば、より下に位置する要素のエッチングに時間を要し、このエッチングにより、より上に位置する成形済みの要素が過剰にエッチングされる。このため、強磁性層３３Ｒ、絶縁層３２Ｒ、及び強磁性層３１Ｒなどは、ｘｙ面に沿う面積（ｘｙ面面積）が意図される大きさよりも小さい。このため、メモリセルＭＣＲ１のように、強磁性層３３と導電体２２が接する領域の面積が小さく、この接する領域での抵抗値が高い。また、絶縁体４４に相当する絶縁体に、導電体２２のための穴を形成する際に、いくつかの要素が意図せずに削られ得る。例えば、穴を形成する工程は、意図せずに、メモリセルＭＣＲ２の強磁性層３３Ｒ及び絶縁層３２Ｒを除去する。このようなメモリセルＭＣＲ２は、メモリセルとして機能できない。

また、エッチング対象の各要素のエッチングに時間を要するため、ハードマスク１３５Ａが、形成されたときには高いアスペクト比を有していても、エッチング対象の要素のエッチングが終わる前に、ハードマスク１３５Ａが、意図せずに削られ切る場合がある。この結果、可変抵抗材料２５Ｒのように、メモリセルＭＣＲ１のための部分とメモリセルＭＣＲ２のための部分が分離されない場合がある。さらに下に位置する下部電極２４Ａは、全くエッチングされていない。このようなメモリセルＭＣＲ１及びＭＣＲ２は、メモリセルとして機能しない。

これらの現象の抑制のためには、開口１３５Ｈのアスペクト比を減じることが考えられる。しかしながら、このことは、メモリセルＭＣの間隔を大きくすることを意味し、ひいては、メモリセルＭＣが高密度で配置されることを妨げる。

第１実施形態によれば、第１ハードマスク３５と導電体２２の間に第２ハードマスク４１が設けられる。第２ハードマスク４１は、下部電極２４Ａ、可変抵抗材料２５Ａ、及び上部電極２６Ａの成形に使用される。このため、第１ハードマスク３５Ａは、高いアスペクト比を有する必要を有しない。このため、イオンビームは、第１ハードマスク３５Ａの開口３５Ｈ中の深い領域に届くことができ、強磁性層３３Ａ、絶縁層３２Ａ、及び強磁性層３１Ａは、参考用の製造工程でのケースよりも短い時間でエッチングされることが可能である。よって、強磁性層３３Ａ、絶縁層３２Ａ、及び強磁性層３１Ａが過剰にエッチングされることが抑制され、強磁性層３３のｘｙ面面積が過剰に小さくなることが抑制されることが可能である。このことは、強磁性層３３の上面で高抵抗が生じることを抑制する。また、強磁性層３３のｘｙ面面積が過剰に小さくなることの抑制は、導電体２２のための絶縁体４４中の穴の形成のためのエッチングが強磁性層３３を除去することを抑制する。さらに、第２ハードマスク４１自体が、開口１３５Ｈの形成のためのエッチングから、強磁性層３３を保護する。

また、第２ハードマスク４１は、磁気抵抗効果素子ＶＲ、第１ハードマスク３５、及び側壁絶縁体３６を覆う。このため、第２ハードマスク４１は第１ハードマスク３５のｘｙ面面積より大きいｘｙ面面積を有し、このことは、第１ハードマスク３５と導電体２２との間に高体積の導電体が位置することを意味する。よって、第１ハードマスク３５と導電体２２の間の抵抗値は、参考用の磁気記憶装置でのケースよりも小さい。

以上より、第１ハードマスク３５Ａの開口３５Ｈのアスペクト比が、参考用のハードマスク１３５Ａより低くても、強磁性層３３Ａ、絶縁層３２Ａ、強磁性層３１Ａ、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａが成形されることが可能である。よって、第１実施形態によれば、正常に動作するメモリセルＭＣが高密度で配置されることが可能である。

２．第２実施形態
第２実施形態は、構造の点で第１実施形態に類似し、一方で、或る要素の材料の点で第１実施形態と異なる。第２実施形態は、その他の点については、第１実施形態と同じである。以下、第２実施形態の構成のうち、第１実施形態の構成と異なる点が主に記述される。

２．１．構造
図１６は、第２実施形態のメモリセルＭＣの構造の例の断面を示す。第２実施形態のメモリセルＭＣは、第１実施形態のメモリセルＭＣとの区別のために、メモリセルＭＣと称される場合がある。

メモリセルＭＣＢは、メモリセルＭＣでの第２ハードマスク４１に代えて、第２ハードマスク５１を含む。第２ハードマスク５１は、側壁絶縁体３６の側面を覆い、また、第１ハードマスク３５の上面の一部、特に縁を含む部分を縁に沿って覆う。第２ハードマスク５１の側面の下端は、側壁絶縁体３６の側面のいずれの部分に位置していてもよい。ただし、第２ハードマスク５１のｘｙ面に沿った幅又は径は、側壁絶縁体３６の側面の下端（上部電極２６Ａと接する部分）よりも内側に位置していると、メモリセルＭＣＢの間隔がより狭くされることが可能である。このため、第２ハードマスク５１のｘｙ面に沿った幅又は径は、側壁絶縁体３６の側面の下端よりも内側に位置することが可能である。図１６は、第２ハードマスク５１の側面の下端は、側壁絶縁体３６の側面の下端の位置とほぼ一致する例を示す。第２ハードマスク５１は、第１ハードマスク３５の上面の一部、特に第１ハードマスク３５上面のうちの中心を含む領域において設けられていない。この第２ハードマスク５１が設けられていない領域には、導電体２２の一部が設けられており、この領域内で導電体２２と第１ハードマスク３５は接している。

第２ハードマスク５１は、絶縁性を有し、絶縁体を含むか、絶縁体からなる。また、第２ハードマスク５１は、絶縁体４４及び側壁絶縁体３６の材料と異なる材料、特に、種々のエッチングに対して絶縁体４４及び側壁絶縁体３６との相違するエッチングレートで削られる材料を含むか、そのような材料からなる。具体的には、絶縁体４４及び側壁絶縁体３６がシリコン窒化物を含むか、シリコン窒化物からなる場合、第２ハードマスク５１はシリコン酸化物を含むか、シリコン酸化物からなることが可能である。

２．２．製造方法
図１７〜図２１は、第２実施形態の磁気記憶装置の一部の製造工程の間の状態の構造を順に示す。

まず、第１実施形態の図５〜図１０の工程が行われる。次に、図１７に示されるように、側壁絶縁体３６の側面上及び第１ハードマスク３５の上面上に、第２ハードマスク５１Ａが形成される。第２ハードマスク５１Ａは、後の工程によって、第２ハードマスク５１になる要素である。第２ハードマスク５１Ａは、第１実施形態の第２ハードマスク４１と異なり、第１ハードマスク３５の上面の部分において、側壁絶縁体３６の側面上の部分よりも厚くてもよいし、薄くてもよい。

第２ハードマスク５１Ａは、任意の方法で形成されることが可能である。例えば、図１７において破線で示されるような上部電極２６Ａの上面上の部分５１Ａ１を含む第２ハードマスク５１Ａが形成された後で、エッチバックにより部分５１Ａ１が除去されることが可能である。または、最初から部分５１Ａ１が形成されない方法及び（又は）条件が使用されることによって、第２ハードマスク５１Ａが形成されてもよい。

特に、第２ハードマスク５１Ａのｘｙ面に沿った幅又は径が側壁絶縁体３６の側面の下端よりも内側に位置していると、メモリセルＭＣＢの間隔はより狭くされることが可能である。

図１８に示されるように、ここまでの工程によって得られる構造が、第１実施形態の図１２と同様に、第２ハードマスク５１Ａをマスクとして用いて、エッチングされる。第２ハードマスク５１Ａのｘｙ面に沿った幅又は径が側壁絶縁体３６の側面の下端よりも内側に位置している場合は、側壁絶縁体３６もマスクとして機能し得る。エッチングは、例えば、ＲＩＥ等の異方性エッチングにより行われることが可能である。エッチングにより、下部電極２４、可変抵抗材料２５、及び上部電極２６が形成される。また、エッチングにより、第２ハードマスク５１Ａは、上面をエッチバックされ、第２ハードマスク５１Ｂになる。

図１９に示されるように、ここまでの工程によって得られる構造の上面の全面に、絶縁体４４が形成される。絶縁体４４は、下部電極２４、可変抵抗材料２５、上部電極２６、第２ハードマスク５１のそれぞれの側面、及び第２ハードマスク５１Ｂの上面を覆う。

図２０に示されるように、絶縁体４４の上面上に、導電体２２が形成される予定の領域の上方において開口を有するマスク（図示せず）が形成される。このマスクを用いたＲＩＥ等の異方性エッチングにより、絶縁体４４中の、導電体２２が形成される予定の領域に、開口４４Ｈが形成される。絶縁体４４と第２ハードマスク５１は、図２０でのエッチングに対して相違するエッチングレートを有する。このため、開口４４Ｈの形成は、第２ハードマスク５１Ｂに達したところで停止する。

図２１に示されるように、図２０でのエッチングとは別の条件のエッチングにより、第２ハードマスク５１Ｂのうちの開口４４Ｈの下方の領域が除去される。第２ハードマスク５１Ｂは、図１６でのエッチングに対して、絶縁体４４及び側壁絶縁体３６と異なるエッチングレートを有する。このため、エッチングによって、第２ハードマスク５１Ｂのうちの第２ハードマスク５１Ｂの上方の部分が除去されて、第２ハードマスク５１Ｂは第２ハードマスク５１になるとともに、開口４４Ｈの底は第１ハードマスク３５の上面に達する。第２ハードマスク５１Ｂのエッチングにおいて、絶縁体４４は、マスクとして機能し得る。次いで、図１４に示されるように、開口４４Ｈが導電体２２により埋め込まれる。

２．３．利点
第２実施形態によれば、以下に記述されるように、高密度に配置されることが可能なメモリセルＭＣを有する磁気記憶装置１が提供されることが可能である。

図２２は、参考用の磁気記憶装置の構造を示し、図１６に相当する断面を示す。図２２中の絶縁体１４４、導電体１２２、及び側壁絶縁体１３６は、第２実施形態の図１６の絶縁体４４、導電体２２、及び側壁絶縁体３６にそれぞれ相当する要素である。

高密度にメモリセルを設けるために、メモリセルの各要素の寸法及び（又は）メモリセス相互の間隔はできるだけ小さいことが望まれる。このような要素及び（又は）間隔が小さいことにより、メモリセルの製造の過程で使用されるリソグラフィ工程及びエッチングにおいて、マスクの合わせずれが起きやすい。図１６のように、絶縁体４４のｘｙ面での中心と、導電体２２のｘｙ面の中心は、できるだけ一致していることが望ましい。しかしながら、絶縁体１４４に導電体１２２のための開口（図２１の開口４４Ｈに相当）を形成するためのマスクが意図されている位置より大きくずれ得る。この結果、図２２に示されるように、導電体１２２と第１ハードマスク３５の上面との接触面積が意図されている大きさよりも小さい。このため、第１実施形態の図１５を参照して記述されるのと同じく、導電体１２２と第１ハードマスク３５の上面との間の抵抗値が高い。

また、絶縁体１４４に導電体２２のための開口の形成のための工程によって側壁絶縁体１３６が削られ、強磁性層３３、絶縁層３２、及び（又は）強磁性層３１の側面がダメージを受け得る。このことは、強磁性層３３、絶縁層３２、及び（又は）強磁性層３１の、ひいては、これらを含んだメモリセルＭＣＢＲの磁気特性を劣化させ得る。

さらに、絶縁体１４４中の導電体２２のための開口が、強磁性層３１の側壁に達すると、開口中に埋め込まれた導電体２２が、図２２の右側に示されるように、強磁性層３３と３１とをショートさせ得る。ショートした強磁性層３３と３１を含んだメモリセルＭＣＢＲは、もはやメモリセルとして機能できない。さらに、図２２の右側に示されるように、絶縁体１４４中の導電体２２のための開口が、導電体１に達することすらある。この場合も、メモリセルＭＣＢＲは、メモリセルとして機能できない。

第２実施形態によれば、第１ハードマスク３５と導電体２２の間に第２ハードマスク５１が設けられる。第２ハードマスク５１は、種々のエッチングに対して絶縁体４４及び側壁絶縁体３６とは異なるエッチングレートで削られる材料を含むか、そのような材料からなる。このため、図２０に示されるように、絶縁体４４に対するエッチングは、第２ハードマスク５１Ｂを全く、あるいはほとんど削らない。よって、たとえ開口４４Ｈを形成するためのマスクの開口が、第１ハードマスク３５の上方の領域から大きくずれても、側壁絶縁体３６は、開口４４Ｈを形成するためのエッチングから保護される。一方、側壁絶縁体３６は、図２１に示される第２ハードマスク５１Ｂへのエッチングから保護される。たとえ開口４４Ｈを形成するためのマスクの開口が、第１ハードマスク３５の上方の領域から大きくずれても、側壁絶縁体３６の介在によって、図２３に示されるように、開口４４Ｈに埋め込まれた導電体２２が、メモリセルＭＣの側壁、スイッチング素子ＳＥの側壁、及び（又は）導電体２２に接することは抑制又は回避される。よって、メモリセルの要素の寸法及び（又は）メモリセルＭＣ相互の間隔が小さくても動作するメモリセルＭＣが形成されることが可能であり、このことは、正常に動作するメモリセルＭＣが高密度に配置されることを可能にする。

２．４．変形例
絶縁体４４及び側壁絶縁体３６がシリコン酸化物を含むか、シリコン酸化物からなるとともに、第２ハードマスク５１がシリコン窒化物を含むか、シリコン窒化物を含んでいてもよい。この場合、絶縁体４４は、省略されることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…磁気記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、２３…層間絶縁体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、３１…強磁性層、３２…絶縁層、３３…強磁性層、３５…第１ハードマスク、３６…側壁絶縁体、４１…第２ハードマスク、４４…絶縁体。

Claims (10)

1. 第１導電体と、
   第１強磁性層、第２強磁性層、及び前記第１強磁性層と前記第２強磁性層との間の絶縁層を含み、前記第１導電体と接する第１面を有する積層体と、
   前記積層体の側面上の絶縁体と、
   前記積層体の前記第１面と対向する第２面上の第２導電体と、
   前記第２導電体上の部分と前記絶縁体の側面上の部分とを有する第３導電体と、
   前記第３導電体上の第４導電体と、
   を備える磁気記憶装置。
2. 前記第３導電体は、前記第２導電体の上面を覆う、
   請求項１に記載の磁気記憶装置。
3. 前記第１導電体の側面は、前記絶縁体又は前記第３導電体の前記側面よりも内側に位置する、
   請求項１に記載の磁気記憶装置。
4. 前記第３導電体は、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）、Ｓｃ、Ｔｉ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、及びＷの窒化物、並びにＳｃ、Ｔｉ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、及びＷのホウ化物の１つ以上を含む、
   請求項１に記載の磁気記憶装置。
5. 第５導電体と、前記第５導電体上の可変抵抗材料とをさらに備え、
   前記第１導電体は前記可変抵抗材料上に位置する、
   請求項１に記載の磁気記憶装置。
6. 第１導電体と、
   第１強磁性層、第２強磁性層、及び前記第１強磁性層と前記第２強磁性層との間の絶縁層を含み、前記第１導電体と接する第１面を有する積層体と、
   前記積層体の側面上の第１絶縁体と、
   前記積層体の前記第１面と対向する第２面上の第２導電体と、
   前記第１絶縁体の側面上の部分を有し、前記第２導電体の上方において前記第２導電体に達する第１開口を有し、前記第１絶縁体と異なる材料からなる第２絶縁体と、
   前記第２絶縁体の上方の部分を有し、前記第１開口と接続された第２開口を有する第３絶縁体と、
   前記第１開口及び前記第２開口中に設けられ、前記第２導電体と接する第３導電体と、
   を備える磁気記憶装置。
7. 前記第２絶縁体は、第１エッチングに対して前記第１絶縁体のエッチングレート及び前記第３絶縁体のエッチングレートと異なるエッチングレートで削られる材料からなる、
   請求項６に記載の磁気記憶装置。
8. 前記第１絶縁体及び前記第３絶縁体は、シリコン窒化物及びシリコン酸化物の一方を備え、
   前記第２絶縁体は、シリコン窒化物及びシリコン酸化物の他方を備える、
   請求項６に記載の磁気記憶装置。
9. 前記第１導電体の側面は、前記第１絶縁体又は前記第２絶縁体の側面よりも内側に位置する、
   請求項６に記載の磁気記憶装置。
10. 第４導電体と、前記第４導電体上の可変抵抗材料とをさらに備え、
    前記第１導電体は前記可変抵抗材料上に位置する、
    請求項６に記載の磁気記憶装置。

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